JPS58107643A - 集積回路チツプの容量結合端子 - Google Patents
集積回路チツプの容量結合端子Info
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- JPS58107643A JPS58107643A JP57182211A JP18221182A JPS58107643A JP S58107643 A JPS58107643 A JP S58107643A JP 57182211 A JP57182211 A JP 57182211A JP 18221182 A JP18221182 A JP 18221182A JP S58107643 A JPS58107643 A JP S58107643A
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- G01R1/067—Measuring probes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、広くは半導体装置に関し、詳細には、大規
模集積回路（ＬＳＩ）の試験構造に関する。
模集積回路（ＬＳＩ）の試験構造に関する。
大規模集積回路チップ上の内部論理回路は、特有的に比
較的低い出力容量を持っており、一般に普通のＩ１０端
子や試験装置の使用によシ与えられる大きな容量負荷を
駆動することは不可能である。例えば、第１図に示され
る従来の技術は、縦と横が大よそ１００ミクロンと１０
０ミクロンの寸法を持つ従来の金属Ｉ１０端子５０にプ
ローブ５１を直接に接触させている。プローブ５１は工
メ０端子に接触されると接地に対して大よそ２０ｐ ｆ
’の特性容量ＣＴを持つ。このような端子５０の接地に
対する容量は大よそ０．５ ｐ ｆである。ＮＡＮＤや
ＮＯＲや他の論理機能などの内部論理回路５２は、普通
、接地に対して大よそ０．５ｐｆの特性容量ＣＬを持つ
出力線に接続されている。第１図に示されるように、も
し内部論理回路５２が出力線容量Ｃ従来の端子界１ｔＣ
Ｐおよびプロ１ −プ容量ＣＴの組合せを駆動しようとすると、内部論理
回路５２によシ駆動されなければならない総容量は２０
ｐｆより大きい。この総容量は、内部論１回路５２が設
計される通常の動作環境に対する通常の負荷容量をはる
かに越えているため、試験される内部回路５２による信
号出力の立上シ時間および立下り時間は非常にゆがめら
れたものとなる。
較的低い出力容量を持っており、一般に普通のＩ１０端
子や試験装置の使用によシ与えられる大きな容量負荷を
駆動することは不可能である。例えば、第１図に示され
る従来の技術は、縦と横が大よそ１００ミクロンと１０
０ミクロンの寸法を持つ従来の金属Ｉ１０端子５０にプ
ローブ５１を直接に接触させている。プローブ５１は工
メ０端子に接触されると接地に対して大よそ２０ｐ ｆ
’の特性容量ＣＴを持つ。このような端子５０の接地に
対する容量は大よそ０．５ ｐ ｆである。ＮＡＮＤや
ＮＯＲや他の論理機能などの内部論理回路５２は、普通
、接地に対して大よそ０．５ｐｆの特性容量ＣＬを持つ
出力線に接続されている。第１図に示されるように、も
し内部論理回路５２が出力線容量Ｃ従来の端子界１ｔＣ
Ｐおよびプロ１ −プ容量ＣＴの組合せを駆動しようとすると、内部論理
回路５２によシ駆動されなければならない総容量は２０
ｐｆより大きい。この総容量は、内部論１回路５２が設
計される通常の動作環境に対する通常の負荷容量をはる
かに越えているため、試験される内部回路５２による信
号出力の立上シ時間および立下り時間は非常にゆがめら
れたものとなる。
この試験の際の問題を解決するため、従来においては、
内部論理回路き出力端子との間にオン中チップ・ドライ
バ（ＯＣＤ）回路を設けることが行なわれている。しか
しながら、内部論理回路からの信号の立上シ時間と遅延
時間との試験に対しては、ＯＣＤ回路は典型的に内部論
理回路の３倍以上の遅延時間を持つため、測定を混乱さ
せる。
内部論理回路き出力端子との間にオン中チップ・ドライ
バ（ＯＣＤ）回路を設けることが行なわれている。しか
しながら、内部論理回路からの信号の立上シ時間と遅延
時間との試験に対しては、ＯＣＤ回路は典型的に内部論
理回路の３倍以上の遅延時間を持つため、測定を混乱さ
せる。
したがって、この発明の１つの目的は、大規模集積回路
チップの内部論理回路の立よシ時間と遅れを正確に測定
する手段を提供することである。
チップの内部論理回路の立よシ時間と遅れを正確に測定
する手段を提供することである。
この発明の他の目的は、大規模集積回路の内部回路の試
験においてグローブ容量の影響を最小にすることである
。
験においてグローブ容量の影響を最小にすることである
。
この発明のこれらの目的や池の目的、および特徴および
効果は、ここに開示される半導体チップの試験のための
低容量端子によって達成される。
効果は、ここに開示される半導体チップの試験のための
低容量端子によって達成される。
内部論理回路の立上シ時間や遅れの正確の測定を可能に
するために、半導体チップの試験のための低容量端子構
造が開示される。この構造は、試験される内部論理回路
とチップの入力／出力端子に接続されるプローブとの間
の容量性結合を辱える。
するために、半導体チップの試験のための低容量端子構
造が開示される。この構造は、試験される内部論理回路
とチップの入力／出力端子に接続されるプローブとの間
の容量性結合を辱える。
これは、内部論１回路と入力／出力端との間に結合容量
を介挿することにより達成される。結合容量は、薄い誘
電体層を試験される内部論理回路の出力に接続された導
線の拡大されたプレート部分の上に設けることにより形
成され、この導線上の電圧変動が、接続されるための電
極を形成する第２ノベルのプレートに容量的に結合され
る。容量的に結介さｔまた１１１力端子は、そうでなけ
れば都合よく測定することのできない集積回路半導体チ
ップ上の内部論理回路の立上り時間および遅延時間の正
確な特性測定をｃｖＤにする。
を介挿することにより達成される。結合容量は、薄い誘
電体層を試験される内部論理回路の出力に接続された導
線の拡大されたプレート部分の上に設けることにより形
成され、この導線上の電圧変動が、接続されるための電
極を形成する第２ノベルのプレートに容量的に結合され
る。容量的に結介さｔまた１１１力端子は、そうでなけ
れば都合よく測定することのできない集積回路半導体チ
ップ上の内部論理回路の立上り時間および遅延時間の正
確な特性測定をｃｖＤにする。
以下、この発明を図示の実捲例に基いて詳細に説明する
。
。
ここに開示される発明は、試験される内部論理回路と入
力／出力端子に接続されるグローブの容量との間に、容
量結合端子を与えｂことによシ従来技術の前述の問題点
を解決する。これは第２図に示すように、プローブ接点
と内部論理回路との間に直列に介挿される容量Ｃを有す
る容量結合端子１０によシ達成される。第３図には、こ
の結合に対する等価回路が示されている。容量結合端子
１０は、試験される内部論理回路５２の出力に接続され
た導線８の拡大されたプｖ−）部分すなわち下側導電プ
Ｌ／−）１の上に、薄い誘電体層を設けると々によシ形
成され、線８上の電圧変動を、試験プローブにより接続
される電極を形成する上側導電プレート４に容量的忙結
合する。これは第４図の平面図および第５図の断面図に
示される構造により達成される。
力／出力端子に接続されるグローブの容量との間に、容
量結合端子を与えｂことによシ従来技術の前述の問題点
を解決する。これは第２図に示すように、プローブ接点
と内部論理回路との間に直列に介挿される容量Ｃを有す
る容量結合端子１０によシ達成される。第３図には、こ
の結合に対する等価回路が示されている。容量結合端子
１０は、試験される内部論理回路５２の出力に接続され
た導線８の拡大されたプｖ−）部分すなわち下側導電プ
Ｌ／−）１の上に、薄い誘電体層を設けると々によシ形
成され、線８上の電圧変動を、試験プローブにより接続
される電極を形成する上側導電プレート４に容量的忙結
合する。これは第４図の平面図および第５図の断面図に
示される構造により達成される。
第５図の断面図に示されるように、−辺が大よそ３０ミ
クロンの金属ま交は多結晶シリコンまｔは他の適当な導
電体からなる下側導電プレート１が、二酸化シリコンの
絶縁＠３０表面上に形成されている。この絶ＩＩｉ＆＃
Ｉ３はシリコン基板２の表面上に形成されている。下側
導電プレート１はシリコン基板２に対して大よそ０．０
４８ ｐ ｆの容量ＣＰを有する。下側プレート１の表
面上には大よそ７の特性鰐電率と大よそ７０００Ｘの厚
さを持つ窒化シリコン５の層が設けられている。半導体
チップの大部分を覆う不動態層として働くことができる
ポリイミド（ｐｏｌｙｉｍｉｄｅ）の層６にバイア孔７
が形成されていて上側導電プレート４の近接を可能にす
るこ２によシ＃Ａ位面積当シ高い容量を持つ構造が半成
されることを可能にしている。上側導電ブＶ−ト４は、
相互接続回路網の２７ベルの導電層の第２ノベルであシ
、金属または多結晶シリコンのトチらであってもよい。
クロンの金属ま交は多結晶シリコンまｔは他の適当な導
電体からなる下側導電プレート１が、二酸化シリコンの
絶縁＠３０表面上に形成されている。この絶ＩＩｉ＆＃
Ｉ３はシリコン基板２の表面上に形成されている。下側
導電プレート１はシリコン基板２に対して大よそ０．０
４８ ｐ ｆの容量ＣＰを有する。下側プレート１の表
面上には大よそ７の特性鰐電率と大よそ７０００Ｘの厚
さを持つ窒化シリコン５の層が設けられている。半導体
チップの大部分を覆う不動態層として働くことができる
ポリイミド（ｐｏｌｙｉｍｉｄｅ）の層６にバイア孔７
が形成されていて上側導電プレート４の近接を可能にす
るこ２によシ＃Ａ位面積当シ高い容量を持つ構造が半成
されることを可能にしている。上側導電ブＶ−ト４は、
相互接続回路網の２７ベルの導電層の第２ノベルであシ
、金属または多結晶シリコンのトチらであってもよい。
窒化シリコン１ｉ５を介しての上側プＶ−）４と下側ブ
ｖ−）ｔとの間の結合容量Ｃｃは大よそ０．０９ｐｆで
ある。上側プレート４は、その外側の一辺の大きさが探
針に便利なように５０ミクロンまたはそれ以上である。
ｖ−）ｔとの間の結合容量Ｃｃは大よそ０．０９ｐｆで
ある。上側プレート４は、その外側の一辺の大きさが探
針に便利なように５０ミクロンまたはそれ以上である。
第３図を参照すると、第４図、第５図に示された容量結
合試験端子１００等価回路が示されている。立上り時間
または遅延特性が測定される内部論理回路５２の出力か
ら見九総負荷容量Ｃ１ｏａｄは、ＣＬｌＣＰおよびＣの
合計である。ここで、Ｃはプローブ容量ＣＴと直列に接
続された結合容量Ｃの等価容量である。容量Ｃの値は大
よ−ｔ′０゜１ｐｆであり、したがって、負荷容量Ｃ１
ｏａｄ は大よそ０．６５ｐｆである。
合試験端子１００等価回路が示されている。立上り時間
または遅延特性が測定される内部論理回路５２の出力か
ら見九総負荷容量Ｃ１ｏａｄは、ＣＬｌＣＰおよびＣの
合計である。ここで、Ｃはプローブ容量ＣＴと直列に接
続された結合容量Ｃの等価容量である。容量Ｃの値は大
よ−ｔ′０゜１ｐｆであり、したがって、負荷容量Ｃ１
ｏａｄ は大よそ０．６５ｐｆである。
以上から理解されるように、試験される内部論理回路５
２の出力端の負荷容量Ｃ１ｏａｄにおいては、第１図の
従来の回路の２ａｐｔｙ上の直に対して第２図乃至第５
図に示される発明の回路の大工そ（３，６５ｐｆの直と
いう劇的な改良がある。容量結合端子１０は、さもなけ
れば都合よく測定できない集積回路半導体チップ上の内
部論理回路の立上り時間及び遅延時間の正確な特性測定
を０Ｔ能にする。ここに示される容量的に結合され７Ｌ
Ｉ１０端子は、またクロック・パルスの発生時間とクロ
ックされる他の事象の発生時間との間のずれを最小にす
ることが要求される他の応用のための低遅延クロック・
パルス出刃端子として使用することもできる。
２の出力端の負荷容量Ｃ１ｏａｄにおいては、第１図の
従来の回路の２ａｐｔｙ上の直に対して第２図乃至第５
図に示される発明の回路の大工そ（３，６５ｐｆの直と
いう劇的な改良がある。容量結合端子１０は、さもなけ
れば都合よく測定できない集積回路半導体チップ上の内
部論理回路の立上り時間及び遅延時間の正確な特性測定
を０Ｔ能にする。ここに示される容量的に結合され７Ｌ
Ｉ１０端子は、またクロック・パルスの発生時間とクロ
ックされる他の事象の発生時間との間のずれを最小にす
ることが要求される他の応用のための低遅延クロック・
パルス出刃端子として使用することもできる。
第３図に示される等価回路から理解されるように、テス
ト・ポイントに対して容量Ｃｃと容量ＣＴによ多容量性
電圧分割器が形成され、このため、実際に測定される電
（ＥＶｏｕｔはＣｃ／ＣＴの比に比例し、したがって、
プローブの容量ＣＴの限界はテスト・ポイントに接続さ
れる試験装置の電圧感度である。内部論理回路の出力電
圧の変動が大よそ５ボルトであって、Ｃｃ／ＣＴの比が
１７２００である典型的な応用においては、テスト・ポ
イントにはＶ。ｕｔとして２５ミリボルトを生じ、これ
は通常の試験装置によシ容易に測定することができる。
ト・ポイントに対して容量Ｃｃと容量ＣＴによ多容量性
電圧分割器が形成され、このため、実際に測定される電
（ＥＶｏｕｔはＣｃ／ＣＴの比に比例し、したがって、
プローブの容量ＣＴの限界はテスト・ポイントに接続さ
れる試験装置の電圧感度である。内部論理回路の出力電
圧の変動が大よそ５ボルトであって、Ｃｃ／ＣＴの比が
１７２００である典型的な応用においては、テスト・ポ
イントにはＶ。ｕｔとして２５ミリボルトを生じ、これ
は通常の試験装置によシ容易に測定することができる。
第３図の等価回路から理解されるように、内部論理回路
の特性の測定町乾性はＣ’ ＴまたはＣｃの絶対的な大
きさに敏感でなく、シたがって、上側導電プレート４、
下側導電プレート１または誘電結合媒体５の全体の大き
さを含む結合容量Ｃの構成に関して決定的な許容差は守
られる必要がない。ざらにまた、試験プローブの容量Ｃ
７は、内部論理回路の特性の測定の正確さに重要な影響
を及ぼすことなく大変広い限界にわたって変ｆヒするこ
とができる。
の特性の測定町乾性はＣ’ ＴまたはＣｃの絶対的な大
きさに敏感でなく、シたがって、上側導電プレート４、
下側導電プレート１または誘電結合媒体５の全体の大き
さを含む結合容量Ｃの構成に関して決定的な許容差は守
られる必要がない。ざらにまた、試験プローブの容量Ｃ
７は、内部論理回路の特性の測定の正確さに重要な影響
を及ぼすことなく大変広い限界にわたって変ｆヒするこ
とができる。
半導体チップの試験のための低容量（容量結合）端子１
０は、さもなければ都合よく測定することのできない集
積回路チップ上の内部論理回路の立上り時間や遅延時間
の正確な特性測定を０Ｊ能にする。さらに、試験プロー
ブの容量は、内部論理回路の特性の正確さに重要な影響
を与えることなく広、い限界にわ友って変化することが
できる。
０は、さもなければ都合よく測定することのできない集
積回路チップ上の内部論理回路の立上り時間や遅延時間
の正確な特性測定を０Ｊ能にする。さらに、試験プロー
ブの容量は、内部論理回路の特性の正確さに重要な影響
を与えることなく広、い限界にわ友って変化することが
できる。
第６図および第７図にこの発明の実施例の低容量端子を
、ＬＳＩチップ上の複数のクロック・ドライバの遅延特
性を調整するために応用し友ものが示されている。第６
図は、多数のチップ１２．１２′および１２″を持つ半
導体ワエハの平面図であり、各チップ１２は第７図に示
すような複数６″を有する。
、ＬＳＩチップ上の複数のクロック・ドライバの遅延特
性を調整するために応用し友ものが示されている。第６
図は、多数のチップ１２．１２′および１２″を持つ半
導体ワエハの平面図であり、各チップ１２は第７図に示
すような複数６″を有する。
一般的に、デジタル動作を行う全ての大規模集積回路は
、外部のクロック・パルス源から送られるクロッキング
を必要とし、この人力クロック信号はＬＳＩチップ端子
１４′に９口えられる。クロッキングはＬＳＩチップ全
体に行なわれる必要があり、１つのクロック・ドライバ
回路１６ではチップ全体にわたってクロッキングを必要
とする全ての回路を駆動することは困難である。したが
って、一般にいくつかのクロック・ドライバ回路１６が
１つのＬＳＩチップ上に組込まれていて、これらの全て
はクロック・トリガリング信号を同じ入力端子１４′か
ら得ている。
、外部のクロック・パルス源から送られるクロッキング
を必要とし、この人力クロック信号はＬＳＩチップ端子
１４′に９口えられる。クロッキングはＬＳＩチップ全
体に行なわれる必要があり、１つのクロック・ドライバ
回路１６ではチップ全体にわたってクロッキングを必要
とする全ての回路を駆動することは困難である。したが
って、一般にいくつかのクロック・ドライバ回路１６が
１つのＬＳＩチップ上に組込まれていて、これらの全て
はクロック・トリガリング信号を同じ入力端子１４′か
ら得ている。
複数のクロック・ドライバを有することによシ生ずる問
題は、それらの遅延特性が、種々の処理プロセスがチッ
プにわたって、またチップごとに変シ、ま九ツリー・ネ
ットワークにおけるように負荷容量が変るために、１つ
ごとに変化することである。各クロック・ドライバ回路
１６に前述しえることにより、クロック・ドライバ回路
１６の遅延特性はどんな所望の仕様書にも合うように調
整することができ、また、同じ半導体チップ上の同伴の
クロック・ドライバ回路１６′及び１６″の特性と適合
させｙｔＤまたは選択的にずれさせｔりすることができ
る。クロック・ドライバ回路１６の構成部品の機能調整
操作を実行する際において、試験プローブを端子１０に
接触させてクロック・ドライバ回路１６の特性を監視す
ることができるようにするため、第６図に示すように、
低容量端子１ａをクロック・ドライバ回路１６の出力線
１８に線８を介して接続させることができる。
題は、それらの遅延特性が、種々の処理プロセスがチッ
プにわたって、またチップごとに変シ、ま九ツリー・ネ
ットワークにおけるように負荷容量が変るために、１つ
ごとに変化することである。各クロック・ドライバ回路
１６に前述しえることにより、クロック・ドライバ回路
１６の遅延特性はどんな所望の仕様書にも合うように調
整することができ、また、同じ半導体チップ上の同伴の
クロック・ドライバ回路１６′及び１６″の特性と適合
させｙｔＤまたは選択的にずれさせｔりすることができ
る。クロック・ドライバ回路１６の構成部品の機能調整
操作を実行する際において、試験プローブを端子１０に
接触させてクロック・ドライバ回路１６の特性を監視す
ることができるようにするため、第６図に示すように、
低容量端子１ａをクロック・ドライバ回路１６の出力線
１８に線８を介して接続させることができる。
第６図に示すように、低容量端子１０．１０’及び１０
″は半導体ワエハ上のチップ１２と１２’との間の切断
部１３に位置させることができ、そ争 して、それぞれの導＃８．８′及び８″はチップ１２の
周辺の接続端子１４の間を通ってそれぞれのドライバ回
路１６．１６′及び１６″の出力線１８．１８′及び１
８″に接続することができる。
″は半導体ワエハ上のチップ１２と１２’との間の切断
部１３に位置させることができ、そ争 して、それぞれの導＃８．８′及び８″はチップ１２の
周辺の接続端子１４の間を通ってそれぞれのドライバ回
路１６．１６′及び１６″の出力線１８．１８′及び１
８″に接続することができる。
このようにして、低容量端子１０．１０’及び１０″は
、チップ１２がワエハから切断部１３及び１３′に沿っ
て切断されることにより、分離された後の最終的なチッ
プ１２上のスペース’ｔ−古メナい。
、チップ１２がワエハから切断部１３及び１３′に沿っ
て切断されることにより、分離された後の最終的なチッ
プ１２上のスペース’ｔ−古メナい。
従来の機能調整操作により調整を行うことかできる典型
的クロック・ドライバ回路１６ｙｊｌｔｇ７図に示され
ている。この回路は、ベースが入力端子１４′に接続さ
れたクロック入力線２０に接続され几第１ＮＰＮバイポ
ーラ・トランジスタ２２を有するエミッタ結合論理クロ
ック・ドライバである０ トランジスタ２２のコレツタ
は、抵抗２６を介して＋ｖｔ位に接続されており、トラ
ンジスタ２２のエミッタは、トランジスタ３０および抵
抗３２が定電流源の役目を果す共通エミッタ節２３に接
続されている。第２ＮＰＮバイポーラ・トランジスタ２
４はそのエミッタを共通エミッタ節２３に接続させてお
１シ、そのベースを基準電位ｖＲや 。
的クロック・ドライバ回路１６ｙｊｌｔｇ７図に示され
ている。この回路は、ベースが入力端子１４′に接続さ
れたクロック入力線２０に接続され几第１ＮＰＮバイポ
ーラ・トランジスタ２２を有するエミッタ結合論理クロ
ック・ドライバである０ トランジスタ２２のコレツタ
は、抵抗２６を介して＋ｖｔ位に接続されており、トラ
ンジスタ２２のエミッタは、トランジスタ３０および抵
抗３２が定電流源の役目を果す共通エミッタ節２３に接
続されている。第２ＮＰＮバイポーラ・トランジスタ２
４はそのエミッタを共通エミッタ節２３に接続させてお
１シ、そのベースを基準電位ｖＲや 。
に接続させており、そして、そのコレクタを薄膜抵抗２
８ｔ−介して＋Ｖに接続させている。トランジスタ２４
のコレクタ節２４はＮ、Ｐ Ｎバイポーラ・トランジス
タ３４のベースに接続されている。
８ｔ−介して＋Ｖに接続させている。トランジスタ２４
のコレクタ節２４はＮ、Ｐ Ｎバイポーラ・トランジス
タ３４のベースに接続されている。
トランジスタ３４のコレクタは＋Ｖに接続されておす、
トランジスタ３４のエミッタは薄膜抵抗３６を介して接
地電位に接続されている。トランジスタ３４のエミッタ
はまた線１８に接続されていて、チップ上の利用回路へ
のクロック・パルス・ドライバ出刃線の役目を果してい
る。また出力線１８はドライバ１６を低容量端子１０へ
結合させる＃８に接続されている。節２３と駆動回路１
６は、＃ｊ！２０上からトランジスタ２２に入力する入
力クロック波形の電圧変移に従って変化する電圧変動を
持つ。従来のエミッタ結合論理回路の場合のように、線
２０上の入力クロック波形が立上る時、節２３も同じく
上シ、トランジスタ２４を遮断し、これによシ節２５の
電位を、トランジスタ゛２４のコレクタ・ベース接合の
容量と抵抗２８の抵抗値Ｒ６２との時定数ＲＣによって
決定される速度でもって上昇させる。節２５の波形の立
上り時間は、抵抗２８の抵抗値Ｒ６２の大きさを減少さ
せることによシ、小さくまたは速くすることができる。
トランジスタ３４のエミッタは薄膜抵抗３６を介して接
地電位に接続されている。トランジスタ３４のエミッタ
はまた線１８に接続されていて、チップ上の利用回路へ
のクロック・パルス・ドライバ出刃線の役目を果してい
る。また出力線１８はドライバ１６を低容量端子１０へ
結合させる＃８に接続されている。節２３と駆動回路１
６は、＃ｊ！２０上からトランジスタ２２に入力する入
力クロック波形の電圧変移に従って変化する電圧変動を
持つ。従来のエミッタ結合論理回路の場合のように、線
２０上の入力クロック波形が立上る時、節２３も同じく
上シ、トランジスタ２４を遮断し、これによシ節２５の
電位を、トランジスタ゛２４のコレクタ・ベース接合の
容量と抵抗２８の抵抗値Ｒ６２との時定数ＲＣによって
決定される速度でもって上昇させる。節２５の波形の立
上り時間は、抵抗２８の抵抗値Ｒ６２の大きさを減少さ
せることによシ、小さくまたは速くすることができる。
トランジスタ３４からの出力線１８は節２５の波形に従
うため、クロック・ドライバ１６による線１８１のクロ
ック・パルス出力の立上り時間は、抵抗２８の抵抗値Ｒ
６２を調整するととにより調整することができる。もし
抵抗２８が、例えばレーザ・トリミング技術によって機
能的に調整することができる薄膜抵抗として形成されて
いるならば、線１８上のドライバ１６によるクロック波
形出力の立よシ鯖間は、トリミング工程の間、テスタ・
プローブを出刃線１８に接続された低容量端子１０に接
続させることによシ正確に監視することができる。シリ
コン・チップ上の薄膜抵抗の能動トリミングは、例えば
、ニス・ハリス等によるエレクトロ且ツク・パッケージ
ング・アンド・プロダクションの１９７５年２月、５〇
−５６ページの“レーザ・トリミング・オン・ザ・チッ
プ″に記載されている。・・リス等は、薄膜抵抗をトリ
ムするため、従来のＶ−ザ・トリミング装置でトリムす
ることができるシリコン−クロム膜媒体を記載している
。
うため、クロック・ドライバ１６による線１８１のクロ
ック・パルス出力の立上り時間は、抵抗２８の抵抗値Ｒ
６２を調整するととにより調整することができる。もし
抵抗２８が、例えばレーザ・トリミング技術によって機
能的に調整することができる薄膜抵抗として形成されて
いるならば、線１８上のドライバ１６によるクロック波
形出力の立よシ鯖間は、トリミング工程の間、テスタ・
プローブを出刃線１８に接続された低容量端子１０に接
続させることによシ正確に監視することができる。シリ
コン・チップ上の薄膜抵抗の能動トリミングは、例えば
、ニス・ハリス等によるエレクトロ且ツク・パッケージ
ング・アンド・プロダクションの１９７５年２月、５〇
−５６ページの“レーザ・トリミング・オン・ザ・チッ
プ″に記載されている。・・リス等は、薄膜抵抗をトリ
ムするため、従来のＶ−ザ・トリミング装置でトリムす
ることができるシリコン−クロム膜媒体を記載している
。
第７図のクロック・ドライバ１６による線１８上のクロ
ック波形出力の立下り時間は、抵抗３６の抵抗１直Ｒｏ
と出力線１８により駆動される負荷の容量との時定数Ｒ
Ｃに依存する。立下シ時間は、抵抗３６の抵抗［Ｒ６を
減少させることにより、短くまたは速くすることができ
る。したがって、抵抗３６も薄膜抵抗として形成され、
クロック波形の立下り時間を調整するため、抵抗２８で
述べた方法と同様な方法でトリムされることができる。
ック波形出力の立下り時間は、抵抗３６の抵抗１直Ｒｏ
と出力線１８により駆動される負荷の容量との時定数Ｒ
Ｃに依存する。立下シ時間は、抵抗３６の抵抗［Ｒ６を
減少させることにより、短くまたは速くすることができ
る。したがって、抵抗３６も薄膜抵抗として形成され、
クロック波形の立下り時間を調整するため、抵抗２８で
述べた方法と同様な方法でトリムされることができる。
もちろん、第７図に示されるエミッタ結合論理回路以外
の他のタイプの回路も、波形調整が行なわれる際にこの
発明の低容量端子を用いて出力を監視することができる
クロック・ドライバとして適しているだろう。さらに、
波形特性が応用に重要である池のタイプの回路もこの発
明の低容量の端子により・監視することができる。
の他のタイプの回路も、波形調整が行なわれる際にこの
発明の低容量端子を用いて出力を監視することができる
クロック・ドライバとして適しているだろう。さらに、
波形特性が応用に重要である池のタイプの回路もこの発
明の低容量の端子により・監視することができる。
第１図は従来の半導体チップの端子に試験プローブを直
接に接続し友様子を示す概略図、第２図はこの発明の一
実施例による半導体チップの容量結合端子を等価回路的
に示す概略図、第３図は第２図に示す実施例の容量結合
端子の等価回路図、第４図は第２図に示す実施例の容量
結合端子の平面図、第５図は第４図の５−５′線断面図
、第６図は第２図に示す実施例の容量結合端子と複数の
クロック・ドライバ回路とを有する複数のチップを持つ
半導体ワエハの平面図、第７図は第６図のチップに設け
られたクロック・ドライバ回路とこの実施例の容量結合
端子とを示す概略図である。 １・・・・下側導電ブＶ−）、２・・・・シリコン基板
、３・・・・第１絶縁層、４・・・・上側導電ブンート
、５・・・・第２絶縁層、１０・・・・容量結合端子。 出願人 インタブ六ショナノいビジネス・マシ→２ズ
・コづ致々→り／復代理人 弁理士 合 １）
潔〜 一 ＝ Ｌ ９＼ − ： ５ 辷 寸 ０ ムー １ ト
接に接続し友様子を示す概略図、第２図はこの発明の一
実施例による半導体チップの容量結合端子を等価回路的
に示す概略図、第３図は第２図に示す実施例の容量結合
端子の等価回路図、第４図は第２図に示す実施例の容量
結合端子の平面図、第５図は第４図の５−５′線断面図
、第６図は第２図に示す実施例の容量結合端子と複数の
クロック・ドライバ回路とを有する複数のチップを持つ
半導体ワエハの平面図、第７図は第６図のチップに設け
られたクロック・ドライバ回路とこの実施例の容量結合
端子とを示す概略図である。 １・・・・下側導電ブＶ−）、２・・・・シリコン基板
、３・・・・第１絶縁層、４・・・・上側導電ブンート
、５・・・・第２絶縁層、１０・・・・容量結合端子。 出願人 インタブ六ショナノいビジネス・マシ→２ズ
・コづ致々→り／復代理人 弁理士 合 １）
潔〜 一 ＝ Ｌ ９＼ − ： ５ 辷 寸 ０ ムー １ ト
Claims (1)
- 【特許請求の範囲】 集積回路チップの容量結合端子において、入力ま友は出
力端を有する回路網が設けられ、第１絶縁層が被着され
た半導体基板と、前記第１絶ｌＲ１１ｌ上に設けられ、
前記入力または出力端に導電的に接続された下側導電プ
レートと、この下側導電プレート上に被着された第２絶
縁層と、 この第２絶＠層上に前記下側導電プレートと並んで設け
られ、前記第２絶縁層を誘電媒体として前記下側導電プ
レートに容量的に結合される上側導電プｖ−）とを備え
、 入力または出力信号が、前記下側導電プｖ−）と前記上
側導電プｖ−）との間を前記第２絶縁層を介して容量結
合的に伝達されることを特徴とす ｊる集積回路チ
ップの容量結合端子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/332,707 US4439727A (en) | 1981-12-21 | 1981-12-21 | Low capacitance pad for semiconductor chip testing |
| US332707 | 2006-01-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58107643A true JPS58107643A (ja) | 1983-06-27 |
| JPS6211501B2 JPS6211501B2 (ja) | 1987-03-12 |
Family
ID=23299503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57182211A Granted JPS58107643A (ja) | 1981-12-21 | 1982-10-19 | 集積回路チツプの容量結合端子 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4439727A (ja) |
| EP (1) | EP0084656B1 (ja) |
| JP (1) | JPS58107643A (ja) |
| DE (1) | DE3264336D1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5873881A (ja) * | 1981-10-29 | 1983-05-04 | Advantest Corp | Ｉｃテスタ |
| US4549101A (en) * | 1983-12-01 | 1985-10-22 | Motorola, Inc. | Circuit for generating test equalization pulse |
| US5214657A (en) * | 1990-09-21 | 1993-05-25 | Micron Technology, Inc. | Method for fabricating wafer-scale integration wafers and method for utilizing defective wafer-scale integration wafers |
| GB2307783B (en) * | 1995-09-30 | 2000-04-05 | Motorola Ltd | Enhanced security semiconductor device, semiconductor circuit arrangement, and method of production thereof |
| JP2994259B2 (ja) | 1996-03-28 | 1999-12-27 | オー・エイチ・ティー株式会社 | 基板検査方法および基板検査装置 |
| US5999010A (en) * | 1997-12-08 | 1999-12-07 | Simplex Solutions, Inc. | Method of measuring interconnect coupling capacitance in an IC chip |
| US6624651B1 (en) * | 2000-10-06 | 2003-09-23 | International Business Machines Corporation | Kerf circuit for modeling of BEOL capacitances |
| JP4467027B2 (ja) * | 2000-10-30 | 2010-05-26 | ミヤチシステムズ株式会社 | 電気回路の断線検査方法 |
| US7538633B2 (en) * | 2004-09-28 | 2009-05-26 | Sun Microsystems, Inc. | Method and apparatus for driving on-chip wires through capacitive coupling |
| WO2010114687A1 (en) * | 2009-03-30 | 2010-10-07 | Megica Corporation | Integrated circuit chip using top post-passivation technology and bottom structure technology |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3801910A (en) * | 1972-07-03 | 1974-04-02 | Ibm | Externally accessing mechanical difficult to access circuit nodes using photo-responsive conductors in integrated circuits |
| US3995175A (en) * | 1975-06-30 | 1976-11-30 | International Business Machines Corporation | High impedance voltage probe |
| US4176258A (en) * | 1978-05-01 | 1979-11-27 | Intel Corporation | Method and circuit for checking integrated circuit chips |
| JPS55120164A (en) * | 1979-03-12 | 1980-09-16 | Fujitsu Ltd | Semiconductor device |
| GB2090986A (en) * | 1981-12-22 | 1982-07-21 | Plessey Co Plc | Non-contact signal pickup arrangements |
-
1981
- 1981-12-21 US US06/332,707 patent/US4439727A/en not_active Expired - Lifetime
-
1982
- 1982-10-19 JP JP57182211A patent/JPS58107643A/ja active Granted
- 1982-12-20 DE DE8282111805T patent/DE3264336D1/de not_active Expired
- 1982-12-20 EP EP82111805A patent/EP0084656B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6211501B2 (ja) | 1987-03-12 |
| DE3264336D1 (en) | 1985-07-25 |
| EP0084656B1 (en) | 1985-06-19 |
| EP0084656A1 (en) | 1983-08-03 |
| US4439727A (en) | 1984-03-27 |
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