JPS6211501B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、広くは半導体装置に関し、詳細に
は、大規模集積回路（LSI）の試験構造に関す
る。

大規模集積回路チツプ上の内部論理回路は、特
有的に比較的低い出力容量を持つており、一般に
普通のＩ／Ｏ端子や試験装置の使用により与えら
れる大きな容量負荷を駆動することは不可能であ
る。例えば、第１図に示される従来の技術は、縦
と横が大よそ100ミクロンと100ミクロンの寸法を
持つ従来の金属Ｉ／Ｏ端子５０にプローブ５１を
直接に接触させている。プローブ５１はＩ／Ｏ端
子に接触されると接地に対して大よそ20pfの特性
容量Ｃ_Tを持つ。このような端子５０の接地に対
する容量は大よそ0.5pfである。NANDやNORや
他の論理機能などの内部論理回路５２は、普通、
接地に対して大よそ0.5pfの特性容量Ｃ_Lを持つ出
力線に接続されている。第１図に示されるよう
に、もし内部論理回路５２が出力線容量Ｃ_L、従
来の端子容量Ｃ_Pおよびプローブ容量Ｃ_Tの組合せ
を駆動しようとすると、内部論理回路５２により
駆動されなければならない総容量は20pfより大き
い。この総容量は、内部論理回路５２が設計され
る通常の動作環境に対する通常の負荷容量をはる
かに越えているため、試験される内部回路５２に
よる信号出力の立上り時間および立下り時間は非
常にゆがめられたものとなる。

この試験の際の問題を解決するため、従来にお
いては、内部論理回路と出力端子との間にオン・
チツプ・ドライバ（OCD）回路を設けることが
行なわれている。しかしながら、内部論理回路か
らの信号の立上り時間と遅延時間との試験に対し
ては、OCD回路は典型的に内部論理回路の３倍
以上の遅延時間を持つため、測定を混乱させる。

したがつて、この発明の１つの目的は、大規模
集積回路チツプの内部論理回路の立上り時間と遅
れを正確に測定する手段を提供することである。

この発明の他の目的は、大規模集積回路の内部
回路の試験においてプローブ容量の影響を最小に
することである。

この発明のこれらの目的や他の目的、および特
徴および効果は、ここに開示される半導体チツプ
の試験のための低容量端子によつて達成される。
内部論理回路の立上り時間や遅れの正確の測定を
可能にするために、半導体チツプの試験のための
低容量端子構造が開示される。この構造は、試験
される内部論理回路とチツプの入力／出力端子に
接続されるプローブとの間の容量性結合を与え
る。これは、内部論理回路と入力／出力端との間
に結合容量を介挿することにより達成される。結
合容量は、薄い誘電体層を試験される内部論理回
路の出力に接続された導線の拡大されたプレート
部分の上に設けることにより形成され、この導線
上の電圧変動が、接続されるための電極を形成す
る第２レベルのプレートに容量的に結合される。
容量的に結合された出力端子は、そうでなければ
都合よく測定することのできない集積回路半導体
チツプ上の内部論理回路の立上り時間および遅延
時間の正確な特性測定を可能にする。

以下、この発明を図示の実施例に基いて詳細に
説明する。

ここに開示される発明は、試験される内部論理
回路と入力／出力端子に接続されるプローブの容
量との間に、容量結合端子を与えることにより従
来技術の前述の問題点を解決する。これは第２図
に示すように、プローブ接点と内部論理回路との
間に直列に介挿される容量Ｃ_cを有する容量結合
端子１０により達成される。第３図には、この結
合に対する等価回路が示されている。容量結合端
子１０は、試験される内部論理回路５２の出力に
接続された導線８の拡大されたプレート部分すな
わち下側導電プレート１の上に、薄い誘電体層を
設けることにより形成され、線８上の電圧変動
を、試験プローブにより接続される電極を形成す
る上側導電プレート４に容量的に結合する。これ
は第４図の平面図および第５図の断面図に示され
る構造により達成される。

第５図の断面図に示されるように、一辺が大よ
そ30ミクロンの金属または多結晶シリコンまたは
他の適当な導電体からなる下側導電プレート１
が、二酸化シリコンの絶縁層３の表面上に形成さ
れている。この絶縁層３はシリコン基板２の表面
上に形成されている。下側導電プレート１はシリ
コン基板２に対して大よそ0.048pfの容量Ｃ_Pを有
する。下側プレート１の表面上には大よそ７の特
性誘電率と大よそ7000Åの厚さを持つ窒化シリコ
ン５の層が設けられている。半導体チツプの大部
分を覆う不動態層として働くことができるポリイ
ミド（polyimide）の層６にバイア孔７が形成さ
れていて上側導電プレート４の近接を可能にする
ことにより単位面積当り高い容量を持つ構造が形
成されることを可能にしている。上側導電プレー
ト４は、相互接続回路網の２レベルの導電層の第
２レベルであり、金属または多結晶シリコンのど
ちらであつてもよい。窒化シリコン層５を介して
の上側プレート４と下側プレート１との間の結合
容量Ｃ_cは大よそ0.09pfである。上側プレート４
は、その外側の一辺の大きさが探針に便利なよう
に50ミクロンまたはそれ以上である。

第３図を参照すると、第４図、第５図に示され
た容量結合端子１０の等価回路が示されている。
立上り時間または遅延特性が測定される内部論理
回路５２の出力から見た総負荷容量Ｃ_lpadは、Ｃ
_L、Ｃ_PおよびＣの合計である。ここで、Ｃはプロ
ーブ容量Ｃ_Tと直列に接続された結合容量Ｃ_cの等
価容量である。容量Ｃの値は大よそ0.1pfであ
り、したがつて、負荷容量Ｃ_lpadは大よそ0.65pf
である。

以上から理解されるように、試験される内部論
理回路５２の出力端の負荷容量Ｃ_lpadにおいて
は、第１図の従来の回路の20pf以上の値に対して
第２図乃至第５図に示される発明の回路の大よそ
0.65pfの値という劇的な改良がある。容量結合端
子１０は、さもなければ都合よく測定できない集
積回路半導体チツプ上の内部論理回路の立上り時
間及び遅延時間の正確な特性測定を可能にする。
ここに示される容量的に結合されたＩ／Ｏ端子
は、またクロツク・パルスの発生時間とクロツク
される他の事象の発生時間との間のずれを最小に
することが要求される他の応用のための低遅延ク
ロツク・パルス出力端子として使用することもで
きる。

第３図に示される等価回路から理解されるよう
に、テスト・ポイントに対して容量Ｃ_cと容量Ｃ_T
により容量性電圧分割器が形成され、このため、
実際に測定される電圧Ｖ_putはＣ_c／Ｃ_Tの比に比例
し、したがつて、プローブの容量Ｃ_Tの限界はテ
スト・ポイントに接続される試験装置の電圧感度
である。内部論理回路の出力電圧の変動が大よそ
５ボルトであつて、Ｃ_c／Ｃ_Tの比が１／200であ
る典型的な応用においては、テスト・ポイントに
はＶ_putとして25ミリボルトを生じ、これは通常
の試験装置により容易に測定することができる。

第３図の等価回路から理解されるように、内部
論理回路の特性の測定可能性はＣ_TまたはＣ_cの絶
対的な大きさに敏感でなく、したがつて、上側導
電プレート４、下側導電プレート１または誘電結
合媒体５の全体の大きさを含む結合容量Ｃ_cの構
成に関して決定的な許容差は守られる必要がな
い。さらにまた、試験プローブの容量Ｃ_Tは、内
部論理回路の特性の測定の正確さに重要な影響を
及ぼすことなく大変広い限界にわたつて変化する
ことができる。

半導体チツプの試験のための低容量（容量結
合）端子１０は、さもなければ都合よく測定する
ことのできない集積回路チツプ上の内部論理回路
の立上り時間や遅延時間の正確な特性測定を可能
にする。さらに、試験プローブの容量は、内部論
理回路の特性の正確さに重要な影響を与えること
なく広い限界にわたつて変化することができる。

第６図および第７図にこの発明の実施例の低容
量端子を、LSIチツプ上の複数のクロツク・ドラ
イバの遅延特性を調整するために応用したものが
示されている。第６図は、多数のチツプ１２，１
２′および１２″を持つ半導体ウエハの平面図であ
り、各チツプ１２は第７図に示すような複数のク
ロツク・ドライバ回路１６，１６′または１６″を
有する。

一般的に、デジタル動作を行う全ての大規模集
積回路は、外部のクロツク・パルス源から送られ
るクロツキングを必要とし、この入力クロツク信
号はLSIチツプ端子１４′に加えられる。クロツ
キングはLSIチツプ全体に行なわれる必要があ
り、１つのクロツク・ドライバ回路１６ではチツ
プ全体にわたつてクロツキングを必要とする全て
の回路を駆動することは困難である。したがつ
て、一般にいくつかのクロツク・ドライバ回路１
６が１つのLSIチツプ上に組込まれていて、これ
らの全てはクロツク・トリガリング信号を同じ入
力端子１４′から得ている。

複数のクロツク・ドライバを有することにより
生ずる問題は、それらの遅延特性が、種々の処理
プロセスがチツプにわたつて、またチツプごとに
変り、またツリー・ネツトワークにおけるように
負荷容量が変るために、１つごとに変化すること
である。各クロツク・ドライバ回路１６に前述し
たようなこの発明の低容量（容量結合）端子を与
えることにより、クロツク・ドライバ回路１６の
遅延特性はどんな所望の仕様書にも合うように調
整することができ、また、同じ半導体チツプ上の
同伴のクロツク・ドライバ回路１６′及び１６″の
特性と適合させたりまたは選択的にずれさせたり
することができる。クロツク・ドライバ回路１６
の構成部品の機能調整操作を実行する際におい
て、試験プローブを端子１０に接触させてクロツ
ク・ドライバ回路１６の特性を監視することがで
きるようにするため、第６図に示すように、低容
量端子１０をクロツク・ドライバ回路１６の出力
線１８に線８を介して接続させることができる。

第６図に示すように、低容量端子１０，１０′
及び１０″は半導体ウエハ上のチツプ１２と１
２′との間の切断部１３に位置させることがで
き、そして、それぞれの導線８，８′及び８″はチ
ツプ１２の周辺の接続端子１４の間を通つてそれ
ぞれのドライバ回路１６，１６′及び１６″の出力
線１８，１８′及び１８″に接続することができ
る。このようにして、低容量端子１０，１０′及
び１０″は、チツプ１２がウエハから切断部１３
及び１３′に沿つて切断されることにより、分離
された後の最終的なチツプ１２上のスペースを占
めない。

従来の機能調整操作により調整を行うことがで
きる典型的クロツク・ドライバ回路１６が第７図
に示されている。この回路は、ベースが入力端子
１４′に接続されたクロツク入力線２０に接続さ
れた第1NPNバイポーラ・トランジスタ２２を有
するエミツタ結合論理クロツク・ドライバであ
る。トランジスタ２２のコレクタは、抵抗２６を
介して＋Ｖ電位に接続されており、トランジスタ
２２のエミツタは、トランジスタ３０および抵抗
３２が定電流源の役目を果す共通エミツタ節２３
に接続されている。第2NPNバイポーラ・トラン
ジスタ２４はそのエミツタを共通エミツタ節２３
に接続させており、そのベースを基準電位Ｖ_REF
に接続させており、そして、そのコレクタを薄膜
抵抗２８を介して＋Ｖに接続させている。トラン
ジスタ２４のコレクタ節２４はNPNバイポー
ラ・トランジスタ３４のベースに接続されてい
る。トランジスタ３４のコレクタは＋Ｖに接続さ
れており、トランジスタ３４のエミツタは薄膜抵
抗３６を介して接地電位に接続されている。トラ
ンジスタ３４のエミツタはまた線１８に接続され
ていて、チツプ上の利用回路へのクロツク・パル
ス・ドライバ出力線の役目を果している。また出
力線１８はドライバ１６を低容量端子１０へ結合
させる線８に接続されている。節２３と駆動回路
１６は、線２０上からトランジスタ２２に入力す
る入力クロツク波形の電圧変移に従つて変化する
電圧変動を持つ。従来のエミツタ結合論理回路の
場合のように、線２０上の入力クロツク波形が立
上る時、節２３も同じく上り、トランジスタ２４
を遮断し、これにより節２５の電位を、トランジ
スタ２４のコレクタ・ベース接合の容量と抵抗２
８の抵抗値Ｒ_C2との時定数RCによつて決定され
る速度でもつて上昇させる。節２５の波形の立上
り時間は、抵抗２８の抵抗値Ｒ_C2の大きさを減少
させることにより、小さくまたは速くすることが
できる。トランジスタ３４からの出力線１８は節
２５の波形に従うため、クロツク・ドライバ１６
による線１８上のクロツク・パルス出力の立上り
時間は、抵抗２８の抵抗値Ｒ_C2を調整することに
より調整することができる。もし抵抗２８が、例
えばレーザ・トリミング技術によつて機能的に調
整することができる薄膜抵抗として形成されてい
るならば、線１８上のドライバ１６によるクロツ
ク波形出力の立上り時間は、トリミング工程の
間、テスタ・プローブを出力線１８に接続された
低容量端子１０に接続させることにより正確に監
視することができる。シリコン・チツプ上の薄膜
抵抗の能動トリミングは、例えば、エス・ハリス
等によるエレクトロニツク・パツケージング・ア
ンド・プロダクシヨンの1975年２月、50―56ペー
ジの“レーザ・トリミング・オン・ザ・チツプ”
に記載されている。ハリス等は、薄膜抵抗をトリ
ムするため、従来のレーザ・トリミング装置でト
リムすることができるシリコン―クロム膜媒体を
記載している。

第７図のクロツク・ドライバ１６による線１８
上のクロツク波形出力の立下り時間は、抵抗３６
の抵抗値R₀と出力線１８により駆動される負荷
の容量との時定数RCに依存する。立下り時間
は、抵抗３６の抵抗値R₀を減少させることによ
り、短くまたは速くすることができる。したがつ
て、抵抗３６も薄膜抵抗として形成され、クロツ
ク波形の立下り時間を調整するため、抵抗２８で
述べた方法と同様な方法でトリムされることがで
きる。

もちろん、第７図に示されるエミツタ結合論理
回路以外の他のタイプの回路も、波形調整が行な
われる際にこの発明の低容量端子を用いて出力を
監視することができるクロツク・ドライバとして
適しているだろう。さらに、波形特性が応用に重
要である他のタイプの回路もこの発明の低容量の
端子により監視することができる。

【図面の簡単な説明】

第１図は従来の半導体チツプの端子に試験プロ
ーブを直接に接続した様子を示す概略図、第２図
はこの発明の一実施例による半導体チツプの容量
結合端子を等価回路的に示す概略図、第３図は第
２図に示す実施例の容量結合端子の等価回路図、
第４図は第２図に示す実施例の容量結合端子の平
面図、第５図は第４図の５―５′線断面図、第６
図は第２図に示す実施例の容量結合端子と複数の
クロツク・ドライバ回路とを有する複数のチツプ
を持つ半導体ウエハの平面図、第７図は第６図の
チツプに設けられたクロツク・ドライバ回路とこ
の実施例の容量結合端子とを示す概略図である。 １…下側導電プレート、２…シリコン基板、３
…第１絶縁層、４…上側導電プレート、５…第２
絶縁層、１０…容量結合端子。

Claims (1)

1. 【特許請求の範囲】 １ 集積回路チツプの容量結合端子において、 入力または出力端を有する回路網が設けられ、
   第１絶縁層が被着された半導体基板と、 前記第１絶縁層上に設けられ、前記入力または
   出力端に導電的に接続された下側導電プレート
   と、 この下側導電プレート上に被着された第２絶縁
   層と、 この第２絶縁層上に前記下側導電プレートと並
   んで設けられ、前記第２絶縁層を誘電媒体として
   前記下側導電プレートに容量的に結合される上側
   導電プレートとを備え、 入力または出力信号が、前記下側導電プレート
   と前記上側導電プレートとの間を前記第２絶縁層
   を介して容量結合的に伝達されることを特徴とす
   る集積回路チツプの容量結合端子。