JPH0128506B2 - - Google Patents
Info
- Publication number
- JPH0128506B2 JPH0128506B2 JP56044044A JP4404481A JPH0128506B2 JP H0128506 B2 JPH0128506 B2 JP H0128506B2 JP 56044044 A JP56044044 A JP 56044044A JP 4404481 A JP4404481 A JP 4404481A JP H0128506 B2 JPH0128506 B2 JP H0128506B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- supply voltage
- voltage
- semiconductor device
- printed wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 17
- 238000005259 measurement Methods 0.000 description 9
- 239000000919 ceramic Substances 0.000 description 4
- 238000011156 evaluation Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置に関し、特に多数のリード
ピンを有するパツケージに大電流を消費する半導
体集積回路を搭載したICやLSIの如き半導体装置
を試験する場合に正確な試験を行うことのできる
半導体装置に関するものである。
ピンを有するパツケージに大電流を消費する半導
体集積回路を搭載したICやLSIの如き半導体装置
を試験する場合に正確な試験を行うことのできる
半導体装置に関するものである。
従来、半導体装置のリードピン、特に電源電圧
供給用のリードピンは、集積回路素子の必要電流
容量、リードピンおよびリードピンと集積回路チ
ツプとの接続部分の抵抗値やその電流容量からそ
の本数が定められており、全部のリードピンが電
源電圧印加用のリードピンであつた。
供給用のリードピンは、集積回路素子の必要電流
容量、リードピンおよびリードピンと集積回路チ
ツプとの接続部分の抵抗値やその電流容量からそ
の本数が定められており、全部のリードピンが電
源電圧印加用のリードピンであつた。
一方、最近の半導体の加工技術の進歩に伴い、
１つのIC，LSIの集積度が増大しており、特に
LSIの場合においては、１つのLSIあたりたとえ
ば１〜２〔Ａ〕の大電流を必要とするLSIが実用
化されて来ている。
１つのIC，LSIの集積度が増大しており、特に
LSIの場合においては、１つのLSIあたりたとえ
ば１〜２〔Ａ〕の大電流を必要とするLSIが実用
化されて来ている。
従来のICでは、電源電流は数十ミリアンペア
程度であつたので、第１図に示すようにその評価
試験を行う場合にリードピン１とソケツトの如き
治具２との間に接触抵抗が存在したとしても、そ
の接触抵抗による電圧降下はそれほど評価に影響
しなかつた。ところが、大電流を要するLSIの場
合、僅かな接触抵抗が存在したとしても電圧降下
量が大きくなり、集積回路チツプに所期の電圧が
加えられているか否かが直接判明せず、満足でき
る評価を行うことが不可能になつて来ている。
程度であつたので、第１図に示すようにその評価
試験を行う場合にリードピン１とソケツトの如き
治具２との間に接触抵抗が存在したとしても、そ
の接触抵抗による電圧降下はそれほど評価に影響
しなかつた。ところが、大電流を要するLSIの場
合、僅かな接触抵抗が存在したとしても電圧降下
量が大きくなり、集積回路チツプに所期の電圧が
加えられているか否かが直接判明せず、満足でき
る評価を行うことが不可能になつて来ている。
本発明は前記従来技術の問題点を解決するため
になされたもので、半導体装置のリードピンと治
具との間に接触抵抗が存在していても集積回路チ
ツプに所期の適当な電圧を印加し、正確な評価を
行うことのできる半導体装置を提供することを目
的とするものである。
になされたもので、半導体装置のリードピンと治
具との間に接触抵抗が存在していても集積回路チ
ツプに所期の適当な電圧を印加し、正確な評価を
行うことのできる半導体装置を提供することを目
的とするものである。
以下、本発明を図面に示す実施例にしたがつて
さらに説明する。
さらに説明する。
第２図と第３図はそれぞれ本発明による半導体
装置の一実施例を示す断面図と平面図である。
装置の一実施例を示す断面図と平面図である。
本実施例において、多層印刷セラミツク基板１
０の表面および内層には、図示しない信号用印刷
配線の他に、電源電圧用印刷配線１２（表面のも
ののみを示す）が印刷されている。また、多層印
刷セラミツク基板１０の上には集積回路チツプ１
４が設けられ、この集積回路チツプ１４はアルミ
ニウム（Al）や金（Au）の如き導体金属のワイ
ヤ１６により印刷配線１２と電気的に接続されて
いる。
０の表面および内層には、図示しない信号用印刷
配線の他に、電源電圧用印刷配線１２（表面のも
ののみを示す）が印刷されている。また、多層印
刷セラミツク基板１０の上には集積回路チツプ１
４が設けられ、この集積回路チツプ１４はアルミ
ニウム（Al）や金（Au）の如き導体金属のワイ
ヤ１６により印刷配線１２と電気的に接続されて
いる。
前記多層印刷セラミツク基板１０および印刷配
線１２を貫通して電源電圧印加用リードピン１８
が設けられ、この電源電圧印加用リードピン１８
は前記印刷配線１２と接続されている。
線１２を貫通して電源電圧印加用リードピン１８
が設けられ、この電源電圧印加用リードピン１８
は前記印刷配線１２と接続されている。
さらに、本実施例においては、電源電圧測定用
リードピン２０がセラミツク基板１２を貫通して
設けられ、この電源電圧測定用リードピン２０は
印刷配線２２を介して前記電源電圧用印刷配線１
２と接続されている。
リードピン２０がセラミツク基板１２を貫通して
設けられ、この電源電圧測定用リードピン２０は
印刷配線２２を介して前記電源電圧用印刷配線１
２と接続されている。
次に、第２図と第３図の半導体装置の作用を第
４図に示す説明図を用いて説明する。まず、評価
のために半導体装置をたとえば第１図に示す治具
２の如き治具の上に装着し、電源電圧測定用リー
ドピンのうちの一方２０Ａは電圧源２４の＋側の
センス（Sence）端子に、２０Ｂは一側のセンス
（Sence）端子に、また電源電圧印加用リードピ
ンのうち１８Ａは＋側のフオース（Force）端子
に、１８Ｂは一側のフオース（Force）端子にそ
れぞれ接続し、各々の接続部の接触抵抗をそれぞ
れR1，R4，R2，R3とする。
４図に示す説明図を用いて説明する。まず、評価
のために半導体装置をたとえば第１図に示す治具
２の如き治具の上に装着し、電源電圧測定用リー
ドピンのうちの一方２０Ａは電圧源２４の＋側の
センス（Sence）端子に、２０Ｂは一側のセンス
（Sence）端子に、また電源電圧印加用リードピ
ンのうち１８Ａは＋側のフオース（Force）端子
に、１８Ｂは一側のフオース（Force）端子にそ
れぞれ接続し、各々の接続部の接触抵抗をそれぞ
れR1，R4，R2，R3とする。
いま、半導体装置が必要とする電源電圧をV0、
そのときに半導体装置に流れる電源電流をI0とす
れば、電圧線２４の出力電圧Ｖは Ｖ＝I0R2＋V0＋I0R3 ＝V0＋I0（R2＋R3） となる。
そのときに半導体装置に流れる電源電流をI0とす
れば、電圧線２４の出力電圧Ｖは Ｖ＝I0R2＋V0＋I0R3 ＝V0＋I0（R2＋R3） となる。
ここで、V0≒２〔Ｖ〕、I0≒１〔Ａ〕程度の半導
体装置の場合で、R1≒R2≒R3≒R4＝300〔ｍΩ〕
とすると、上式より、 Ｖ＝２＋１×（0.3＋0.3）＝2.6〔Ｖ〕 となる。
体装置の場合で、R1≒R2≒R3≒R4＝300〔ｍΩ〕
とすると、上式より、 Ｖ＝２＋１×（0.3＋0.3）＝2.6〔Ｖ〕 となる。
ところが、ここで電源電圧測定用リードピン２
０，２０Ａ，２０Ｂがないとすれば、接触抵抗
R2，R3による電圧降下の影響分である0.6〔Ｖ〕
について測定を行うことができず、正確な測定を
行うことができない。特に、多品種を生産し、そ
れぞれのI0が異なるゲート列の場合には、各品種
毎にその電圧降下量が異なり、本実施例の電源電
圧測定用リードピン２０を持たない場合には、評
価が実質的に不可能となつてしまう。
０，２０Ａ，２０Ｂがないとすれば、接触抵抗
R2，R3による電圧降下の影響分である0.6〔Ｖ〕
について測定を行うことができず、正確な測定を
行うことができない。特に、多品種を生産し、そ
れぞれのI0が異なるゲート列の場合には、各品種
毎にその電圧降下量が異なり、本実施例の電源電
圧測定用リードピン２０を持たない場合には、評
価が実質的に不可能となつてしまう。
実際には、電源電圧測定用リードピン２０Ａと
２０Ｂとの間の電圧をモニタし（この場合、モニ
タ回路にはほとんど電流が流れないため、治具と
リードピン２０Ａ，２０Ｂとの間の接触抵抗R1，
R4の影響はほとんど受けない。）、その電圧が所
期の集積回路チツプへの印加電圧V0になるよう
に電圧源２４の出力電圧Ｖを変化させればよい。
この場合、電圧測定回路はインピーダンスが高
く、ほとんど電流が流れないので、治具とリード
ピンとの接触抵抗だけでなく、セラミツク基板１
０上の印刷配線２２の抵抗値も電圧測定に影響し
ないので、信号線と同程度の太さの細い線でよい
という利点も得られる。
２０Ｂとの間の電圧をモニタし（この場合、モニ
タ回路にはほとんど電流が流れないため、治具と
リードピン２０Ａ，２０Ｂとの間の接触抵抗R1，
R4の影響はほとんど受けない。）、その電圧が所
期の集積回路チツプへの印加電圧V0になるよう
に電圧源２４の出力電圧Ｖを変化させればよい。
この場合、電圧測定回路はインピーダンスが高
く、ほとんど電流が流れないので、治具とリード
ピンとの接触抵抗だけでなく、セラミツク基板１
０上の印刷配線２２の抵抗値も電圧測定に影響し
ないので、信号線と同程度の太さの細い線でよい
という利点も得られる。
第５図は本発明の他の１つの実施例を示すもの
で、この実施例では、リードピン１８と２０とを
接続するために印刷配線２２の代りに金属線２６
を用いたものであるが、その他の点では前記実施
例と実質的に同様である。
で、この実施例では、リードピン１８と２０とを
接続するために印刷配線２２の代りに金属線２６
を用いたものであるが、その他の点では前記実施
例と実質的に同様である。
なお、実装時には、電源電圧測定用リードピン
２０も電源電圧印加用リードピン１８と同様に電
源電圧印加用リードピンとして実装して使用でき
るので、特別な実装は不要である。
２０も電源電圧印加用リードピン１８と同様に電
源電圧印加用リードピンとして実装して使用でき
るので、特別な実装は不要である。
以上説明したように、本発明によれば、半導体
装置と治具との間に接触抵抗が存在しても、集積
回路チツプに印加されている電源電圧を正確に知
ることができ、評価を正確に行うことが可能とな
る。
装置と治具との間に接触抵抗が存在しても、集積
回路チツプに印加されている電源電圧を正確に知
ることができ、評価を正確に行うことが可能とな
る。
第１図は従来技術の断面図、第２図と第３図は
それぞれ本発明による半導体装置の一実施例の断
面図と平面図、第４図は電圧源との接続を示す説
明図、第５図は本発明の他の実施例を示す側面図
である。 １０…多層印刷プリント基板、１２…電源電圧
印刷配線、１４…集積回路チツプ、１６…ワイ
ヤ、１８，１８Ａ，１８Ｂ…電源電圧印加用リー
ドピン、２０，２０Ａ，２０Ｂ…電源電圧測定用
リードピン、２２…印刷配線、２４…電圧源、２
６…金属線。
それぞれ本発明による半導体装置の一実施例の断
面図と平面図、第４図は電圧源との接続を示す説
明図、第５図は本発明の他の実施例を示す側面図
である。 １０…多層印刷プリント基板、１２…電源電圧
印刷配線、１４…集積回路チツプ、１６…ワイ
ヤ、１８，１８Ａ，１８Ｂ…電源電圧印加用リー
ドピン、２０，２０Ａ，２０Ｂ…電源電圧測定用
リードピン、２２…印刷配線、２４…電圧源、２
６…金属線。
Claims (1)
- １ 電源電圧印加用リードピンの他に、電源電圧
測定用リードピンを設けた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56044044A JPS57159051A (en) | 1981-03-27 | 1981-03-27 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56044044A JPS57159051A (en) | 1981-03-27 | 1981-03-27 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57159051A JPS57159051A (en) | 1982-10-01 |
| JPH0128506B2 true JPH0128506B2 (ja) | 1989-06-02 |
Family
ID=12680613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56044044A Granted JPS57159051A (en) | 1981-03-27 | 1981-03-27 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57159051A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4928061A (en) * | 1989-03-29 | 1990-05-22 | International Business Machines Corporation | Multi-layer printed circuit board |
-
1981
- 1981-03-27 JP JP56044044A patent/JPS57159051A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57159051A (en) | 1982-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4894605A (en) | Method and on-chip apparatus for continuity testing | |
| US4764723A (en) | Wafer probe | |
| US6097203A (en) | Integrated or intrapackage capability for testing electrical continuity between an integrated circuit and other circuitry | |
| KR100500452B1 (ko) | 모듈기판 상에 실장된 볼 그리드 어레이 패키지 검사장치및 검사방법 | |
| TWI793179B (zh) | 電阻測定裝置、基板檢查裝置以及電阻測定方法 | |
| JP3100097B2 (ja) | プローバ用コンタクタ | |
| US4439727A (en) | Low capacitance pad for semiconductor chip testing | |
| JPH0128506B2 (ja) | ||
| JP2737774B2 (ja) | ウェハテスタ | |
| JP2884780B2 (ja) | Ｔａｂ型半導体装置 | |
| JP3093216B2 (ja) | 半導体装置及びその検査方法 | |
| JPS618939A (ja) | 半導体装置 | |
| JP2669337B2 (ja) | マルチチップ型半導体装置 | |
| JPH0416943B2 (ja) | ||
| JPH04254342A (ja) | 半導体集積回路装置 | |
| JP2919312B2 (ja) | 半導体装置の検査方法 | |
| Homa et al. | Reliability of Metallized Ceramic/Polyimide Substrates | |
| JP2926759B2 (ja) | 半導体集積回路測定治具 | |
| JPH05160216A (ja) | 半導体回路装置 | |
| JPH053740B2 (ja) | ||
| JPS62194681A (ja) | 半導体装置 | |
| JPH0545398A (ja) | 回路基板の試験方法 | |
| JPH04288847A (ja) | 半導体試験装置 | |
| JPH0541419A (ja) | 検査装置の評価方法 | |
| JPH0347581B2 (ja) |