JP2737774B2 - ウェハテスタ - Google Patents
ウェハテスタInfo
- Publication number
- JP2737774B2 JP2737774B2 JP8058730A JP5873096A JP2737774B2 JP 2737774 B2 JP2737774 B2 JP 2737774B2 JP 8058730 A JP8058730 A JP 8058730A JP 5873096 A JP5873096 A JP 5873096A JP 2737774 B2 JP2737774 B2 JP 2737774B2
- Authority
- JP
- Japan
- Prior art keywords
- chip
- wafer
- measured
- contact
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Measuring Leads Or Probes (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体ウェハの電
気測定装置に関し、特にＬＳＩテスターの性能の一部又
は全部を有する測定用チップを基板に実装し、弾性材及
びＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉ
ｎｇ、以下「ＴＡＢ」という。）接続されたコンタクト
チップを介してウェハ状態での被測定チップの電気測定
を行うウェハテスタに関する。
気測定装置に関し、特にＬＳＩテスターの性能の一部又
は全部を有する測定用チップを基板に実装し、弾性材及
びＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉ
ｎｇ、以下「ＴＡＢ」という。）接続されたコンタクト
チップを介してウェハ状態での被測定チップの電気測定
を行うウェハテスタに関する。
【０００２】
【従来の技術】従来のウェハ状態の半導体素子の電気測
定方法について、各チップのパッドにニードルピンで接
続するウェハプローバを用いる電気測定方法がある。
定方法について、各チップのパッドにニードルピンで接
続するウェハプローバを用いる電気測定方法がある。
【０００３】例えば、メモリテスタによるウェハ状態の
ＤＲＡＭ半導体素子の測定方法の例を以下に説明する。
ＤＲＡＭ半導体素子の測定方法の例を以下に説明する。
【０００４】図５は、従来のウェハプローバ１７を用い
た測定装置の構成を説明するための図である。
た測定装置の構成を説明するための図である。
【０００５】図５を参照して、測定装置は、ＸＹステー
ジ２２とＸＹステージ２２上に設置された被測定ウェハ
２０を固定する真空チャック２１と、被測定ウェハ２０
内の電極パッドとの電気的接続を取る接触針１９を有す
るプローブカード１８と、からなるウェハプローバ１７
と、ケーブル２３を介してウェハプローバ１７と接続さ
れるメモリテスタ本体２４とから構成されている。
ジ２２とＸＹステージ２２上に設置された被測定ウェハ
２０を固定する真空チャック２１と、被測定ウェハ２０
内の電極パッドとの電気的接続を取る接触針１９を有す
るプローブカード１８と、からなるウェハプローバ１７
と、ケーブル２３を介してウェハプローバ１７と接続さ
れるメモリテスタ本体２４とから構成されている。
【０００６】測定に必要な電源と信号はメモリテスタ本
体２４からケーブル２３、プローブカード１８を介して
被測定ウェハ２０に供給され、また被測定ウェハ２０の
出力信号はプローブカード１８、ケーブル２３を介して
メモリテスタ本体２４に読み込まれ、判定処理される。
体２４からケーブル２３、プローブカード１８を介して
被測定ウェハ２０に供給され、また被測定ウェハ２０の
出力信号はプローブカード１８、ケーブル２３を介して
メモリテスタ本体２４に読み込まれ、判定処理される。
【０００７】通常一度にコンタクトできるピン数に制限
（メモリテスタのピンエレクトロニクスカード数等によ
る制限）があるため、高々６４チップを並列測定し、順
次ＸＹステージ２２にて被測定ウェハ２０を移動させて
測定を行っている。
（メモリテスタのピンエレクトロニクスカード数等によ
る制限）があるため、高々６４チップを並列測定し、順
次ＸＹステージ２２にて被測定ウェハ２０を移動させて
測定を行っている。
【０００８】
【発明が解決しようとする課題】前記従来のウェハプロ
ーバを用いた検査装置による電気測定は、一度に並列測
定できる被測定チップ数に制限があり、ウェハ上の全被
測定チップを測定するために要する時間が長大になると
いう問題がある他、更にテスタ本体までの配線距離が長
いため高周波の検査はできないという問題がある。
ーバを用いた検査装置による電気測定は、一度に並列測
定できる被測定チップ数に制限があり、ウェハ上の全被
測定チップを測定するために要する時間が長大になると
いう問題がある他、更にテスタ本体までの配線距離が長
いため高周波の検査はできないという問題がある。
【０００９】従って、本発明は上記問題点を解消し、半
導体ウェハの高周波電気測定を多数同時に短時間でかつ
低コストで行う電気測定装置を提供することを目的とす
る。
導体ウェハの高周波電気測定を多数同時に短時間でかつ
低コストで行う電気測定装置を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、テスタ機能の一部又は全部を有する測定
用チップと、前記測定用チップを表面に実装し、裏面に
電気接続用のパッドを有し前記パッドと前記測定用チッ
プの特定ピン間の電気的接続を取る内部に導体の充填さ
れたスルーホールを有する基板と、前記基板の裏面側パ
ッドに実装されたＴＡＢと、ウェハ状態の被測定チップ
の電極パッドと電気的接続を取るバンプを有し前記ＴＡ
Ｂに実装されたコンタクトチップと、前記基板の裏面と
前記コンタクトチップの間に挿入され前記基板に接合さ
れた弾性材と、で構成されたウェハテスタを提供する。
め、本発明は、テスタ機能の一部又は全部を有する測定
用チップと、前記測定用チップを表面に実装し、裏面に
電気接続用のパッドを有し前記パッドと前記測定用チッ
プの特定ピン間の電気的接続を取る内部に導体の充填さ
れたスルーホールを有する基板と、前記基板の裏面側パ
ッドに実装されたＴＡＢと、ウェハ状態の被測定チップ
の電極パッドと電気的接続を取るバンプを有し前記ＴＡ
Ｂに実装されたコンタクトチップと、前記基板の裏面と
前記コンタクトチップの間に挿入され前記基板に接合さ
れた弾性材と、で構成されたウェハテスタを提供する。
【００１１】また、本発明においては、前記測定用チッ
プは、１個又はそれぞれ特定の機能を持つ複数個のチッ
プで構成されており、前記１個又は複数個のチップで構
成された測定用チップを用いて被測定チップ１個又は複
数個を同時に測定することを特徴とする。
プは、１個又はそれぞれ特定の機能を持つ複数個のチッ
プで構成されており、前記１個又は複数個のチップで構
成された測定用チップを用いて被測定チップ１個又は複
数個を同時に測定することを特徴とする。
【００１２】さらに、本発明においては、被測定チップ
とのコンタクトに前記コンタクトチップを用いることを
特徴とする。
とのコンタクトに前記コンタクトチップを用いることを
特徴とする。
【００１３】また、本発明においては、前記コンタクト
チップはＴＡＢ実装されることを特徴とする。
チップはＴＡＢ実装されることを特徴とする。
【００１４】また、本発明においては、前記コンタクチ
ップの被測定チップ接触面の対面側に弾性材を有するこ
とを特徴とする。
ップの被測定チップ接触面の対面側に弾性材を有するこ
とを特徴とする。
【００１５】本発明によれば、テスタ機能の一部又は全
部を有する測定用チップを実装した基板とウェハ状態の
被測定チップとの電気的接続を、高さのばらつきを吸収
する弾性材の挿入されたＴＡＢ実装されたコンタクトチ
ップを用いて行うことにより、大面積のウェハに対して
一度に多数のコンタクトを信頼性良く短い信号経路にて
行うことが可能となり、高周波の電気測定を精度良く短
時間に行うことができる。
部を有する測定用チップを実装した基板とウェハ状態の
被測定チップとの電気的接続を、高さのばらつきを吸収
する弾性材の挿入されたＴＡＢ実装されたコンタクトチ
ップを用いて行うことにより、大面積のウェハに対して
一度に多数のコンタクトを信頼性良く短い信号経路にて
行うことが可能となり、高周波の電気測定を精度良く短
時間に行うことができる。
【００１６】また、測定用チップと基板とコンタクトチ
ップの構成を取ることにより、測定用チップとコンタク
トチップを独立に交換することができる。
ップの構成を取ることにより、測定用チップとコンタク
トチップを独立に交換することができる。
【００１７】
【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に詳細に説明する。
して以下に詳細に説明する。
【００１８】図１は、本発明の一実施の形態例に係るウ
ェハ状態の被測定チップを電気測定する装置の構成を説
明する図である。
ェハ状態の被測定チップを電気測定する装置の構成を説
明する図である。
【００１９】図１を参照して、ウェハテスタ１は、内部
に導体の充填されたスルーホール７が形成された多層基
板２と、テスタ機能の一部又は全部を有し多層基板２の
一端面側に実装された複数の測定用チップ３と、弾性材
４と、バンプ８が形成された複数のコンタクトチップ６
と、弾性材４を介して多層基板２とコンタクトチップ６
を電気的に接続するＴＡＢ５と、から構成されている。
に導体の充填されたスルーホール７が形成された多層基
板２と、テスタ機能の一部又は全部を有し多層基板２の
一端面側に実装された複数の測定用チップ３と、弾性材
４と、バンプ８が形成された複数のコンタクトチップ６
と、弾性材４を介して多層基板２とコンタクトチップ６
を電気的に接続するＴＡＢ５と、から構成されている。
【００２０】また、ウェハテスタ１は、ケーブル１２で
外部テスタ１３と電気的に接続され、外部テスタ１３よ
り電源が供給されＩ／Ｏピンにより信号のやりとりを行
う。なお、測定用チップ３は、ＬＳＩテスタの各種機能
（目的に応じて、ドライバ及びコンパレータを含むピン
エレクトロニクスカード機能、パターンメモリ、フォー
マット回路、クロック生成回路、ＤＣ、ＡＣ測定回路群
など）を集積化したものである。そして本実施例の形態
例においては、外部テスタ１３はテスト情報（テストパ
ターン、波形フォーマット、タイミング情報など）を予
め測定用チップ３に転送し、測定用チップ３は同時に被
測定ウェハ９上の複数の半導体素子に多層基板２の配線
とＴＡＢ５とコンタクトチップ６のバンプ８を介して信
号を印加し、半導体素子からの応答出力信号は測定用チ
ップ３に入力され、例えば、期待値と比較され、テスト
結果（パス／フェイル、あるいはフェイルメモリ情報な
ど）を内蔵するメモリに記憶して、そのテスト結果のみ
を外部テスタ１３に通知するようにしても良い。
外部テスタ１３と電気的に接続され、外部テスタ１３よ
り電源が供給されＩ／Ｏピンにより信号のやりとりを行
う。なお、測定用チップ３は、ＬＳＩテスタの各種機能
（目的に応じて、ドライバ及びコンパレータを含むピン
エレクトロニクスカード機能、パターンメモリ、フォー
マット回路、クロック生成回路、ＤＣ、ＡＣ測定回路群
など）を集積化したものである。そして本実施例の形態
例においては、外部テスタ１３はテスト情報（テストパ
ターン、波形フォーマット、タイミング情報など）を予
め測定用チップ３に転送し、測定用チップ３は同時に被
測定ウェハ９上の複数の半導体素子に多層基板２の配線
とＴＡＢ５とコンタクトチップ６のバンプ８を介して信
号を印加し、半導体素子からの応答出力信号は測定用チ
ップ３に入力され、例えば、期待値と比較され、テスト
結果（パス／フェイル、あるいはフェイルメモリ情報な
ど）を内蔵するメモリに記憶して、そのテスト結果のみ
を外部テスタ１３に通知するようにしても良い。
【００２１】一方、被測定ウェハ９は、ＸＹステージ１
１上に真空チャック１０にて固定されており、ステージ
を移動することで測定エリアの選択を行うことができ
る。
１上に真空チャック１０にて固定されており、ステージ
を移動することで測定エリアの選択を行うことができ
る。
【００２２】図２は、図１に示した多層基板２の構成の
一例を説明する斜視図である（裏面から見た平面図）。
一例を説明する斜視図である（裏面から見た平面図）。
【００２３】図２を参照して、測定用チップ３は表層配
線（不図示）及び内部に導体の充填されたスルーホール
７により反対面に形成された電気接続用パッド１４に接
続されている。
線（不図示）及び内部に導体の充填されたスルーホール
７により反対面に形成された電気接続用パッド１４に接
続されている。
【００２４】図３は、ＴＡＢ５に実装されたコンタクト
チップ６と、多層基板２の裏面と前記コンタクトチップ
６の間に挿入され多層基板２に接合された弾性材４の断
面図を示したものである。
チップ６と、多層基板２の裏面と前記コンタクトチップ
６の間に挿入され多層基板２に接合された弾性材４の断
面図を示したものである。
【００２５】図３を参照して、弾性材４は弾性のある材
料を基材とし、弾性変形によりコンタクトチップ６の高
さを容易に調整できる。このため、被測定ウェハ９に基
板の反りによる高さのばらつきが有った場合でも、弾性
材４の沈み込み（図３中破線で示す）により被測定ウェ
ハ９の高さのばらつきを吸収することができる。
料を基材とし、弾性変形によりコンタクトチップ６の高
さを容易に調整できる。このため、被測定ウェハ９に基
板の反りによる高さのばらつきが有った場合でも、弾性
材４の沈み込み（図３中破線で示す）により被測定ウェ
ハ９の高さのばらつきを吸収することができる。
【００２６】また、ＴＡＢ５を用いることで、弾性材４
の沈み込み（図３中破線で示す）によるコンタクトチッ
プ６の裏面と多層基板２の裏面との距離のばらつきに関
係なく、コンタクトチップ６と多層基板２との電気接続
ができる。
の沈み込み（図３中破線で示す）によるコンタクトチッ
プ６の裏面と多層基板２の裏面との距離のばらつきに関
係なく、コンタクトチップ６と多層基板２との電気接続
ができる。
【００２７】図４は、図３に示したコンタクトチップ６
及びＴＡＢ５の構成の一例を説明する図である（弾性材
４側からみた平面図）。
及びＴＡＢ５の構成の一例を説明する図である（弾性材
４側からみた平面図）。
【００２８】図４を参照して、ＴＡＢ５はリード１５に
よって、基板２の裏面に形成された電気接続用パッド１
４とコンタクトチップ上に形成されたバンプ８とを電気
接続する。
よって、基板２の裏面に形成された電気接続用パッド１
４とコンタクトチップ上に形成されたバンプ８とを電気
接続する。
【００２９】リード１５はフィルム１６を基材とするこ
とで、多少の柔軟性を持ち、多層基板２の裏面に形成さ
れた電気接続用パッド１４とコンタクトチップ６の裏面
との距離のばらつきに関係なく、多層基板２とバンプ８
とを確実に電気接続する。
とで、多少の柔軟性を持ち、多層基板２の裏面に形成さ
れた電気接続用パッド１４とコンタクトチップ６の裏面
との距離のばらつきに関係なく、多層基板２とバンプ８
とを確実に電気接続する。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
テスタ機能の一部又は全部を有した測定用チップを実装
した基板と被測定ウェハとを、高さのばらつきを吸収す
ることができる弾性材とＴＡＢ実装されバンプが形成さ
れたコンタクトチップを介してコンタクトすることによ
り、大面積のウェハに対して一度に多数のコンタクトを
信頼性良く短い信号経路で行うことができ、高周波電気
測定を高精度に、短時間かつ低コストに行うことができ
る。特に、本発明によれば、測定用チップが実装された
基板と被測定チップとの間に、弾性材とＴＡＢ接続され
たコンタクトチップを用いることにより、被測定ウェハ
に高さのばらつきが有った場合でも、弾性材の沈み込み
により高さのばらつきを吸収することができる。このた
め、大面積のウェハにおけるテスト時のコンタクトを確
実なものとし、測定精度を保証すると共に並列テスト可
能なチップ数を増大する。また本発明は、測定用チップ
及びコンタクトチップを個別実装できるため、不具合部
品についてはこれらを独立に容易に交換できるため、修
正コストを小さく抑えることができる。
テスタ機能の一部又は全部を有した測定用チップを実装
した基板と被測定ウェハとを、高さのばらつきを吸収す
ることができる弾性材とＴＡＢ実装されバンプが形成さ
れたコンタクトチップを介してコンタクトすることによ
り、大面積のウェハに対して一度に多数のコンタクトを
信頼性良く短い信号経路で行うことができ、高周波電気
測定を高精度に、短時間かつ低コストに行うことができ
る。特に、本発明によれば、測定用チップが実装された
基板と被測定チップとの間に、弾性材とＴＡＢ接続され
たコンタクトチップを用いることにより、被測定ウェハ
に高さのばらつきが有った場合でも、弾性材の沈み込み
により高さのばらつきを吸収することができる。このた
め、大面積のウェハにおけるテスト時のコンタクトを確
実なものとし、測定精度を保証すると共に並列テスト可
能なチップ数を増大する。また本発明は、測定用チップ
及びコンタクトチップを個別実装できるため、不具合部
品についてはこれらを独立に容易に交換できるため、修
正コストを小さく抑えることができる。
【図１】本発明の一実施の形態例に係るウェハテスタの
構成を説明する断面図である。
構成を説明する断面図である。
【図２】本発明の一実施の形態例の基板を示す斜視図で
ある。
ある。
【図３】本発明の一実施の形態例のＴＡＢに実装された
コンタクトチップと、多層基板の裏面と前記コンタクト
チップの間に挿入され多層基板に接合された弾性材の断
面図である。
コンタクトチップと、多層基板の裏面と前記コンタクト
チップの間に挿入され多層基板に接合された弾性材の断
面図である。
【図４】本発明の一実施の形態例のコンタクトチップ及
びＴＡＢの平面図である。
びＴＡＢの平面図である。
【図５】従来のウェハプローバによる測定法を説明する
ための側面図である。
ための側面図である。
１ ウェハテスタ ２ 多層基板 ３ 測定用チップ ４ 弾性材 ５ ＴＡＢ ６ コンタクトチップ ７ スルーホール ８ バンプ ９ 被測定ウェハ １０，２１ 真空チャック １１，２２ ＸＹステージ １２，２３ ケーブル １３ 外部テスタ １４ 電気接続用パッド １５ リード １６ フィルム １７ ウェハプローバ １８ プローブカード １９ 接触針 ２０ 被測定ウェハ ２４ メモリテスタ本体
Claims (5)
- 【請求項１】 ウェハ状態の半導体素子を電気測定する
装置において、テスタ機能の一部又は全部を有する測定
用チップと、前記測定用チップを表面に実装し、裏面に
電気接続用パッドを有し前記パッドと前記測定用チップ
の特定ピン間の電気的接続を取る内部に導体の充填され
たスルーホールを有する基板と、前記基板の裏面側パッ
ドに実装されたＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ
Ｂｏｎｄｉｎｇ）と、ウェハ状態の被測定チップの電
極パッドと電気的接続を取るバンプを有し前記ＴＡＢに
実装されたコンタクトチップと、前記基板の裏面と前記
コンタクトチップの間に挿入され前記基板に接合された
弾性材と、で構成されたウェハテスタ。 - 【請求項２】 前記測定用チップは、１個又はそれぞれ
特定の機能を持つ複数個のチップで構成されており、前
記１個又は複数個のチップで構成された測定用チップを
用いて被測定チップ１個又は複数個を同時に測定するこ
とを特徴とする請求項１記載のウェハテスタ。 - 【請求項３】 被測定チップとのコンタクトに被測定チ
ップと１対１に対応する前記コンタクトチップを用いる
ことを特徴とする請求項１又は２記載のウェハテスタ。 - 【請求項４】 前記コンタクトチップはＴＡＢ実装され
ることを特徴とする請求項１又は２記載のウェハテス
タ。 - 【請求項５】 前記コンタクトチップの被測定用チップ
接触面の対面側に弾性材を有することを特徴とする請求
項１又は２記載のウェハテスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8058730A JP2737774B2 (ja) | 1996-03-15 | 1996-03-15 | ウェハテスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8058730A JP2737774B2 (ja) | 1996-03-15 | 1996-03-15 | ウェハテスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09252031A JPH09252031A (ja) | 1997-09-22 |
| JP2737774B2 true JP2737774B2 (ja) | 1998-04-08 |
Family
ID=13092630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8058730A Expired - Lifetime JP2737774B2 (ja) | 1996-03-15 | 1996-03-15 | ウェハテスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2737774B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6181145B1 (en) | 1997-10-13 | 2001-01-30 | Matsushita Electric Industrial Co., Ltd. | Probe card |
| US6518779B1 (en) | 1997-10-20 | 2003-02-11 | Matsushita Electrical Industrial Do., Ltd. | Probe card |
| US6452411B1 (en) * | 1999-03-01 | 2002-09-17 | Formfactor, Inc. | Efficient parallel testing of integrated circuit devices using a known good device to generate expected responses |
| US6499121B1 (en) * | 1999-03-01 | 2002-12-24 | Formfactor, Inc. | Distributed interface for parallel testing of multiple devices using a single tester channel |
| JP2003528459A (ja) * | 2000-03-17 | 2003-09-24 | フォームファクター，インコーポレイテッド | 半導体接触器を平坦化するための方法と装置 |
| JP2004233155A (ja) * | 2003-01-29 | 2004-08-19 | Fujitsu Ltd | プローブカードおよび半導体チップの検査方法 |
-
1996
- 1996-03-15 JP JP8058730A patent/JP2737774B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09252031A (ja) | 1997-09-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7262610B2 (en) | Method for manufacturing and testing semiconductor devices on a resin-coated wafer | |
| US6087842A (en) | Integrated or intrapackage capability for testing electrical continuity between an integrated circuit and other circuitry | |
| JP2014062925A (ja) | 信号測定装置 | |
| KR100500452B1 (ko) | 모듈기판 상에 실장된 볼 그리드 어레이 패키지 검사장치및 검사방법 | |
| JPH10111315A (ja) | プローブカードおよびこれを用いた試験装置 | |
| JPH10239372A (ja) | 基板検査装置および基板検査方法 | |
| US6545493B1 (en) | High-speed probing apparatus | |
| US6759860B1 (en) | Semiconductor device package substrate probe fixture | |
| JPH09304436A (ja) | プローブカード | |
| US6489791B1 (en) | Build off self-test (Bost) testing method | |
| US7768283B1 (en) | Universal socketless test fixture | |
| JP2001215256A (ja) | プリント回路基板によるチップテスト装置 | |
| JP2737774B2 (ja) | ウェハテスタ | |
| JP4183859B2 (ja) | 半導体基板試験装置 | |
| JP2768310B2 (ja) | 半導体ウェハ測定治具 | |
| JPH0789126B2 (ja) | 混成集積回路板の電気的特性検査を行う方法 | |
| JPH0521544A (ja) | バンプ付き半導体素子の測定方法および測定装置 | |
| US12094789B2 (en) | Analog sense points for measuring circuit die | |
| JP2919087B2 (ja) | 半導体試験装置 | |
| JP2878035B2 (ja) | 集積回路素子の検査構造 | |
| US8203356B2 (en) | Device, system and method for testing and analyzing integrated circuits | |
| JPH09223725A (ja) | 半導体装置 | |
| JPH0823013A (ja) | ウエハー用プローバ | |
| JPH07318587A (ja) | プローブカード | |
| US6998860B1 (en) | Method for burn-in testing semiconductor dice |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971210 |