JP2737774B2 - ウェハテスタ - Google Patents
ウェハテスタInfo
- Publication number
- JP2737774B2 JP2737774B2 JP8058730A JP5873096A JP2737774B2 JP 2737774 B2 JP2737774 B2 JP 2737774B2 JP 8058730 A JP8058730 A JP 8058730A JP 5873096 A JP5873096 A JP 5873096A JP 2737774 B2 JP2737774 B2 JP 2737774B2
- Authority
- JP
- Japan
- Prior art keywords
- chip
- wafer
- measured
- contact
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Measuring Leads Or Probes (AREA)
Description
【0001】
【発明の属する技術分野】本発明は、半導体ウェハの電
気測定装置に関し、特にLSIテスターの性能の一部又
は全部を有する測定用チップを基板に実装し、弾性材及
びTAB(Tape Automated Bondi
ng、以下「TAB」という。)接続されたコンタクト
チップを介してウェハ状態での被測定チップの電気測定
を行うウェハテスタに関する。
気測定装置に関し、特にLSIテスターの性能の一部又
は全部を有する測定用チップを基板に実装し、弾性材及
びTAB(Tape Automated Bondi
ng、以下「TAB」という。)接続されたコンタクト
チップを介してウェハ状態での被測定チップの電気測定
を行うウェハテスタに関する。
【0002】
【従来の技術】従来のウェハ状態の半導体素子の電気測
定方法について、各チップのパッドにニードルピンで接
続するウェハプローバを用いる電気測定方法がある。
定方法について、各チップのパッドにニードルピンで接
続するウェハプローバを用いる電気測定方法がある。
【0003】例えば、メモリテスタによるウェハ状態の
DRAM半導体素子の測定方法の例を以下に説明する。
DRAM半導体素子の測定方法の例を以下に説明する。
【0004】図5は、従来のウェハプローバ17を用い
た測定装置の構成を説明するための図である。
た測定装置の構成を説明するための図である。
【0005】図5を参照して、測定装置は、XYステー
ジ22とXYステージ22上に設置された被測定ウェハ
20を固定する真空チャック21と、被測定ウェハ20
内の電極パッドとの電気的接続を取る接触針19を有す
るプローブカード18と、からなるウェハプローバ17
と、ケーブル23を介してウェハプローバ17と接続さ
れるメモリテスタ本体24とから構成されている。
ジ22とXYステージ22上に設置された被測定ウェハ
20を固定する真空チャック21と、被測定ウェハ20
内の電極パッドとの電気的接続を取る接触針19を有す
るプローブカード18と、からなるウェハプローバ17
と、ケーブル23を介してウェハプローバ17と接続さ
れるメモリテスタ本体24とから構成されている。
【0006】測定に必要な電源と信号はメモリテスタ本
体24からケーブル23、プローブカード18を介して
被測定ウェハ20に供給され、また被測定ウェハ20の
出力信号はプローブカード18、ケーブル23を介して
メモリテスタ本体24に読み込まれ、判定処理される。
体24からケーブル23、プローブカード18を介して
被測定ウェハ20に供給され、また被測定ウェハ20の
出力信号はプローブカード18、ケーブル23を介して
メモリテスタ本体24に読み込まれ、判定処理される。
【0007】通常一度にコンタクトできるピン数に制限
(メモリテスタのピンエレクトロニクスカード数等によ
る制限)があるため、高々64チップを並列測定し、順
次XYステージ22にて被測定ウェハ20を移動させて
測定を行っている。
(メモリテスタのピンエレクトロニクスカード数等によ
る制限)があるため、高々64チップを並列測定し、順
次XYステージ22にて被測定ウェハ20を移動させて
測定を行っている。
【0008】
【発明が解決しようとする課題】前記従来のウェハプロ
ーバを用いた検査装置による電気測定は、一度に並列測
定できる被測定チップ数に制限があり、ウェハ上の全被
測定チップを測定するために要する時間が長大になると
いう問題がある他、更にテスタ本体までの配線距離が長
いため高周波の検査はできないという問題がある。
ーバを用いた検査装置による電気測定は、一度に並列測
定できる被測定チップ数に制限があり、ウェハ上の全被
測定チップを測定するために要する時間が長大になると
いう問題がある他、更にテスタ本体までの配線距離が長
いため高周波の検査はできないという問題がある。
【0009】従って、本発明は上記問題点を解消し、半
導体ウェハの高周波電気測定を多数同時に短時間でかつ
低コストで行う電気測定装置を提供することを目的とす
る。
導体ウェハの高周波電気測定を多数同時に短時間でかつ
低コストで行う電気測定装置を提供することを目的とす
る。
【0010】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、テスタ機能の一部又は全部を有する測定
用チップと、前記測定用チップを表面に実装し、裏面に
電気接続用のパッドを有し前記パッドと前記測定用チッ
プの特定ピン間の電気的接続を取る内部に導体の充填さ
れたスルーホールを有する基板と、前記基板の裏面側パ
ッドに実装されたTABと、ウェハ状態の被測定チップ
の電極パッドと電気的接続を取るバンプを有し前記TA
Bに実装されたコンタクトチップと、前記基板の裏面と
前記コンタクトチップの間に挿入され前記基板に接合さ
れた弾性材と、で構成されたウェハテスタを提供する。
め、本発明は、テスタ機能の一部又は全部を有する測定
用チップと、前記測定用チップを表面に実装し、裏面に
電気接続用のパッドを有し前記パッドと前記測定用チッ
プの特定ピン間の電気的接続を取る内部に導体の充填さ
れたスルーホールを有する基板と、前記基板の裏面側パ
ッドに実装されたTABと、ウェハ状態の被測定チップ
の電極パッドと電気的接続を取るバンプを有し前記TA
Bに実装されたコンタクトチップと、前記基板の裏面と
前記コンタクトチップの間に挿入され前記基板に接合さ
れた弾性材と、で構成されたウェハテスタを提供する。
【0011】また、本発明においては、前記測定用チッ
プは、1個又はそれぞれ特定の機能を持つ複数個のチッ
プで構成されており、前記1個又は複数個のチップで構
成された測定用チップを用いて被測定チップ1個又は複
数個を同時に測定することを特徴とする。
プは、1個又はそれぞれ特定の機能を持つ複数個のチッ
プで構成されており、前記1個又は複数個のチップで構
成された測定用チップを用いて被測定チップ1個又は複
数個を同時に測定することを特徴とする。
【0012】さらに、本発明においては、被測定チップ
とのコンタクトに前記コンタクトチップを用いることを
特徴とする。
とのコンタクトに前記コンタクトチップを用いることを
特徴とする。
【0013】また、本発明においては、前記コンタクト
チップはTAB実装されることを特徴とする。
チップはTAB実装されることを特徴とする。
【0014】また、本発明においては、前記コンタクチ
ップの被測定チップ接触面の対面側に弾性材を有するこ
とを特徴とする。
ップの被測定チップ接触面の対面側に弾性材を有するこ
とを特徴とする。
【0015】本発明によれば、テスタ機能の一部又は全
部を有する測定用チップを実装した基板とウェハ状態の
被測定チップとの電気的接続を、高さのばらつきを吸収
する弾性材の挿入されたTAB実装されたコンタクトチ
ップを用いて行うことにより、大面積のウェハに対して
一度に多数のコンタクトを信頼性良く短い信号経路にて
行うことが可能となり、高周波の電気測定を精度良く短
時間に行うことができる。
部を有する測定用チップを実装した基板とウェハ状態の
被測定チップとの電気的接続を、高さのばらつきを吸収
する弾性材の挿入されたTAB実装されたコンタクトチ
ップを用いて行うことにより、大面積のウェハに対して
一度に多数のコンタクトを信頼性良く短い信号経路にて
行うことが可能となり、高周波の電気測定を精度良く短
時間に行うことができる。
【0016】また、測定用チップと基板とコンタクトチ
ップの構成を取ることにより、測定用チップとコンタク
トチップを独立に交換することができる。
ップの構成を取ることにより、測定用チップとコンタク
トチップを独立に交換することができる。
【0017】
【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に詳細に説明する。
して以下に詳細に説明する。
【0018】図1は、本発明の一実施の形態例に係るウ
ェハ状態の被測定チップを電気測定する装置の構成を説
明する図である。
ェハ状態の被測定チップを電気測定する装置の構成を説
明する図である。
【0019】図1を参照して、ウェハテスタ1は、内部
に導体の充填されたスルーホール7が形成された多層基
板2と、テスタ機能の一部又は全部を有し多層基板2の
一端面側に実装された複数の測定用チップ3と、弾性材
4と、バンプ8が形成された複数のコンタクトチップ6
と、弾性材4を介して多層基板2とコンタクトチップ6
を電気的に接続するTAB5と、から構成されている。
に導体の充填されたスルーホール7が形成された多層基
板2と、テスタ機能の一部又は全部を有し多層基板2の
一端面側に実装された複数の測定用チップ3と、弾性材
4と、バンプ8が形成された複数のコンタクトチップ6
と、弾性材4を介して多層基板2とコンタクトチップ6
を電気的に接続するTAB5と、から構成されている。
【0020】また、ウェハテスタ1は、ケーブル12で
外部テスタ13と電気的に接続され、外部テスタ13よ
り電源が供給されI/Oピンにより信号のやりとりを行
う。なお、測定用チップ3は、LSIテスタの各種機能
(目的に応じて、ドライバ及びコンパレータを含むピン
エレクトロニクスカード機能、パターンメモリ、フォー
マット回路、クロック生成回路、DC、AC測定回路群
など)を集積化したものである。そして本実施例の形態
例においては、外部テスタ13はテスト情報(テストパ
ターン、波形フォーマット、タイミング情報など)を予
め測定用チップ3に転送し、測定用チップ3は同時に被
測定ウェハ9上の複数の半導体素子に多層基板2の配線
とTAB5とコンタクトチップ6のバンプ8を介して信
号を印加し、半導体素子からの応答出力信号は測定用チ
ップ3に入力され、例えば、期待値と比較され、テスト
結果(パス/フェイル、あるいはフェイルメモリ情報な
ど)を内蔵するメモリに記憶して、そのテスト結果のみ
を外部テスタ13に通知するようにしても良い。
外部テスタ13と電気的に接続され、外部テスタ13よ
り電源が供給されI/Oピンにより信号のやりとりを行
う。なお、測定用チップ3は、LSIテスタの各種機能
(目的に応じて、ドライバ及びコンパレータを含むピン
エレクトロニクスカード機能、パターンメモリ、フォー
マット回路、クロック生成回路、DC、AC測定回路群
など)を集積化したものである。そして本実施例の形態
例においては、外部テスタ13はテスト情報(テストパ
ターン、波形フォーマット、タイミング情報など)を予
め測定用チップ3に転送し、測定用チップ3は同時に被
測定ウェハ9上の複数の半導体素子に多層基板2の配線
とTAB5とコンタクトチップ6のバンプ8を介して信
号を印加し、半導体素子からの応答出力信号は測定用チ
ップ3に入力され、例えば、期待値と比較され、テスト
結果(パス/フェイル、あるいはフェイルメモリ情報な
ど)を内蔵するメモリに記憶して、そのテスト結果のみ
を外部テスタ13に通知するようにしても良い。
【0021】一方、被測定ウェハ9は、XYステージ1
1上に真空チャック10にて固定されており、ステージ
を移動することで測定エリアの選択を行うことができ
る。
1上に真空チャック10にて固定されており、ステージ
を移動することで測定エリアの選択を行うことができ
る。
【0022】図2は、図1に示した多層基板2の構成の
一例を説明する斜視図である(裏面から見た平面図)。
一例を説明する斜視図である(裏面から見た平面図)。
【0023】図2を参照して、測定用チップ3は表層配
線(不図示)及び内部に導体の充填されたスルーホール
7により反対面に形成された電気接続用パッド14に接
続されている。
線(不図示)及び内部に導体の充填されたスルーホール
7により反対面に形成された電気接続用パッド14に接
続されている。
【0024】図3は、TAB5に実装されたコンタクト
チップ6と、多層基板2の裏面と前記コンタクトチップ
6の間に挿入され多層基板2に接合された弾性材4の断
面図を示したものである。
チップ6と、多層基板2の裏面と前記コンタクトチップ
6の間に挿入され多層基板2に接合された弾性材4の断
面図を示したものである。
【0025】図3を参照して、弾性材4は弾性のある材
料を基材とし、弾性変形によりコンタクトチップ6の高
さを容易に調整できる。このため、被測定ウェハ9に基
板の反りによる高さのばらつきが有った場合でも、弾性
材4の沈み込み(図3中破線で示す)により被測定ウェ
ハ9の高さのばらつきを吸収することができる。
料を基材とし、弾性変形によりコンタクトチップ6の高
さを容易に調整できる。このため、被測定ウェハ9に基
板の反りによる高さのばらつきが有った場合でも、弾性
材4の沈み込み(図3中破線で示す)により被測定ウェ
ハ9の高さのばらつきを吸収することができる。
【0026】また、TAB5を用いることで、弾性材4
の沈み込み(図3中破線で示す)によるコンタクトチッ
プ6の裏面と多層基板2の裏面との距離のばらつきに関
係なく、コンタクトチップ6と多層基板2との電気接続
ができる。
の沈み込み(図3中破線で示す)によるコンタクトチッ
プ6の裏面と多層基板2の裏面との距離のばらつきに関
係なく、コンタクトチップ6と多層基板2との電気接続
ができる。
【0027】図4は、図3に示したコンタクトチップ6
及びTAB5の構成の一例を説明する図である(弾性材
4側からみた平面図)。
及びTAB5の構成の一例を説明する図である(弾性材
4側からみた平面図)。
【0028】図4を参照して、TAB5はリード15に
よって、基板2の裏面に形成された電気接続用パッド1
4とコンタクトチップ上に形成されたバンプ8とを電気
接続する。
よって、基板2の裏面に形成された電気接続用パッド1
4とコンタクトチップ上に形成されたバンプ8とを電気
接続する。
【0029】リード15はフィルム16を基材とするこ
とで、多少の柔軟性を持ち、多層基板2の裏面に形成さ
れた電気接続用パッド14とコンタクトチップ6の裏面
との距離のばらつきに関係なく、多層基板2とバンプ8
とを確実に電気接続する。
とで、多少の柔軟性を持ち、多層基板2の裏面に形成さ
れた電気接続用パッド14とコンタクトチップ6の裏面
との距離のばらつきに関係なく、多層基板2とバンプ8
とを確実に電気接続する。
【0030】
【発明の効果】以上説明したように、本発明によれば、
テスタ機能の一部又は全部を有した測定用チップを実装
した基板と被測定ウェハとを、高さのばらつきを吸収す
ることができる弾性材とTAB実装されバンプが形成さ
れたコンタクトチップを介してコンタクトすることによ
り、大面積のウェハに対して一度に多数のコンタクトを
信頼性良く短い信号経路で行うことができ、高周波電気
測定を高精度に、短時間かつ低コストに行うことができ
る。特に、本発明によれば、測定用チップが実装された
基板と被測定チップとの間に、弾性材とTAB接続され
たコンタクトチップを用いることにより、被測定ウェハ
に高さのばらつきが有った場合でも、弾性材の沈み込み
により高さのばらつきを吸収することができる。このた
め、大面積のウェハにおけるテスト時のコンタクトを確
実なものとし、測定精度を保証すると共に並列テスト可
能なチップ数を増大する。また本発明は、測定用チップ
及びコンタクトチップを個別実装できるため、不具合部
品についてはこれらを独立に容易に交換できるため、修
正コストを小さく抑えることができる。
テスタ機能の一部又は全部を有した測定用チップを実装
した基板と被測定ウェハとを、高さのばらつきを吸収す
ることができる弾性材とTAB実装されバンプが形成さ
れたコンタクトチップを介してコンタクトすることによ
り、大面積のウェハに対して一度に多数のコンタクトを
信頼性良く短い信号経路で行うことができ、高周波電気
測定を高精度に、短時間かつ低コストに行うことができ
る。特に、本発明によれば、測定用チップが実装された
基板と被測定チップとの間に、弾性材とTAB接続され
たコンタクトチップを用いることにより、被測定ウェハ
に高さのばらつきが有った場合でも、弾性材の沈み込み
により高さのばらつきを吸収することができる。このた
め、大面積のウェハにおけるテスト時のコンタクトを確
実なものとし、測定精度を保証すると共に並列テスト可
能なチップ数を増大する。また本発明は、測定用チップ
及びコンタクトチップを個別実装できるため、不具合部
品についてはこれらを独立に容易に交換できるため、修
正コストを小さく抑えることができる。
【図1】本発明の一実施の形態例に係るウェハテスタの
構成を説明する断面図である。
構成を説明する断面図である。
【図2】本発明の一実施の形態例の基板を示す斜視図で
ある。
ある。
【図3】本発明の一実施の形態例のTABに実装された
コンタクトチップと、多層基板の裏面と前記コンタクト
チップの間に挿入され多層基板に接合された弾性材の断
面図である。
コンタクトチップと、多層基板の裏面と前記コンタクト
チップの間に挿入され多層基板に接合された弾性材の断
面図である。
【図4】本発明の一実施の形態例のコンタクトチップ及
びTABの平面図である。
びTABの平面図である。
【図5】従来のウェハプローバによる測定法を説明する
ための側面図である。
ための側面図である。
1 ウェハテスタ 2 多層基板 3 測定用チップ 4 弾性材 5 TAB 6 コンタクトチップ 7 スルーホール 8 バンプ 9 被測定ウェハ 10,21 真空チャック 11,22 XYステージ 12,23 ケーブル 13 外部テスタ 14 電気接続用パッド 15 リード 16 フィルム 17 ウェハプローバ 18 プローブカード 19 接触針 20 被測定ウェハ 24 メモリテスタ本体
Claims (5)
- 【請求項1】 ウェハ状態の半導体素子を電気測定する
装置において、テスタ機能の一部又は全部を有する測定
用チップと、前記測定用チップを表面に実装し、裏面に
電気接続用パッドを有し前記パッドと前記測定用チップ
の特定ピン間の電気的接続を取る内部に導体の充填され
たスルーホールを有する基板と、前記基板の裏面側パッ
ドに実装されたTAB(Tape Automated
Bonding)と、ウェハ状態の被測定チップの電
極パッドと電気的接続を取るバンプを有し前記TABに
実装されたコンタクトチップと、前記基板の裏面と前記
コンタクトチップの間に挿入され前記基板に接合された
弾性材と、で構成されたウェハテスタ。 - 【請求項2】 前記測定用チップは、1個又はそれぞれ
特定の機能を持つ複数個のチップで構成されており、前
記1個又は複数個のチップで構成された測定用チップを
用いて被測定チップ1個又は複数個を同時に測定するこ
とを特徴とする請求項1記載のウェハテスタ。 - 【請求項3】 被測定チップとのコンタクトに被測定チ
ップと1対1に対応する前記コンタクトチップを用いる
ことを特徴とする請求項1又は2記載のウェハテスタ。 - 【請求項4】 前記コンタクトチップはTAB実装され
ることを特徴とする請求項1又は2記載のウェハテス
タ。 - 【請求項5】 前記コンタクトチップの被測定用チップ
接触面の対面側に弾性材を有することを特徴とする請求
項1又は2記載のウェハテスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8058730A JP2737774B2 (ja) | 1996-03-15 | 1996-03-15 | ウェハテスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8058730A JP2737774B2 (ja) | 1996-03-15 | 1996-03-15 | ウェハテスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09252031A JPH09252031A (ja) | 1997-09-22 |
JP2737774B2 true JP2737774B2 (ja) | 1998-04-08 |
Family
ID=13092630
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8058730A Expired - Lifetime JP2737774B2 (ja) | 1996-03-15 | 1996-03-15 | ウェハテスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2737774B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6181145B1 (en) | 1997-10-13 | 2001-01-30 | Matsushita Electric Industrial Co., Ltd. | Probe card |
US6518779B1 (en) | 1997-10-20 | 2003-02-11 | Matsushita Electrical Industrial Do., Ltd. | Probe card |
US6452411B1 (en) * | 1999-03-01 | 2002-09-17 | Formfactor, Inc. | Efficient parallel testing of integrated circuit devices using a known good device to generate expected responses |
US6499121B1 (en) * | 1999-03-01 | 2002-12-24 | Formfactor, Inc. | Distributed interface for parallel testing of multiple devices using a single tester channel |
JP2003528459A (ja) * | 2000-03-17 | 2003-09-24 | フォームファクター,インコーポレイテッド | 半導体接触器を平坦化するための方法と装置 |
JP2004233155A (ja) * | 2003-01-29 | 2004-08-19 | Fujitsu Ltd | プローブカードおよび半導体チップの検査方法 |
-
1996
- 1996-03-15 JP JP8058730A patent/JP2737774B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH09252031A (ja) | 1997-09-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7262610B2 (en) | Method for manufacturing and testing semiconductor devices on a resin-coated wafer | |
US6087842A (en) | Integrated or intrapackage capability for testing electrical continuity between an integrated circuit and other circuitry | |
JP2014062925A (ja) | 信号測定装置 | |
KR100500452B1 (ko) | 모듈기판 상에 실장된 볼 그리드 어레이 패키지 검사장치및 검사방법 | |
JPH10111315A (ja) | プローブカードおよびこれを用いた試験装置 | |
JPH10239372A (ja) | 基板検査装置および基板検査方法 | |
US6545493B1 (en) | High-speed probing apparatus | |
US6759860B1 (en) | Semiconductor device package substrate probe fixture | |
JPH09304436A (ja) | プローブカード | |
US6489791B1 (en) | Build off self-test (Bost) testing method | |
US7768283B1 (en) | Universal socketless test fixture | |
JP2001215256A (ja) | プリント回路基板によるチップテスト装置 | |
JP2737774B2 (ja) | ウェハテスタ | |
JP4183859B2 (ja) | 半導体基板試験装置 | |
JP2768310B2 (ja) | 半導体ウェハ測定治具 | |
JPH0789126B2 (ja) | 混成集積回路板の電気的特性検査を行う方法 | |
JPH0521544A (ja) | バンプ付き半導体素子の測定方法および測定装置 | |
US12094789B2 (en) | Analog sense points for measuring circuit die | |
JP2919087B2 (ja) | 半導体試験装置 | |
JP2878035B2 (ja) | 集積回路素子の検査構造 | |
US8203356B2 (en) | Device, system and method for testing and analyzing integrated circuits | |
JPH09223725A (ja) | 半導体装置 | |
JPH0823013A (ja) | ウエハー用プローバ | |
JPH07318587A (ja) | プローブカード | |
US6998860B1 (en) | Method for burn-in testing semiconductor dice |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971210 |