JP2919087B2 - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JP2919087B2 JP2919087B2 JP3005088A JP508891A JP2919087B2 JP 2919087 B2 JP2919087 B2 JP 2919087B2 JP 3005088 A JP3005088 A JP 3005088A JP 508891 A JP508891 A JP 508891A JP 2919087 B2 JP2919087 B2 JP 2919087B2
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- test
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/282—Testing of electronic circuits specially adapted for particular applications not provided for elsewhere
- G01R31/2831—Testing of materials or semi-finished products, e.g. semiconductor wafers or substrates
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体試験装置に係り、
より詳しくはウェーハ上に形成されたチップ領域を効率
的に検査しうる半導体試験装置に関する。
より詳しくはウェーハ上に形成されたチップ領域を効率
的に検査しうる半導体試験装置に関する。
【０００２】
【従来の技術】近年、急速にメモリ等半導体装置の大容
量化とウェーハの大口径化が進み個々のチップが複雑化
するとともに、ウェーハ全体におけるチップ個数も増大
している。したがって、ウェーハ上の個々のチップ領域
の試験時間も長大化する傾向にあるが、この試験時間の
短縮をはかるために、多数のチップの同時測定を行うよ
うになってきている。
量化とウェーハの大口径化が進み個々のチップが複雑化
するとともに、ウェーハ全体におけるチップ個数も増大
している。したがって、ウェーハ上の個々のチップ領域
の試験時間も長大化する傾向にあるが、この試験時間の
短縮をはかるために、多数のチップの同時測定を行うよ
うになってきている。
【０００３】一方、デバイスの高速化が進みアクセス等
の正確な測定も要求されている。従来、ウェーハ上に形
成されたチップ領域の検査には図４、図５に示すような
プローブカードが用いられていた。プローブカードと
は、エポキシ基板上に針を立てた検査用器具（以後、プ
ローブカードという）であり、これとＤＵＴ（被測定デ
バイス：Device Under Test ）とのコンタクトを行い、
ドライバ／コンパレータを内蔵した装置と接続しチップ
領域の試験を行っていた。
の正確な測定も要求されている。従来、ウェーハ上に形
成されたチップ領域の検査には図４、図５に示すような
プローブカードが用いられていた。プローブカードと
は、エポキシ基板上に針を立てた検査用器具（以後、プ
ローブカードという）であり、これとＤＵＴ（被測定デ
バイス：Device Under Test ）とのコンタクトを行い、
ドライバ／コンパレータを内蔵した装置と接続しチップ
領域の試験を行っていた。
【０００４】
【発明が解決しようとする課題】しかし、同時測定個数
を増加させるためには、個々のチップ領域の長辺もしく
は短辺方向にプローブ（針）２４の個数を増加し、かつ
ドライバ／コンパレータを増加する必要がある。しか
し、現在のプローブカードでは、プローブ（針）の径が
根元部分で２５０〜３００μ程度は必要なこともあり、
プローブを設定する針立て本数等のハード的な限界があ
り、このことにより同時測定個数の増大には限度があっ
た。
を増加させるためには、個々のチップ領域の長辺もしく
は短辺方向にプローブ（針）２４の個数を増加し、かつ
ドライバ／コンパレータを増加する必要がある。しか
し、現在のプローブカードでは、プローブ（針）の径が
根元部分で２５０〜３００μ程度は必要なこともあり、
プローブを設定する針立て本数等のハード的な限界があ
り、このことにより同時測定個数の増大には限度があっ
た。
【０００５】また、プローブの増大に伴いドライバ／コ
ンパレータを増大させる必要があるが、従来の設備では
対応できないという問題点があった。そして、図４に示
す従来の装置においては、ドライバ／コンパレータを備
えたテストヘッドとＤＵＴとの距離が長く、信号遅延等
により試験の高速化にも限界があった。さらに、従来の
プローブカードではプローブと個々のチップ領域のパッ
ドとの位置合わせにも時間がかかっており、プローブの
数が増大すれば、この時間も長大化するという問題点が
あった。
ンパレータを増大させる必要があるが、従来の設備では
対応できないという問題点があった。そして、図４に示
す従来の装置においては、ドライバ／コンパレータを備
えたテストヘッドとＤＵＴとの距離が長く、信号遅延等
により試験の高速化にも限界があった。さらに、従来の
プローブカードではプローブと個々のチップ領域のパッ
ドとの位置合わせにも時間がかかっており、プローブの
数が増大すれば、この時間も長大化するという問題点が
あった。
【０００６】本発明は、従来よりも位置合わせが容易
で、同時測定個数が多く、かつ、個々のチップ領域につ
いてより高速で試験可能な半導体試験装置を提供するこ
とにある。
で、同時測定個数が多く、かつ、個々のチップ領域につ
いてより高速で試験可能な半導体試験装置を提供するこ
とにある。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体試験装置は、集積回路が形成された
複数の被試験チップ領域を有する被試験半導体ウェーハ
８上の前記複数の被試験チップ領域の信号入力端子及び
信号出力端子及び電源端子と各々対称な位置関係を有し
て配置され、かつ突起状を有する試験信号出力端子１０
及び試験応答信号入力端子１０及び給電端子１３と、前
記試験信号出力端子１０に接続される試験信号ドライバ
１１と、前記試験応答信号入力端子１０に接続される試
験応答信号コンパレータ１２と、が形成された複数のチ
ップテスト部１を有する試験用半導体ウェーハ１を備
え、前記被試験半導体ウェーハ８と前記試験用半導体ウ
ェーハ１とを重ね合わせて前記試験信号出力端子１０と
前記信号入力端子、前記試験応答信号入力端子１０と前
記信号出力端子、及び前記給電端子１３と前記電源端子
とを密着させ、前記給電端子１３により前記被試験チッ
プ領域に電源を供給し、外部から前記試験信号ドライバ
１１に供給される回路試験用信号を前記試験信号出力端
子１０により前記被試験チップ領域に出力し、かつ、前
記試験応答信号入力端子１０から入力される前記被試験
チップ領域からの前記回路試験用信号に対応する応答信
号を前記試験応答信号コンパレータ１２により比較し、
前記被試験チップ領域が正確に動作するか否かを判断す
るための情報を外部出力するように構成される。
に、本発明の半導体試験装置は、集積回路が形成された
複数の被試験チップ領域を有する被試験半導体ウェーハ
８上の前記複数の被試験チップ領域の信号入力端子及び
信号出力端子及び電源端子と各々対称な位置関係を有し
て配置され、かつ突起状を有する試験信号出力端子１０
及び試験応答信号入力端子１０及び給電端子１３と、前
記試験信号出力端子１０に接続される試験信号ドライバ
１１と、前記試験応答信号入力端子１０に接続される試
験応答信号コンパレータ１２と、が形成された複数のチ
ップテスト部１を有する試験用半導体ウェーハ１を備
え、前記被試験半導体ウェーハ８と前記試験用半導体ウ
ェーハ１とを重ね合わせて前記試験信号出力端子１０と
前記信号入力端子、前記試験応答信号入力端子１０と前
記信号出力端子、及び前記給電端子１３と前記電源端子
とを密着させ、前記給電端子１３により前記被試験チッ
プ領域に電源を供給し、外部から前記試験信号ドライバ
１１に供給される回路試験用信号を前記試験信号出力端
子１０により前記被試験チップ領域に出力し、かつ、前
記試験応答信号入力端子１０から入力される前記被試験
チップ領域からの前記回路試験用信号に対応する応答信
号を前記試験応答信号コンパレータ１２により比較し、
前記被試験チップ領域が正確に動作するか否かを判断す
るための情報を外部出力するように構成される。
【０００８】
【作用】上記構成を有する本発明によれば、試験用半導
体ウェーハ１と被試験半導体ウェーハ８の各端子はぴっ
たり重ね合わせられるように対称位置に配置されている
ので、簡易な調整動作により全端子を密着させることが
できる。試験用半導体ウェーハ１側の端子は突起状を有
しているので密着はより容易となる。
体ウェーハ１と被試験半導体ウェーハ８の各端子はぴっ
たり重ね合わせられるように対称位置に配置されている
ので、簡易な調整動作により全端子を密着させることが
できる。試験用半導体ウェーハ１側の端子は突起状を有
しているので密着はより容易となる。
【０００９】この状態で被試験半導体ウェーハ８上の所
望の被試験チップ領域に同時に給電し、回路試験用信号
を出力し、かつ、その応答信号を取入れることができ
る。さらに、試験用半導体ウェーハ１上に試験信号ドラ
イバ１１と試験応答信号コンパレータ１２とが形成され
ているので、信号の遅延も少なく試験の高速化が図れる
という利点も有する。さらに、ウェーハどうしを合わせ
ればよいことから、位置合わせも１回で済み、この点で
も試験時間の短縮化が図れるという利点がある。
望の被試験チップ領域に同時に給電し、回路試験用信号
を出力し、かつ、その応答信号を取入れることができ
る。さらに、試験用半導体ウェーハ１上に試験信号ドラ
イバ１１と試験応答信号コンパレータ１２とが形成され
ているので、信号の遅延も少なく試験の高速化が図れる
という利点も有する。さらに、ウェーハどうしを合わせ
ればよいことから、位置合わせも１回で済み、この点で
も試験時間の短縮化が図れるという利点がある。
【００１０】
【実施例】図１に本発明の一実施例を示す。図１（Ａ）
は、シリコン基板上チップごとにドライバ／コンパレー
タを形成したチップテスト部２が複数設けられたウェー
ハ１がキャリヤ３に実装された状態を示している。各チ
ップテスト部２は被試験ウェーハの被試験チップ領域に
合わせたパッド配列になっており、かつ被試験チップ領
域の入出力に合わせたドライバ／コンパレータが配置さ
れている。被試験チップ領域への電源（以下ＶCCとい
う）供給は各チップテスト部２上に形成されたＶCC Ｏ
Ｎ／ＯＦＦ回路（図示せず）によって任意に供給され
る。さらに、ノイズ対策としてチップごとのＶCCライン
にコンデンサを形成する。図１（Ｂ）は、ドライバ１
１、コンパレータ１２を同時搭載したチップテスト部２
の詳細な構成を示している。
は、シリコン基板上チップごとにドライバ／コンパレー
タを形成したチップテスト部２が複数設けられたウェー
ハ１がキャリヤ３に実装された状態を示している。各チ
ップテスト部２は被試験ウェーハの被試験チップ領域に
合わせたパッド配列になっており、かつ被試験チップ領
域の入出力に合わせたドライバ／コンパレータが配置さ
れている。被試験チップ領域への電源（以下ＶCCとい
う）供給は各チップテスト部２上に形成されたＶCC Ｏ
Ｎ／ＯＦＦ回路（図示せず）によって任意に供給され
る。さらに、ノイズ対策としてチップごとのＶCCライン
にコンデンサを形成する。図１（Ｂ）は、ドライバ１
１、コンパレータ１２を同時搭載したチップテスト部２
の詳細な構成を示している。
【００１１】本実施例では、図１（Ａ）に示すように各
チップテスト部２は被試験チップ領域の入出力端子に対
応して、試験用信号入出力用のドライバ１１及びコンパ
レータ１２が配置されており、バンプパッド（２００μ
〜５００μ程度の突起状端子）１０を通して被試験チッ
プ領域とコンタクトされる。ＶCC、ドライバパターン、
Ｉ／Ｏパターン、期待パターン、ストローブ、各種電源
等は図３に示すＬＳＩテスタ１６よりテストケーブルを
通して供給される。キャリヤ３上に設けられたパットと
ウェーハ周辺に設けられたパッド間はボンディング６に
よって接続される。 また、あらかじめ各被試験チップ
領域ごとのＤＣパラメトリック試験を行い、その良否に
より各チップテスト部２ごとに搭載されているＶCC Ｏ
Ｎ／ＯＦＦ回路（図示せず）を動作させ、ＤＵＴ８のＤ
Ｃ良品チップのみＶCCを供給する。各被試験チップの領
域の良否判定は、コンパレータ１２からの期待パターン
とストローブにより判定され、その結果は、パターン比
較回路及びアドレスフェイルレジスタ１５に格納され
る。そのパターン比較回路及びアドレスフェイルレジス
タ１５より試験終了後、どの被試験チップ領域が不良と
なっているかを読み出し、そのデータに基づいて不良の
ものにマーキングを行う。
チップテスト部２は被試験チップ領域の入出力端子に対
応して、試験用信号入出力用のドライバ１１及びコンパ
レータ１２が配置されており、バンプパッド（２００μ
〜５００μ程度の突起状端子）１０を通して被試験チッ
プ領域とコンタクトされる。ＶCC、ドライバパターン、
Ｉ／Ｏパターン、期待パターン、ストローブ、各種電源
等は図３に示すＬＳＩテスタ１６よりテストケーブルを
通して供給される。キャリヤ３上に設けられたパットと
ウェーハ周辺に設けられたパッド間はボンディング６に
よって接続される。 また、あらかじめ各被試験チップ
領域ごとのＤＣパラメトリック試験を行い、その良否に
より各チップテスト部２ごとに搭載されているＶCC Ｏ
Ｎ／ＯＦＦ回路（図示せず）を動作させ、ＤＵＴ８のＤ
Ｃ良品チップのみＶCCを供給する。各被試験チップの領
域の良否判定は、コンパレータ１２からの期待パターン
とストローブにより判定され、その結果は、パターン比
較回路及びアドレスフェイルレジスタ１５に格納され
る。そのパターン比較回路及びアドレスフェイルレジス
タ１５より試験終了後、どの被試験チップ領域が不良と
なっているかを読み出し、そのデータに基づいて不良の
ものにマーキングを行う。
【００１２】図３は、本発明の一実施例を利用したチッ
プテストシステムの例を示した図である。上記実施例に
おいて、バンプパッドの材料としては金（Ａｕ）が一般
的であるが、タングステン、導電性ゴム等であってもよ
い。また、上記の実施例において、チップテスト部はウ
ェーハ上に形成されたが、これは、フィルム状の基板上
に形成されてもよい。
プテストシステムの例を示した図である。上記実施例に
おいて、バンプパッドの材料としては金（Ａｕ）が一般
的であるが、タングステン、導電性ゴム等であってもよ
い。また、上記の実施例において、チップテスト部はウ
ェーハ上に形成されたが、これは、フィルム状の基板上
に形成されてもよい。
【００１３】
【発明の効果】以上説明したように、本発明によれば、
被試験チップのパッド配置にかかわらず、被試験ウェー
ハ上の全チップ領域の同時測定が行え、また、チップテ
スト部上にドライバ、コンパレータも形成されているた
め、試験の高速化も可能となるという利点を有してい
る。また、位置合わせもウェーハどうしの位置合わせの
みで済み、この点でも試験時間の短縮化が図れるという
利点も有している。
被試験チップのパッド配置にかかわらず、被試験ウェー
ハ上の全チップ領域の同時測定が行え、また、チップテ
スト部上にドライバ、コンパレータも形成されているた
め、試験の高速化も可能となるという利点を有してい
る。また、位置合わせもウェーハどうしの位置合わせの
みで済み、この点でも試験時間の短縮化が図れるという
利点も有している。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示す図であり、図１
（Ａ）はテストヘッドの平面図、図１（Ｂ）はテストヘ
ッドの側面図である。
（Ａ）はテストヘッドの平面図、図１（Ｂ）はテストヘ
ッドの側面図である。
【図２】図１におけるチップテスト部の詳細な構成を示
す図である。
す図である。
【図３】本発明の一実施例を用いたチップテストシステ
ムの構成を示す図である。
ムの構成を示す図である。
【図４】従来のチップテストシステムの構成を示す図で
ある。
ある。
【図５】図４におけるプローブカードの詳細な構成を示
す図である。
す図である。
１…ウェーハ ２…チップテスト部 ３…キャリヤ ４…テストヘッド ５…外部端子 ６…ボンディング ７…ステージ ８…ＤＵＴ ９…スルーホール １０…バンプパッド １１…ドライバ １２…コンパレータ １３…ＶCC端子 １４…ＶSS端子 １５…パターン比較回路及びアドレスファイルレジスタ １６…ＬＳＩテスタ １７…コネクタ １８…荷重バネ １９…テストハッド（ドライバ／コンピュータ） ２０…パフォーマンスボード ２１…コンタクトボード ２２…フロッグリング ２３…プローブカード ２４…プローブ ２５…エポキシ基板
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/66 G01R 31/28
Claims (1)
- 【請求項１】 集積回路が形成された複数の被試験チッ
プ領域を有する被試験半導体ウェーハ（８）上の前記複
数の被試験チップ領域の信号入力端子及び信号出力端子
及び電源端子と各々対称な位置関係を有して配置され、
かつ突起状を有する試験信号出力端子（１０）及び試験
応答信号入力端子（１０）及び給電端子（１３）と、前
記試験信号出力端子（１０）に接続される試験信号ドラ
イバ（１１）と、前記試験応答信号入力端子（１０）に
接続される試験応答信号コンパレータ（１２）と、が形
成された複数のチップテスト部（１）を有する試験用半
導体ウェーハ（１）を備え、前記被試験半導体ウェーハ
（８）と前記試験用半導体ウェーハ（１）とを重ね合わ
せて前記試験信号出力端子（１０）と前記信号入力端
子、前記試験応答信号入力端子（１０）と前記信号出力
端子、及び前記給電端子（１３）と前記電源端子とを密
着させ、前記給電端子（１３）により前記被試験チップ
領域に電源を供給し、外部から前記試験信号ドライバ
（１１）に供給される回路試験用信号を前記試験信号出
力端子（１０）により前記被試験チップ領域に出力し、
かつ、前記試験応答信号入力端子（１０）から入力され
る前記被試験チップ領域からの前記回路試験用信号に対
応する応答信号を前記試験応答信号コンパレータ（１
２）により比較し、前記被試験チップ領域が正確に動作
するか否かを判断するための情報を外部出力するように
構成したことを特徴とする半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3005088A JP2919087B2 (ja) | 1991-01-21 | 1991-01-21 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3005088A JP2919087B2 (ja) | 1991-01-21 | 1991-01-21 | 半導体試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04236440A JPH04236440A (ja) | 1992-08-25 |
| JP2919087B2 true JP2919087B2 (ja) | 1999-07-12 |
Family
ID=11601642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3005088A Expired - Fee Related JP2919087B2 (ja) | 1991-01-21 | 1991-01-21 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2919087B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3290760B2 (ja) * | 1993-06-30 | 2002-06-10 | 川崎マイクロエレクトロニクス株式会社 | プローブテスト装置およびプローブテスト方法 |
| JP4111955B2 (ja) * | 2003-03-03 | 2008-07-02 | 富士通株式会社 | 半導体装置の試験装置 |
-
1991
- 1991-01-21 JP JP3005088A patent/JP2919087B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04236440A (ja) | 1992-08-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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