JP2768310B2 - 半導体ウェハ測定治具 - Google Patents
半導体ウェハ測定治具Info
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- JP2768310B2 JP2768310B2 JP7129772A JP12977295A JP2768310B2 JP 2768310 B2 JP2768310 B2 JP 2768310B2 JP 7129772 A JP7129772 A JP 7129772A JP 12977295 A JP12977295 A JP 12977295A JP 2768310 B2 JP2768310 B2 JP 2768310B2
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- Japan
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- semiconductor wafer
- test
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- substrate
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- Testing Of Individual Semiconductor Devices (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体ウェハの測定治
具に関し、特にＬＳＩテスタの機能の一部または全部を
具備したＬＳＩテストチップを基板に実装しコンタクト
フィルムを介して被測定ウェハと基板との電気的接続を
とりウェハの測定を行う測定治具に関する。
具に関し、特にＬＳＩテスタの機能の一部または全部を
具備したＬＳＩテストチップを基板に実装しコンタクト
フィルムを介して被測定ウェハと基板との電気的接続を
とりウェハの測定を行う測定治具に関する。
【０００２】
【従来の技術】従来の半導体ウェハの測定方法につい
て、例えばメモリテスタによるＤＲＡＭ半導体ウェハの
測定方法の例を以下に説明する。図４は、従来のウェハ
プローバを用いた検査装置の構成を説明するための図で
ある。
て、例えばメモリテスタによるＤＲＡＭ半導体ウェハの
測定方法の例を以下に説明する。図４は、従来のウェハ
プローバを用いた検査装置の構成を説明するための図で
ある。
【０００３】図４を参照して、検査装置は、ＸＹステー
ジ２５と、ＸＹステージ２５上に設置された被測定ウェ
ハ２３を固定する真空ウェハチャック２４と、被測定ウ
ェハ２３内のコンタクトパッドとの電気的接続をとる接
触針（プローブ針）２２を有するプローブカード２１
と、から成るウェハプローバ２０と、ケーブル２６を介
してウェハプローバ２０と接続されるメモリテスタ本体
２７とから構成されている。
ジ２５と、ＸＹステージ２５上に設置された被測定ウェ
ハ２３を固定する真空ウェハチャック２４と、被測定ウ
ェハ２３内のコンタクトパッドとの電気的接続をとる接
触針（プローブ針）２２を有するプローブカード２１
と、から成るウェハプローバ２０と、ケーブル２６を介
してウェハプローバ２０と接続されるメモリテスタ本体
２７とから構成されている。
【０００４】測定に必要な電源と信号はメモリテスタ本
体２７からケーブル２６、プローブカード２１を介して
被測定ウェハ２３に供給され、また被測定ウェハ２３の
出力信号はプローブカード２１、ケーブル２６を介して
メモリテスタ本体２７に読み込まれ、判定処理される。
体２７からケーブル２６、プローブカード２１を介して
被測定ウェハ２３に供給され、また被測定ウェハ２３の
出力信号はプローブカード２１、ケーブル２６を介して
メモリテスタ本体２７に読み込まれ、判定処理される。
【０００５】通常、一度にコンタクトできるピン数に制
限（メモリテスタ２７のピンエレクトロニクスカード数
等よる制限）があるため、高々８チップを並列測定し、
順次ＸＹステージ２５にて被測定ウェハ２３を移動させ
て測定を行っている。
限（メモリテスタ２７のピンエレクトロニクスカード数
等よる制限）があるため、高々８チップを並列測定し、
順次ＸＹステージ２５にて被測定ウェハ２３を移動させ
て測定を行っている。
【０００６】
【発明が解決しようとする課題】しかしながら、前記従
来のウェハプローバを用いた検査装置による測定は、一
度に並列測定できるチップ数に制限があり、ウェハ上の
全チップを測定するために要する時間が長大となるとい
う問題がある他、更にメモリテスタ本体までの配線距離
が長いため、高周波の検査はできないという問題があっ
た。
来のウェハプローバを用いた検査装置による測定は、一
度に並列測定できるチップ数に制限があり、ウェハ上の
全チップを測定するために要する時間が長大となるとい
う問題がある他、更にメモリテスタ本体までの配線距離
が長いため、高周波の検査はできないという問題があっ
た。
【０００７】従って、本発明は上記問題点を解消し、半
導体ウェハの高周波検査を多数同時に短時間でかつ低コ
ストで行う検査装置を提供することを目的とする。
導体ウェハの高周波検査を多数同時に短時間でかつ低コ
ストで行う検査装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、ＬＳＩテスタの機能の一部または全部を
具備し被測定半導体ウェハ上のチップの試験をそれぞれ
行う複数のＬＳＩテストチップと、前記複数のＬＳＩテ
ストチップを一面側に実装し、前記複数のＬＳＩテスト
チップの実装面と反対側の面に試験用のテストパッドを
有する基板と、前記基板と前記被測定半導体ウェハとの
間に挿入され、表裏面に形成されたバンプで前記基板の
テストパッドと前記被測定半導体ウェハのテストパッド
との接続を行うコンタクトフィルムと、を備え、前記Ｌ
ＳＩテストチップと前記被測定半導体ウェハとが近接し
た状態で電気的に接続されるように構成してなる、こと
を提供する。
め、本発明は、ＬＳＩテスタの機能の一部または全部を
具備し被測定半導体ウェハ上のチップの試験をそれぞれ
行う複数のＬＳＩテストチップと、前記複数のＬＳＩテ
ストチップを一面側に実装し、前記複数のＬＳＩテスト
チップの実装面と反対側の面に試験用のテストパッドを
有する基板と、前記基板と前記被測定半導体ウェハとの
間に挿入され、表裏面に形成されたバンプで前記基板の
テストパッドと前記被測定半導体ウェハのテストパッド
との接続を行うコンタクトフィルムと、を備え、前記Ｌ
ＳＩテストチップと前記被測定半導体ウェハとが近接し
た状態で電気的に接続されるように構成してなる、こと
を提供する。
【０００９】本発明においては、好ましくは、前記コン
タクトフィルムが、表面と裏面とでバンプの位置が異な
り、前記基板側のバンプは前記被測定半導体ウェハ側の
バンプの配列位置の内側に配置されることを特徴とす
る。
タクトフィルムが、表面と裏面とでバンプの位置が異な
り、前記基板側のバンプは前記被測定半導体ウェハ側の
バンプの配列位置の内側に配置されることを特徴とす
る。
【００１０】本発明においては、好ましくは、前記基板
が、内部配線により表裏面で対応コンタクトの位置が異
なるピッチ変換機能を有する多層基板で構成してもよ
い。
が、内部配線により表裏面で対応コンタクトの位置が異
なるピッチ変換機能を有する多層基板で構成してもよ
い。
【００１１】本発明においては、好ましくは、前記ＬＳ
Ｉテストチップが所定の端子に接続されたケーブルを介
してテスタと信号の授受を行なうことを特徴とする。
Ｉテストチップが所定の端子に接続されたケーブルを介
してテスタと信号の授受を行なうことを特徴とする。
【００１２】本発明においては、好ましくは、前記コン
タクトフィルムが、シリコンゴム等の弾性部材を基材と
して含むことを特徴とする。
タクトフィルムが、シリコンゴム等の弾性部材を基材と
して含むことを特徴とする。
【００１３】
【作用】本発明によれば、テスタ機能の一部または全部
を具備したＬＳＩテストチップを実装した基板と被測定
ウェハとを、高さのバラツキを吸収することができる弾
性材を基材としたコンタクトフィルムを介して電気的接
続をとる構成としたことにより、大面積のウェハに対し
て一度に多数のコンタクトを信頼性良く短いパスにて行
うことが可能とされ、高周波帯の検査を精度よく短持間
に行なうことができる。
を具備したＬＳＩテストチップを実装した基板と被測定
ウェハとを、高さのバラツキを吸収することができる弾
性材を基材としたコンタクトフィルムを介して電気的接
続をとる構成としたことにより、大面積のウェハに対し
て一度に多数のコンタクトを信頼性良く短いパスにて行
うことが可能とされ、高周波帯の検査を精度よく短持間
に行なうことができる。
【００１４】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。図１は、本発明の一実施例に係る半導体ウェハ
測定治具の構成を説明する図である。
明する。図１は、本発明の一実施例に係る半導体ウェハ
測定治具の構成を説明する図である。
【００１５】図１を参照して、半導体ウェハ測定治具１
は、多層基板２と、半導体ウェハの試験機能の一部また
は全部を具備し多層基板２の一端面側に実装された複数
のＬＳＩテストチップ３と、被測定ウェハ６と多層基板
２とをバンプ５、５′及び内部配線により接続するコン
タクトフィルム４と、から構成されている。
は、多層基板２と、半導体ウェハの試験機能の一部また
は全部を具備し多層基板２の一端面側に実装された複数
のＬＳＩテストチップ３と、被測定ウェハ６と多層基板
２とをバンプ５、５′及び内部配線により接続するコン
タクトフィルム４と、から構成されている。
【００１６】また、半導体ウェハ測定治具１は、ケーブ
ル９で外部簡易テスタ１０と接続され、外部簡易テスタ
１０より電源が供給されＩ／Ｏピンにより信号のやり取
りを行う。なお、ＬＳＩテストチップ３は、ＬＳＩテス
タの各種機能（目的に応じて、ドライバ及びコンパレー
タを含むピンエレクトロニクスカード機能、パターンメ
モリ、フォーマッタ回路、クロック生成回路、ＤＣ、Ａ
Ｃ測定回路群等）を集積化したものであり、本実施例で
は、治具に接続されるテスタは、高速多ピンの高性能の
ＬＳＩテスタ（メモリテスタ）に代わって、ピン数の少
ない比較的簡易な低価格のテスタ（すなわち外部簡易テ
スタ１０）が用いられる。そして、本実施例において
は、外部簡易テスタ１０はテスト情報（テストパター
ン、波形フォーマット、タイミング情報等）を予めＬＳ
Ｉテストチップ３に転送し、ＬＳＩテストチップ３は同
時に被測定ウェハ６上の複数の半導体チップに多層基板
２の配線とコンタクトフィルム４のバンプ５、５′を介
して信号を印加し、半導体チップからの応答出力信号は
ＬＳＩテストチップ３に入力され、例えば期待値と比較
され、テスト結果（パス／フェイル、あるいはフェイル
メモリ情報等）のみを外部簡易テスタ１０に通知するよ
うにしてもよい。
ル９で外部簡易テスタ１０と接続され、外部簡易テスタ
１０より電源が供給されＩ／Ｏピンにより信号のやり取
りを行う。なお、ＬＳＩテストチップ３は、ＬＳＩテス
タの各種機能（目的に応じて、ドライバ及びコンパレー
タを含むピンエレクトロニクスカード機能、パターンメ
モリ、フォーマッタ回路、クロック生成回路、ＤＣ、Ａ
Ｃ測定回路群等）を集積化したものであり、本実施例で
は、治具に接続されるテスタは、高速多ピンの高性能の
ＬＳＩテスタ（メモリテスタ）に代わって、ピン数の少
ない比較的簡易な低価格のテスタ（すなわち外部簡易テ
スタ１０）が用いられる。そして、本実施例において
は、外部簡易テスタ１０はテスト情報（テストパター
ン、波形フォーマット、タイミング情報等）を予めＬＳ
Ｉテストチップ３に転送し、ＬＳＩテストチップ３は同
時に被測定ウェハ６上の複数の半導体チップに多層基板
２の配線とコンタクトフィルム４のバンプ５、５′を介
して信号を印加し、半導体チップからの応答出力信号は
ＬＳＩテストチップ３に入力され、例えば期待値と比較
され、テスト結果（パス／フェイル、あるいはフェイル
メモリ情報等）のみを外部簡易テスタ１０に通知するよ
うにしてもよい。
【００１７】一方、被測定ウェハ６は、ＸＹステージ８
上に真空ウェハチャック７にて固定されており、ステー
ジを移動することで測定エリアの選択を行うことができ
る。
上に真空ウェハチャック７にて固定されており、ステー
ジを移動することで測定エリアの選択を行うことができ
る。
【００１８】図２は、本発明の一実施例におけるコンタ
クトフィルム４を説明する図（被測定ウェハ６側からみ
た平面図）である。
クトフィルム４を説明する図（被測定ウェハ６側からみ
た平面図）である。
【００１９】図２を参照して、被測定ウェハ６側のバン
プ５は、表層配線１１及び内部配線（不図示）により反
対面の多層基板２側に形成されたバンプ５′に接続され
ている。
プ５は、表層配線１１及び内部配線（不図示）により反
対面の多層基板２側に形成されたバンプ５′に接続され
ている。
【００２０】各バンプ５、５′はチップエリア１２内で
四辺上に配列され、かつ多層基板２側のバンプ配列を被
測定ウェハ６側のバンプ配列の内側としたことにより、
複数チップのマトリックス配列に対応した配列となって
いる。
四辺上に配列され、かつ多層基板２側のバンプ配列を被
測定ウェハ６側のバンプ配列の内側としたことにより、
複数チップのマトリックス配列に対応した配列となって
いる。
【００２１】図３は、図２に示したコンタクトフィルム
４の表層配線１１方向の断面形状を模式的に示したもの
である。
４の表層配線１１方向の断面形状を模式的に示したもの
である。
【００２２】図３を参照して、コンタクトフィルム４
は、弾性のあるシリコンゴム１３を基材とし、かつ表裏
のバンプの位置をずらしているため、弾性変形によりバ
ンプの高さを容易に調整できる。このため、被測定ウェ
ハ６に高さのバラツキが有った場合でも、バンプ５の沈
み込み（図３中破線で示す）により被測定ウェハ６の高
さのバラツキを吸収することができる。
は、弾性のあるシリコンゴム１３を基材とし、かつ表裏
のバンプの位置をずらしているため、弾性変形によりバ
ンプの高さを容易に調整できる。このため、被測定ウェ
ハ６に高さのバラツキが有った場合でも、バンプ５の沈
み込み（図３中破線で示す）により被測定ウェハ６の高
さのバラツキを吸収することができる。
【００２３】以上、本発明を上記実施例に即して説明し
たが、本発明は上記態様にのみ限定されるものでなく、
本発明の原理に準ずる各種態様を含むことは勿論であ
る。
たが、本発明は上記態様にのみ限定されるものでなく、
本発明の原理に準ずる各種態様を含むことは勿論であ
る。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
テスタ機能の一部または全部を具備したＬＳＩテストチ
ップを実装した基板と被測定ウェハとを、高さのバラツ
キを吸収することができる弾性材を基材としたコンタク
トフィルムを介してコンタクトすることにより、大面積
のウェハに対して一度に多数のコンタクトを信頼性良く
短い信号経路で行うことができ、高周波の検査を高精度
に、短時間且つ安価に行うことができる。そして、表現
できるという効果がある。特に、本発明（請求項２）に
よれば、コンタクトフィルムの表面と裏面でバンプの位
置をずらしたことにより、被測定ウェハに高さのバラツ
キが有った場合でも、バンプの沈み込みにより高さのバ
ラツキを吸収することができる。このため、大面積のウ
ェハにおけるテスト時のコンタクトを確実なものとし、
測定精度を保証すると共に並列テスト可能なチップ数を
増大する。特に本発明によれば高周波並列テストを高価
格な高性能テスタによらずに行なうことができ、テスト
時間の大幅な短縮とともにテストコストの大幅な削減を
達成する。
テスタ機能の一部または全部を具備したＬＳＩテストチ
ップを実装した基板と被測定ウェハとを、高さのバラツ
キを吸収することができる弾性材を基材としたコンタク
トフィルムを介してコンタクトすることにより、大面積
のウェハに対して一度に多数のコンタクトを信頼性良く
短い信号経路で行うことができ、高周波の検査を高精度
に、短時間且つ安価に行うことができる。そして、表現
できるという効果がある。特に、本発明（請求項２）に
よれば、コンタクトフィルムの表面と裏面でバンプの位
置をずらしたことにより、被測定ウェハに高さのバラツ
キが有った場合でも、バンプの沈み込みにより高さのバ
ラツキを吸収することができる。このため、大面積のウ
ェハにおけるテスト時のコンタクトを確実なものとし、
測定精度を保証すると共に並列テスト可能なチップ数を
増大する。特に本発明によれば高周波並列テストを高価
格な高性能テスタによらずに行なうことができ、テスト
時間の大幅な短縮とともにテストコストの大幅な削減を
達成する。
【図１】本発明の一実施例に係る半導体ウェハ測定治具
の構成を説明する図である。
の構成を説明する図である。
【図２】本発明請求項２記載のコンタクトフィルムを示
す平面図である。
す平面図である。
【図３】図２に示したコンタクトフィルムの表層配線方
向の断面図である。
向の断面図である。
【図４】従来のプローバによる測定方法を説明するため
の側面図である。
の側面図である。
１ 半導体ウェハ測定治具 ２ 多層基板 ３ ＬＳＩテストチップ ４ コンタクトフィルム ５、５′ バンプ ６、２３ 被測定ウェハ ７、２４ 真空ウェハチャック ８、２５ ＸＹステージ ９、２６ ケーブル １０ 外部簡易テスタ １１ 表層配線 １２ チップエリア １３ シリコンゴム ２０ ウェハプローバ ２１ プローブカード ２２ 接触針 ２７ メモリテスタ本体
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 1/06 - 1/073 H01L 21/66
Claims (4)
- 【請求項１】ＬＳＩテスタの機能の一部または全部を具
備し被測定半導体ウェハ上のチップの試験をそれぞれ行
う複数のＬＳＩテストチップと、 前記複数のＬＳＩテストチップを一面側に実装し、前記
複数のＬＳＩテストチップの実装面と反対側の面に試験
用のテストパッドを有する基板と、前記基板と前記被測定半導体ウェハとの間に挿入され、
表裏面に形成されたバンプで前記基板のテストパッドと
前記被測定半導体ウェハのテストパッドとの接続を行う
コンタクトフィルムと、 を備え、前記ＬＳＩテストチップと前記被測定半導体ウェハとが
近接した状態で電気的に接続される ように構成してな
る、ことを特徴とする半導体ウェハ測定治具。 - 【請求項２】前記コンタクトフィルムが、表面と裏面と
でバンプの位置が異なり、前記基板側のバンプは前記被
測定半導体ウェハ側のバンプの配列位置の内側に配置さ
れることを特徴とする請求項１記載の半導体ウェハ測定
治具。 - 【請求項３】前記基板が、内部配線により表裏面で対応
コンタクトの位置が異なるピッチ変換機能を有する多層
基板からなることを特徴とする請求項１記載の半導体ウ
ェハ測定治具。 - 【請求項４】ＬＳＩテスタの機能の一部または全部を具
備し各自が被測定半導体ウェハ上のチップの試験をそれ
ぞれ行う複数のＬＳＩテストチップと、 前記複数のＬＳＩテストチップを一面側に実装し、前記
複数のＬＳＩテストチップの実装面と反対側の面に試験
用のテストパッドを有し、内部配線により表裏面で対応
コンタクトの位置が異なるピッチ変換機能を有する多層
基板からなる基板と、 前記基板と前記被測定半導体ウェハとの間に挿入され、
表裏面に形成されたバンプにて、前記基板のテストパッ
ドと前記被測定半導体ウェハのテストパッドと の接続を
行い、且つ高さのバラツキを吸収することができる弾性
材を基材としたコンタクトフィルムであって、表面と裏
面とで前記バンプの位置が異なり、前記基板側のバンプ
は前記被測定半導体ウェハ側のバンプの配列位置の内側
に配置されたコンタクトフィルムと、 を備え、 前記ＬＳＩテストチップと前記被測定半導体ウェハと
が、前記基板及び前記コンタクトフィルムを介して電気
的に接続され、これにより前記被測定半導体ウェハの複
数チップの高周波での並列テストを可能とした、 ことを
特徴とする半導体ウェハ測定治具。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7129772A JP2768310B2 (ja) | 1995-04-28 | 1995-04-28 | 半導体ウェハ測定治具 |
| US08/637,603 US6133744A (en) | 1995-04-28 | 1996-04-25 | Apparatus for testing semiconductor wafer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7129772A JP2768310B2 (ja) | 1995-04-28 | 1995-04-28 | 半導体ウェハ測定治具 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08304459A JPH08304459A (ja) | 1996-11-22 |
| JP2768310B2 true JP2768310B2 (ja) | 1998-06-25 |
Family
ID=15017836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7129772A Expired - Lifetime JP2768310B2 (ja) | 1995-04-28 | 1995-04-28 | 半導体ウェハ測定治具 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2768310B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000036523A (ja) | 1998-07-17 | 2000-02-02 | Mitsubishi Electric Corp | マルチテスト回路を備える半導体ウェハおよびマルチテスト工程を含む半導体装置の製造方法 |
| JP2000180469A (ja) | 1998-12-18 | 2000-06-30 | Fujitsu Ltd | 半導体装置用コンタクタ及び半導体装置用コンタクタを用いた試験装置及び半導体装置用コンタクタを用いた試験方法及び半導体装置用コンタクタのクリーニング方法 |
| JP2001183416A (ja) | 1999-12-28 | 2001-07-06 | Mitsubishi Electric Corp | テスト方法及びそれに用いるソケット及び半導体装置 |
| JP2004233155A (ja) * | 2003-01-29 | 2004-08-19 | Fujitsu Ltd | プローブカードおよび半導体チップの検査方法 |
| CN114743893B (zh) * | 2022-06-13 | 2022-09-16 | 绍兴中芯集成电路制造股份有限公司 | 导电插塞的深度的监控方法、检测结构 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6116519A (ja) * | 1984-07-03 | 1986-01-24 | Fujitsu Ltd | 集積回路の試験方法 |
| JPS61179747U (ja) * | 1985-04-27 | 1986-11-10 |
-
1995
- 1995-04-28 JP JP7129772A patent/JP2768310B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08304459A (ja) | 1996-11-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980310 |