JP2004233155A - プローブカードおよび半導体チップの検査方法 - Google Patents
プローブカードおよび半導体チップの検査方法 Download PDFInfo
- Publication number
- JP2004233155A JP2004233155A JP2003020663A JP2003020663A JP2004233155A JP 2004233155 A JP2004233155 A JP 2004233155A JP 2003020663 A JP2003020663 A JP 2003020663A JP 2003020663 A JP2003020663 A JP 2003020663A JP 2004233155 A JP2004233155 A JP 2004233155A
- Authority
- JP
- Japan
- Prior art keywords
- wiring board
- probe
- probe card
- wiring
- semiconductor chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
【課題】プローブ針を高密度に形成することができるとともに、プローブ針の直近に高周波ノイズをカットするためのデカップリングキャパシタを配置したプローブカードを提供する。
【解決手段】検査対象の半導体ウエハまたはチップの電極にプローブ針を接触させて電子回路の電気的特性をテストするプローブカードにおいて、第一の配線板と、前記第一の配線板との間に間隙部を形成するように前記第一の配線板上に搭載された第二の配線板とを含み、前記第二の配線板上にプローブ針が取り付けられており、前記第二の配線板のプローブ針取り付け面とは反対側の前記間隙部において、前記第二の配線板に少なくともデカップリングキャパシタが搭載されていることを特徴とするプローブカード。
【選択図】 図１
【解決手段】検査対象の半導体ウエハまたはチップの電極にプローブ針を接触させて電子回路の電気的特性をテストするプローブカードにおいて、第一の配線板と、前記第一の配線板との間に間隙部を形成するように前記第一の配線板上に搭載された第二の配線板とを含み、前記第二の配線板上にプローブ針が取り付けられており、前記第二の配線板のプローブ針取り付け面とは反対側の前記間隙部において、前記第二の配線板に少なくともデカップリングキャパシタが搭載されていることを特徴とするプローブカード。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体チップの電気的特性を試験するプローブカードに関し、特に高速チップの試験に有効で低コストなプローブカードに関する。また、半導体チップがパッケージに実装された状態と近い状態で、ウエハ上の半導体素子の試験を可能とする半導体チップの検査方法に関する。
【０００２】
【従来の技術】
従来から、ウエハ上に多数形成された半導体装置のチップに対して、回路機能の電気的特性試験を行う場合には、かかる試験は、各チップに形成されている電極パッドにプローブ針を接触させ、そのプローブが配線引回しのためのプローブボードを介して試験装置に接続されて行われている。半導体チップ表面の電極にプローブ針を接触させ、この針を通して試験装置から信号の入出力を行うとともに、電源の供給を行い、針を順次移動させて電子回路の電気的特性をテストする。
【０００３】
特許文献１には、セラミック基板と、この基板上に形成された配線層とを備えたＩＣ検査用プローブカードが開示されており、この配線層の表面にある被検査ＩＣの入出力端子と接続する接続用パッドと、配線層またはセラミック基板の表面にある検査信号の入出力端子となるプローブパッドとが引き出し信号線により電気的に接続されている。このプローブカードでは、配線層またはセラミック基板上に終端用の薄膜抵抗または薄膜バイパスコンデンサを形成して、インピーダンス制御を行うとともに、電源ノイズを低減している。
【０００４】
特許文献２には、複数のプローブ針が裏面に取り付けられたプローブカードが開示されている。配線はプローブボードの表面に形成され、この配線にバイパスコンデンサや応答波形補正回路などの外付け回路を接続することで、外付け回路を半導体チップの直近に設置することを可能とし、測定精度を向上させている。
【０００５】
また、特許文献３には、プリント板上の一部にビルトアップ配線層を形成し、配線層の最表面にプローブ針を形成したプローブカードが開示されている。ビルトアップ工法によって微細な配線引回しが可能となり、プローブ針を高密度に形成することが可能となる。
【０００６】
特許文献４には、セラミックス基板上にプローブ針を形成した着脱可能なコンタクタをインターポーザを介してピンエレクトロニクスパッケージと接続し、これを配線基板上に搭載したプローブ装置が開示されている。ここで、ピンエレクトロニクス部分はドライバ、コンパレータ、ダイナミックロードなどを含み、消費電力が大きいため冷却手段が取り付けられている。
【０００７】
【特許文献１】
特開平６−１４００４８号公報（特許請求の範囲）
【特許文献２】
特開平７−１１１２８０号公報（特許請求の範囲）
【特許文献３】
特開２０００−３０４７７０公報（特許請求の範囲）
【特許文献４】
特開２００１−１０２４１８公報（特許請求の範囲）
【０００８】
【発明が解決しようとする課題】
本発明の第一の課題は、近年の多端子で高速な半導体チップの検査に要求される要件を満たすプローブカードを提供することである。具体的には、プローブ針を高密度に形成でき、しかも、プローブ針の直近に高周波ノイズをカットするためのデカップリングキャパシタを配置したプローブカードを実現することである。
周波数１ＧＨｚを超えるような高速の半導体のパッケージでは、半導体チップとキャパシタをビルトアップ基板の両側に実装する構造が実用化されており、この際、チップとキャパシタの間のインダクタンスを低減する目的で極力薄い、例えば１ｍｍ以下の、ビルトアップ基板が用いられる。さらには、究極の薄型ビルトアップ配線として、固定したＬＳＩチップ上にビルトアップ配線を形成する方式が提案され、ビルトアップ層を介してチップの対向面にデカップリングキャパシタが実装された構造が、日経マイクロデバイス ２００１年１２月号 ｐｐ．１７８に開示されている。上記のような高速半導体チップは直近にデカップリングキャパシタが実装されて始めて正常な高速動作が可能となるものである。従って、高速動作性能を検査するためには、実装後と同様の状態、すなわちチップ直近にデカップリングキャパシタが配置された状態で試験を行う必要がある。しかし、従来のプローブカードではこのような要求を満足できるものはなかった。例えば、ビルトアップ配線層の最表面にプローブ針を形成したプローブカードの場合、プローブ針を高密度に配置できるのでチップの多端子化に対応できる。ところが、ビルドアップ配線層の表面と、プローブ針を介した半導体ウエハとの隙間は僅か数ミリと狭いことから、デカップリングキャパシタを半導体チップの直近に配置しようとすると、特開平７−１１１２８０号公報にもあるようにプローブカードの裏面になってしまう。高速で端子数の多いチップを試験するためのプローブカードは、配線が複雑になることや、複数のプローブ針の先端位置を揃えるために剛性が必要なことから、３〜５ｍｍ程度の厚さのものが用いられる。したがって、デカップリングコンデンサをプローブカードの裏面に配置した場合、半導体チップとデカップリングキャパシタとは３〜５ｍｍ程度の厚さの配線基板を隔てた場所に配置されることになる。
【０００９】
本発明のもう一つの課題は、試験費用の低コスト化である。試験費用の低コスト化には、イニシャルコストとランニングコストの低減が挙げられる。イニシャルコストの低減は、プローブカード用配線基板の汎用化により実現されうる。従来のプローブカードの配線基板では、前述のように厚さ３〜５ｍｍの高剛性な高多層の配線基板が使用されているが、一般に非常に高価である。この高価な基板を半導体の一品種毎に作製する必要がある。例えば、ほとんど同じ機能のＬＳＩであっても電極位置が少し異なるだけで、別の配線基板が必要になる。ランニングコストの低減は、半導体チップの多数個同時測定による検査スループットの向上により実現されうる。
しかし、多数個同時測定を行う場合の問題点の一つは、広い面積に一括してプローブ針を接触させる必要があるため、配線基板とＳｉウエハとの熱膨張率差による針の接触位置がずれることである。プローブカードに用いられるガラスエポキシ配線基板の熱膨張率は大凡１８ｐｐｍ／℃であり、Ｓｉウエハの４ｐｐｍ／℃に比べ著しく大きいため、ＬＳＩの発熱等により針の接触位置がずれてしまう。例えばウエハ上の１００ｍｍ角の領域内の複数のチップを同時に測定し、温度変化が５０℃見込まれる場合、熱膨張差による位置ずれは最大で約１００μｍになる。これはＬＳＩ上の電極パッドサイズよりも大きな値であり、温度変化によってプローブ針がＬＳＩのパッドからはずれてしまうことを意味する。低熱膨張率な窒化アルミニウム製の多層配線基板を用いればこうした問題は回避できるが、基板自体が極めて高価である。
【００１０】
以上のとおり、本発明の第一の目的は、プローブ針を高密度に形成することができるとともに、プローブ針の直近に高周波ノイズをカットするためのデカップリングキャパシタを配置したプローブカードを提供することである。
【００１１】
また、本発明の第二の目的は、検査費用の低コスト化が可能な汎用性のあるプローブカードを提供することである。
【００１２】
さらに、本発明の第三の目的は、半導体チップがキャパシタとともに同一のパッケージに実装される場合の実装後に近い状態で、ウエハ上の半導体チップの試験を可能にする方法を提供することである。
【００１３】
【課題を解決するための手段】
上記の課題は、以下に記載される本発明による手段によって解決することができる。
すなわち、本発明の第一の態様によると、検査対象の半導体ウエハまたはチップの電極にプローブ針を接触させて電子回路の電気的特性をテストするプローブカードにおいて、第一の配線板と、前記第一の配線板との間に間隙部を形成するように前記第一の配線板上に搭載された第二の配線板とを含み、前記第二の配線板上にプローブ針が取り付けられており、前記第二の配線板のプローブ針取り付け面とは反対側の前記間隙部において、前記第二の配線板に少なくともデカップリングキャパシタが搭載されていることを特徴とするプローブカードが提供される。
このようなプローブカードでは、第一の配線板とは別個に第二の配線板を用いるので、第二の配線板を非常に薄くすることができ、したがって、第二の配線板を介してプローブ針の直近にデカップリングキャパシタを配置することができる。
【００１４】
本発明の第二の態様によると、検査対象の半導体ウエハまたはチップの電極にプローブ針を接触させて電子回路の電気的特性をテストするプローブカードにおいて、第一の配線板と、前記第一の配線板との間に間隙部を形成するように前記第一の配線板上に搭載された第二の配線板とを含み、前記第二の配線板上にプローブ針が取り付けられており、前記第二の配線板の熱膨張率と、検査対象の半導体ウエハまたはチップの熱膨張率との差が２ｐｐｍ／℃以下であることを特徴とするプローブカードが提供される。
このような構成であると、多数個の半導体チップをウエハ上で検査する場合に、第二の配線板の熱膨張率をウエハの熱膨張率と整合させることで、半導体チップの表面の電極とプローブ針の接触位置のずれを容易かつ低コストで防止することができる。
【００１５】
さらに、上記第一及び第二の態様において、第二の配線板のみの取り替えを可能にすれば、多品種の半導体ウエハまたはチップを検査することができ、プローブカードの汎用化が行え、コストの低減を図ることができる。また、配線板の破損時にも、破損した配線板のみを交換することで対応でき、コスト削減が行える。
【００１６】
本発明の第三の態様によると、キャパシタ部品を内蔵し、半導体チップとキャパシタのインピーダンスがＺｐである半導体パッケージに用いる半導体チップの電気的特性をパッケージング前にプローブカードを用いてテストする方法において、前記プローブカードは上記第一の態様のプローブカードであり、かつ、プローブ針と搭載されたデカップリングキャパシタとの間のインピーダンスが概略Ｚｐであることを特徴とする半導体チップの検査方法が提供される。
【００１７】
このような検査方法では、半導体チップとキャパシタを実装した構造に対応した、実装後の状態と近い状態で半導体チップの検査を行うことができる。
【００１８】
【発明の実施の形態】
上述のとおり、本発明のプローブカードは、第一の配線板上に第二の配線板を搭載して、第二の配線板上にプローブ針を有する構成である。このように、検査対象の半導体チップまたはウエハの電極と接するプローブ針を有する第二の配線板とは別個の第一の配線板が存在するので、第一の配線板は材質およびサイズ上の制約が実質的に低減されまたはなくなる。したがって、本発明に使用される第一の配線板は、特に限定されず、ガラスエポキシ多層配線板などの位置精度の比較的に低い基板であってよく、また、数ｍｍ程度の厚さを有してよい。但し、第一の配線板は第二の配線板と同様の材質から形成されてもよく、このような場合には、第一の配線板の熱膨張率と第二の配線板の熱膨張率との差により生じうる第二の配線板の反りを確実に防止することができる。
【００１９】
一方、第二の配線板としては、インナービアホールを有する配線層が形成された基板を用いることが望ましい。インナービア構造を採用することで、第一の配線の電極とプローブ針との間の複雑な配線引き回しを低コストで実現することができる。また、第二の配線板としては全体の厚さが１ｍｍ以下の基板を用いることが望ましい。このような厚さの第二の配線板の裏面（プローブ針取り付け面と反対側の面）にデカップンリングキャパシタを配置したプローブカードを用いることで、１ＧＨｚを超えるような高速半導体チップの検査時において発生する電源ノイズを低減することが可能となる。
なお、厚さ１ｍｍ以下のインナービアホールを有する第二の配線板としては、所謂ビルトアップ工法や、別々に形成した配線層を導電性接着剤などで一括積層するなどして製造した樹脂基板が利用できる。
【００２０】
ウエハ上で複数の高速半導体チップを同時測定する場合には、５０〜１００ｍｍ角程度の面積で厚さが１ｍｍ以下の第二の配線板を用いる必要がある。この場合、上述のとおり、半導体チップの電極とプローブ針の接触位置ずれを防止するためにウエハと第二の配線板との熱膨張率を近づける必要があり、好ましくは第二の配線板の熱膨張率はウエハの熱膨張率にほぼ等しい。具体的には、第二の配線板の熱膨張率と検査対象のウエハの熱膨張率との差は約２ｐｐｍ／℃以下であるのがよい。特定のウエハ上の半導体チップに対して、特定のプローブカードが用いられるが、Ｓｉウエハの場合には、その熱膨張率が約４ｐｐｍ／℃であるから、第二の配線板の熱膨張率は約４ｐｐｍ±２ｐｐｍ／℃であることが望まれる。このような低い熱膨張率の第二の配線板は、貫通配線を形成したカーボンファイバ含浸樹脂板またはインバー材からなるコア材の表面に配線層を形成することにより得られる。カーボンファイバ含浸樹脂板としては、カーボンファイバからなる織物の複数の層にエポキシ樹脂などの樹脂を含浸し、硬化することにより得られたものを用いることができる。一方、インバー材は、６４％Ｆｅ−３６％Ｎｉ合金であり、かかる合金の金属板がコア材として用いられる。
【００２１】
第一の配線板と第二の配線板との間には間隙部が存在し、第二の配線板の裏面にデカップリングキャパシタが搭載できるようになっている。第二の配線板の裏面に搭載されるデカップリングキャパシタとしては、シリコン基板上に、上部電極層と下部電極層との間に挟まれた誘電体層を有するキャパシタが使用できる。
デカップリングキャパシタの誘電体層を構成する誘導体は、Ｓｒ、Ｂａ、Ｐｂ、Ｚｒ、Ｂｉ、Ｔａ、Ｔｉ、ＭｇおよびＮｂからなる群より選ばれる少なくとも１種の元素を含む複合酸化物であることができる。また、上部電極および下部電極は、Ｐｔ、Ａｕ、Ｃｕ、Ｐｂ、Ｒｕ、Ｒｕ酸化物、Ｉｒ、Ｉｒ酸化物およびＣｒからなる群より選ばれる少なくとも１種の金属もしくは金属酸化物を含むことができる。
【００２２】
なお、第二の配線板の裏面には、デカップリングキャパシタだけでなくインダクタや抵抗などの受動部品を搭載できる。さらに、通常はＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）としてＬＳＩに組み込まれている試験回路の一部を取り出したＢＯＳＴ（Ｂｕｉｌｔ Ｏｕｔ Ｓｅｌｆ Ｔｅｓｔ）チップを搭載することもできる。
【００２３】
また、ウエハ上で複数の半導体チップを同時測定する場合に、複数のプローブ針が同時に複数のチップ上の電極に接する必要があるので、プローブ針の先端高さは一定になるようにすべきである。第一の配線板と第二の配線板の熱膨張率に差があると、第二の配線板に反りが生じ、プローブ針の先端高さが一定にならなくなることがある。このため、第二の配線板と第一の配線板との熱膨張率差に起因する第二の配線板の反りを抑える必要がある。このような観点から、上述のような貫通配線を形成したカーボンファイバ含浸樹脂板またはインバー材からなるコア材の表面に配線層を形成した第二の配線板では、コア材の曲げ弾性率が高いので、かかる第二の配線板は反りに対して耐性があり、有利である。また、第一の配線板と第二の配線板とをピン・グリッド・アレイによって接続することで反りを抑制することができる。ピンの部分で第一の配線基板と第二の配線板との熱膨張ひずみを吸収できるからである。ピンと対向側の電極とははんだ付けされていても良いが、若干の遊びを有するコネクタなどの着脱可能な接続手段によって接続されていると第一の配線板と第二の配線板との熱膨張差に起因する第二の配線板のひずみを低減できるのでさらに良い。
【００２４】
ここで、第二の配線板が着脱可能なコネクタによって接続されていることは、副次的に別の有用な効果をもたらす。すなわち、電極位置が少し異なるだけの別のＬＳＩをテストする場合、引き回しが若干異なる別の第二の配線板を作製し、第二の配線板だけを取り替えれば対応できるからである。このように、第二の配線板を用いることにより、検査対象の汎用化を図ることができる。
【００２５】
しかし、第二の配線板の交換だけでは対応できる範囲が十分でないことがある。このため、より広範囲なＬＳＩに対応するためには、ドライバやコンパレータなどのピンエレクトロニクスを交換可能に設置できるようにしておくことがさらに有用である。このことは、第一の配線板を挟んで第二の配線板の反対側に、着脱可能な接続手段によってピンエレクトロニクスを接続することで実現できる。特開２００１−１０２４１８公報にも、ピンエレクトロニクスを交換可能とする構造が開示されているが、この公報に開示されているピンエレクトロニクスモジュールはベアチップを収納したモジュールの両側に接続端子が形成され、さらにサイド部分に冷却ジャケットが取り付けられた、極めて特殊で高度な実装技術が要求される構造である。また、ベアチップは通常市販されていないため実施しにくいという問題がある。これに対し、本発明の構成では、市販されているパッケージングされた部品を回路基板上に実装した通常の構造のモジュールを採用することができる。ここで、コンパレータなどのＬＳＩ品種毎に異なる論理演算部にはＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）を用いれば専用チップを製造する必要がなく、また、論理構成を変更すれば別の品種にも対応できる。
【００２６】
本発明の検査方法では、上述のとおり、第二の配線板の裏面（プローブ針取り付け面と反対側の面）にデカップンリングキャパシタを配置したプローブカードを用いることで、１ＧＨｚを超えるような高速半導体の検査時において発生する電源ノイズを低減することが可能となる。ただし、検査対象となるＬＳＩとプローブカード側のデカップリングキャパシタとの間のインダクタンスは、低ければ低いほど良いというわけではない。電源ノイズはＬＳＩがパッケージングされて実際に使用される際にも発生するものであり、実使用状態で生じる程度のノイズに対してＬＳＩが安定に動作することを保証できることが望ましいからである。キャパシタ部品を内蔵し半導体チップとキャパシタ間のインピーダンスがＺｐである半導体パッケージに用いる半導体チップの検査をパッケージング前にプローブカードを用いてテストする場合、プローブ針と第二の配線板の裏面（プローブ針を搭載していない側の面）に搭載されたデカップリングキャパシタとの間のインピーダンス（キャパシタ自身の内部インピーダンスを含む）を概略Ｚｐとすることで、実装状態に近い状態での検査が可能になる。実用上、プローブ針と第二の配線板の裏面に搭載されたデカップリングキャパシタとの間のインピーダンスは、検査対象となる半導体チップとキャパシタとの間のインピーダンスＺｐに対して−５０％、＋１００％以内であることが好ましい。なお、半導体チップの検査はチップのダイシングの後であっても、または、ダイシング前のウエハの状態であっても実施可能である。
【００２７】
【実施例】
以下、本発明の実施例を、図面に基づいてさらに詳細に説明する。
図１は本発明の一実施例であるプローブカードを示す図である。図２は第二の配線板の構造を示す図であり、図３は本実施例で使用したデカップリングキャパシタの構造を示す図である。まず、本実施例のプローブカードの構成について説明する。
図１において、プローブカード１０は、ウエハチャック１１に載置された半導体チップまたはウエハ１２の電気的特性の試験を行うウエハプローバとして用いられる。プローブカード１０は、厚さ７ｍｍのガラスエポキシの多層配線基板（第一の配線板）１３上に、ピン・グリッド・アレイ端子１７を有する第二の配線板１４がはんだ付けされ、第二の配線板１４の上面にはプローブ針１５が植えられている。第二の配線板１４の裏側にはデカップリングキャパシタ１６が実装されている。
【００２８】
図２は第二の配線板１４の一実施例であるが、厚さ０．６ｍｍのコア層１８の両側に各４層のビルドアップ配線層２０が形成され、第二の配線板１４全体で厚さ１ｍｍとなっている。面積は４０ｍｍ角である。コア層１８は、カーボンファイバクロスにエポキシ樹脂を含浸させた厚さ０．５ｍｍの樹脂板１９の両側を０．０５ｍｍのエポキシ樹脂フィルムでラミネートした構造となっている。カーボンファイバは導電性であるため、ファイバ含浸樹脂板をドリル加工した後、ファイバ含浸樹脂板の両側に樹脂フィルムをラミネートし、樹脂フィルムの樹脂を加熱溶融してドリル孔を樹脂で充填・被覆しそして熱硬化した後に、一回り径の小さいドリルでラミネート樹脂に穴あけを行う。その後は通常のガラスエポキシコア材の場合と同様、スルーホールメッキ、穴埋めを行いコア層１８とする。ビルドアップ配線のサイズは２５μｍライン・アンド・スペースで、層間はインナービアで接続される。コア層１８の熱膨張率は１ｐｐｍ／℃、第二の配線板１４全体で４ｐｐｍ／℃である。
【００２９】
第二の配線板１４の上面には、露出させた電極上にプローブ針１５がはんだ付けされており、針１５の先端部はＬＳＩの電極に対して概略垂直に接触するように屈曲されている。第二の配線板１４にはＬＳＩ ９個分を同時に測定できるよう、９チップ分の針が植えられる。
【００３０】
第二の配線板１４の下面は、外周部が電極のグリッドアレイとなっており、各電極パッド上には長さ３ｍｍのピンが形成されている。ピンが形成されていない第二の配線板１４の内側領域には１５０μｍピッチの電極を有するデカップリングキャパシタ（薄膜キャパシタ）１６が９個、はんだバンプによって搭載されている。キャパシタ１６のサイズは５ｍｍ角で、容量は０．３μＦ、内部インピーダンスは２０ｐＨである。キャパシタは図３に示すように、Ｓｉ基板２１上に上部電極２２／誘導体層２３／下部電極２４（白金／誘電体（ＢａＳｔＴｉＯ３）／白金）を形成した構造であり、保護樹脂２５でコーティングした後、電極端子２６を形成している。
【００３１】
以上の第二の配線板の裏面にキャパシタを搭載するブローブカードは、単一の基板からなるボードの裏面にキャパシタを搭載する従来の構造に比べて、デカップリングキャパシタとプローブピンとの間のインダクタンスを、１／５〜１／１０に低減することができる。この結果、ＬＳＩチップを１ＧＨｚ以上で高速動作試験する場合においても、電源ノイズの発生を抑制でき、測定精度を向上させることができる。
【００３２】
図４は、本発明の別の実施例のプローブカードを示す図である。第二の配線板１５は図２と同じものである。第一の配線板１３上にはコネクタ２７がはんだ付けされており、コネクタ２７を介して第二の配線板１４が搭載されている。また、第一の配線板１３の裏側には、ピンエレクトロニクスモジュール２８が取り付けられている。ピンエレクトロニクスモジュール２８は、ドライバやＦＰＢＡ等のロジックＬＳＩパッケージ、電源部品、各種受動部品等が配線板１３上に搭載されたものである。配線板１３の裏側にはランドグリッドアレイ電極が形成されており、接触型可動ピンのポゴピンアレイ２９を介して接触によって配線板１３に接続されている。モジュール２８は配線板１３にネジ止めされており、容易に着脱できる。
【００３３】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００３４】
【発明の効果】
本発明のプローブカードによると、検査対象の半導体チップまたはウエハの電極と接するプローブ針を有する第二の配線板とは別個の第一の配線板が存在するので、第一の配線板は材質およびサイズ上の制約が実質的に低減されまたはなくなり、プローブカード全体としての製造コストの低減が図れ、または、破損時には、破損した配線板のみを取り替えることで対応できるので、メインテナンスコストも低減できる。
また、第二の配線板のみの取り替えを可能にすれば、多品種の半導体ウエハまたはチップの検査をすることができ、プローブカードの汎用化が可能である。
さらに、試験対象となるＬＳＩチップとプローブボード側のデカップリングキャパシタを近接して配置することができるので、チップとキャパシタの間のインダクタンスを低減でき、ＬＳＩチップの高速動作試験が可能となる。また、チップとキャパシタの間のインピーダンスを、実際のパッケージ実装状態に近い値に設定できるので、実使用状態における高速動作性能を試験することができる。さらに、多数のチップの同時測定が可能で、ＬＳＩの品種毎に作り替える部分も少なくできるので、試験コストの低減に寄与する。
【００３５】
（付記１）
検査対象の半導体ウエハまたはチップの電極にプローブ針を接触させて電子回路の電気的特性をテストするプローブカードにおいて、第一の配線板と、前記第一の配線板との間に間隙部を形成するように前記第一の配線板上に搭載された第二の配線板とを含み、前記第二の配線板上にプローブ針が取り付けられており、前記第二の配線板のプローブ針取り付け面とは反対側の前記間隙部において、前記第二の配線板に少なくともデカップリングキャパシタが搭載されていることを特徴とするプローブカード。
（付記２）
前記第二の配線板はインナービアホールを有する配線層が形成され、全体の厚さが１ｍｍ以下であることを特徴とする、付記１記載のプローブカード。
（付記３）
前記デカップリングキャパシタは、支持基板としてシリコン基板を用い、前記シリコン基板上において、上部電極および下部電極の間に挟まれた誘電体層を有する薄膜キャパシタであることを特徴とする、付記１または２記載のプローブカード。
（付記４）
前記デカップリングキャパシタの誘電体層を構成する誘導体は、Ｓｒ、Ｂａ、Ｐｂ、Ｚｒ、Ｂｉ、Ｔａ、Ｔｉ、ＭｇおよびＮｂからなる群より選ばれる少なくとも１種の元素を含む複合酸化物であることを特徴とする、付記３記載のプローブカード。
（付記５）
前記デカップリングキャパシタの上部電極および下部電極は、Ｐｔ、Ａｕ、Ｃｕ、Ｐｂ、Ｒｕ、Ｒｕ酸化物、Ｉｒ、Ｉｒ酸化物およびＣｒからなる群より選ばれる少なくとも１種の金属もしくは金属酸化物を含むことを特徴とする、付記３記載のプローブカード。
（付記６）
検査対象の半導体ウエハまたはチップの電極にプローブ針を接触させて電子回路の電気的特性をテストするプローブカードにおいて、第一の配線板と、前記第一の配線板との間に間隙部を形成するように前記第一の配線板上に搭載された第二の配線板とを含み、前記第二の配線板上にプローブ針が取り付けられており、前記第二の配線板の熱膨張率と、検査対象の半導体ウエハまたはチップの熱膨張率との差が２ｐｐｍ／℃以下であることを特徴とするプローブカード。
（付記７）
前記第二の配線板の熱膨張率は４±２ｐｐｍ／℃であることを特徴とする、付記６記載のプローブカード。
（付記８）
前記第二の配線板のプローブ針取り付け面とは反対側の面にある前記間隙部に少なくともデカップリングキャパシタが搭載されていることを特徴とする、付記６または７記載のプローブカード。
（付記９）
前記第二の配線板は貫通配線を形成したカーボンファイバ含浸樹脂板またはインバー材の表面に配線層を形成したものであることを特徴とする付記１〜８のいずれか１項記載のプローブカード。
（付記１０）
前記第一の配線板と前記第二の配線板とがピン・グリッド・アレイによって接続されていることを特徴とする、付記１〜９のいずれか１項記載のプローブカード。
（付記１１）
前記第一の配線板と前記第二の配線板とが着脱可能な接続手段によって接続されていることを特徴とする、付記１〜１０のいずれか１項記載のプローブカード。
（付記１２）
前記第一の配線板を挟んで前記第二の配線板の反対側に、着脱可能な接続手段によってピンエレクトロニクスが接続されていることを特徴とする、付記１〜１１のいずれか１記載のプローブカード。
（付記１３）
キャパシタ部品を内蔵し、半導体チップとキャパシタのインピーダンスがＺｐである半導体パッケージに用いる半導体チップの電気的特性をパッケージング前にプローブカードを用いてテストする方法において、前記プローブカードは付記１記載のプローブカードであり、かつ、プローブ針と搭載されたデカップリングキャパシタとの間のインピーダンスが概略Ｚｐであることを特徴とする半導体チップの検査方法。
（付記１４）
前記プローブ針と搭載されたデカップリングキャパシタとの間のインピーダンスは、検査対象となる半導体チップとキャパシタとの間のインピーダンスＺｐに対して−５０％、＋１００％以内であることを特徴とする、付記１３記載の半導体チップの検査方法。
（付記１５）
ダイシング前のウエハ状態で検査を行うことを特徴とする、付記１３または１４記載の半導体チップの検査方法。
【図面の簡単な説明】
【図１】本発明の一実施例であるプローブカードを示す図である。
【図２】第二の配線板の構造を示す図である。
【図３】デカップリングキャパシタの構造を示す図である。
【図４】本発明の別の実施例であるプローブカードを示す図である。
【符号の説明】
１０…プローブカード
１１…ウエハチャック
１２…半導体チップまたはウエハ
１３…第一の配線板
１４…第二の配線板
１５…プローブ針
１６…デカップリングキャパシタ
１７…ピン・グリッド・アレイ端子
１８…コア層
１９…カーボンファイバ含浸エポキシ樹脂板
２０…ビルドアップ配線層
２１…Ｓｉ基板
２２…上部電極
２３…誘導体層
２４…下部電極
２５…保護樹脂
２６…電極端子
２７…コネクタ
２８…ピンエレクトロニクスモジュール
２９…ポゴピンアレイ
【発明の属する技術分野】
本発明は、半導体チップの電気的特性を試験するプローブカードに関し、特に高速チップの試験に有効で低コストなプローブカードに関する。また、半導体チップがパッケージに実装された状態と近い状態で、ウエハ上の半導体素子の試験を可能とする半導体チップの検査方法に関する。
【０００２】
【従来の技術】
従来から、ウエハ上に多数形成された半導体装置のチップに対して、回路機能の電気的特性試験を行う場合には、かかる試験は、各チップに形成されている電極パッドにプローブ針を接触させ、そのプローブが配線引回しのためのプローブボードを介して試験装置に接続されて行われている。半導体チップ表面の電極にプローブ針を接触させ、この針を通して試験装置から信号の入出力を行うとともに、電源の供給を行い、針を順次移動させて電子回路の電気的特性をテストする。
【０００３】
特許文献１には、セラミック基板と、この基板上に形成された配線層とを備えたＩＣ検査用プローブカードが開示されており、この配線層の表面にある被検査ＩＣの入出力端子と接続する接続用パッドと、配線層またはセラミック基板の表面にある検査信号の入出力端子となるプローブパッドとが引き出し信号線により電気的に接続されている。このプローブカードでは、配線層またはセラミック基板上に終端用の薄膜抵抗または薄膜バイパスコンデンサを形成して、インピーダンス制御を行うとともに、電源ノイズを低減している。
【０００４】
特許文献２には、複数のプローブ針が裏面に取り付けられたプローブカードが開示されている。配線はプローブボードの表面に形成され、この配線にバイパスコンデンサや応答波形補正回路などの外付け回路を接続することで、外付け回路を半導体チップの直近に設置することを可能とし、測定精度を向上させている。
【０００５】
また、特許文献３には、プリント板上の一部にビルトアップ配線層を形成し、配線層の最表面にプローブ針を形成したプローブカードが開示されている。ビルトアップ工法によって微細な配線引回しが可能となり、プローブ針を高密度に形成することが可能となる。
【０００６】
特許文献４には、セラミックス基板上にプローブ針を形成した着脱可能なコンタクタをインターポーザを介してピンエレクトロニクスパッケージと接続し、これを配線基板上に搭載したプローブ装置が開示されている。ここで、ピンエレクトロニクス部分はドライバ、コンパレータ、ダイナミックロードなどを含み、消費電力が大きいため冷却手段が取り付けられている。
【０００７】
【特許文献１】
特開平６−１４００４８号公報（特許請求の範囲）
【特許文献２】
特開平７−１１１２８０号公報（特許請求の範囲）
【特許文献３】
特開２０００−３０４７７０公報（特許請求の範囲）
【特許文献４】
特開２００１−１０２４１８公報（特許請求の範囲）
【０００８】
【発明が解決しようとする課題】
本発明の第一の課題は、近年の多端子で高速な半導体チップの検査に要求される要件を満たすプローブカードを提供することである。具体的には、プローブ針を高密度に形成でき、しかも、プローブ針の直近に高周波ノイズをカットするためのデカップリングキャパシタを配置したプローブカードを実現することである。
周波数１ＧＨｚを超えるような高速の半導体のパッケージでは、半導体チップとキャパシタをビルトアップ基板の両側に実装する構造が実用化されており、この際、チップとキャパシタの間のインダクタンスを低減する目的で極力薄い、例えば１ｍｍ以下の、ビルトアップ基板が用いられる。さらには、究極の薄型ビルトアップ配線として、固定したＬＳＩチップ上にビルトアップ配線を形成する方式が提案され、ビルトアップ層を介してチップの対向面にデカップリングキャパシタが実装された構造が、日経マイクロデバイス ２００１年１２月号 ｐｐ．１７８に開示されている。上記のような高速半導体チップは直近にデカップリングキャパシタが実装されて始めて正常な高速動作が可能となるものである。従って、高速動作性能を検査するためには、実装後と同様の状態、すなわちチップ直近にデカップリングキャパシタが配置された状態で試験を行う必要がある。しかし、従来のプローブカードではこのような要求を満足できるものはなかった。例えば、ビルトアップ配線層の最表面にプローブ針を形成したプローブカードの場合、プローブ針を高密度に配置できるのでチップの多端子化に対応できる。ところが、ビルドアップ配線層の表面と、プローブ針を介した半導体ウエハとの隙間は僅か数ミリと狭いことから、デカップリングキャパシタを半導体チップの直近に配置しようとすると、特開平７−１１１２８０号公報にもあるようにプローブカードの裏面になってしまう。高速で端子数の多いチップを試験するためのプローブカードは、配線が複雑になることや、複数のプローブ針の先端位置を揃えるために剛性が必要なことから、３〜５ｍｍ程度の厚さのものが用いられる。したがって、デカップリングコンデンサをプローブカードの裏面に配置した場合、半導体チップとデカップリングキャパシタとは３〜５ｍｍ程度の厚さの配線基板を隔てた場所に配置されることになる。
【０００９】
本発明のもう一つの課題は、試験費用の低コスト化である。試験費用の低コスト化には、イニシャルコストとランニングコストの低減が挙げられる。イニシャルコストの低減は、プローブカード用配線基板の汎用化により実現されうる。従来のプローブカードの配線基板では、前述のように厚さ３〜５ｍｍの高剛性な高多層の配線基板が使用されているが、一般に非常に高価である。この高価な基板を半導体の一品種毎に作製する必要がある。例えば、ほとんど同じ機能のＬＳＩであっても電極位置が少し異なるだけで、別の配線基板が必要になる。ランニングコストの低減は、半導体チップの多数個同時測定による検査スループットの向上により実現されうる。
しかし、多数個同時測定を行う場合の問題点の一つは、広い面積に一括してプローブ針を接触させる必要があるため、配線基板とＳｉウエハとの熱膨張率差による針の接触位置がずれることである。プローブカードに用いられるガラスエポキシ配線基板の熱膨張率は大凡１８ｐｐｍ／℃であり、Ｓｉウエハの４ｐｐｍ／℃に比べ著しく大きいため、ＬＳＩの発熱等により針の接触位置がずれてしまう。例えばウエハ上の１００ｍｍ角の領域内の複数のチップを同時に測定し、温度変化が５０℃見込まれる場合、熱膨張差による位置ずれは最大で約１００μｍになる。これはＬＳＩ上の電極パッドサイズよりも大きな値であり、温度変化によってプローブ針がＬＳＩのパッドからはずれてしまうことを意味する。低熱膨張率な窒化アルミニウム製の多層配線基板を用いればこうした問題は回避できるが、基板自体が極めて高価である。
【００１０】
以上のとおり、本発明の第一の目的は、プローブ針を高密度に形成することができるとともに、プローブ針の直近に高周波ノイズをカットするためのデカップリングキャパシタを配置したプローブカードを提供することである。
【００１１】
また、本発明の第二の目的は、検査費用の低コスト化が可能な汎用性のあるプローブカードを提供することである。
【００１２】
さらに、本発明の第三の目的は、半導体チップがキャパシタとともに同一のパッケージに実装される場合の実装後に近い状態で、ウエハ上の半導体チップの試験を可能にする方法を提供することである。
【００１３】
【課題を解決するための手段】
上記の課題は、以下に記載される本発明による手段によって解決することができる。
すなわち、本発明の第一の態様によると、検査対象の半導体ウエハまたはチップの電極にプローブ針を接触させて電子回路の電気的特性をテストするプローブカードにおいて、第一の配線板と、前記第一の配線板との間に間隙部を形成するように前記第一の配線板上に搭載された第二の配線板とを含み、前記第二の配線板上にプローブ針が取り付けられており、前記第二の配線板のプローブ針取り付け面とは反対側の前記間隙部において、前記第二の配線板に少なくともデカップリングキャパシタが搭載されていることを特徴とするプローブカードが提供される。
このようなプローブカードでは、第一の配線板とは別個に第二の配線板を用いるので、第二の配線板を非常に薄くすることができ、したがって、第二の配線板を介してプローブ針の直近にデカップリングキャパシタを配置することができる。
【００１４】
本発明の第二の態様によると、検査対象の半導体ウエハまたはチップの電極にプローブ針を接触させて電子回路の電気的特性をテストするプローブカードにおいて、第一の配線板と、前記第一の配線板との間に間隙部を形成するように前記第一の配線板上に搭載された第二の配線板とを含み、前記第二の配線板上にプローブ針が取り付けられており、前記第二の配線板の熱膨張率と、検査対象の半導体ウエハまたはチップの熱膨張率との差が２ｐｐｍ／℃以下であることを特徴とするプローブカードが提供される。
このような構成であると、多数個の半導体チップをウエハ上で検査する場合に、第二の配線板の熱膨張率をウエハの熱膨張率と整合させることで、半導体チップの表面の電極とプローブ針の接触位置のずれを容易かつ低コストで防止することができる。
【００１５】
さらに、上記第一及び第二の態様において、第二の配線板のみの取り替えを可能にすれば、多品種の半導体ウエハまたはチップを検査することができ、プローブカードの汎用化が行え、コストの低減を図ることができる。また、配線板の破損時にも、破損した配線板のみを交換することで対応でき、コスト削減が行える。
【００１６】
本発明の第三の態様によると、キャパシタ部品を内蔵し、半導体チップとキャパシタのインピーダンスがＺｐである半導体パッケージに用いる半導体チップの電気的特性をパッケージング前にプローブカードを用いてテストする方法において、前記プローブカードは上記第一の態様のプローブカードであり、かつ、プローブ針と搭載されたデカップリングキャパシタとの間のインピーダンスが概略Ｚｐであることを特徴とする半導体チップの検査方法が提供される。
【００１７】
このような検査方法では、半導体チップとキャパシタを実装した構造に対応した、実装後の状態と近い状態で半導体チップの検査を行うことができる。
【００１８】
【発明の実施の形態】
上述のとおり、本発明のプローブカードは、第一の配線板上に第二の配線板を搭載して、第二の配線板上にプローブ針を有する構成である。このように、検査対象の半導体チップまたはウエハの電極と接するプローブ針を有する第二の配線板とは別個の第一の配線板が存在するので、第一の配線板は材質およびサイズ上の制約が実質的に低減されまたはなくなる。したがって、本発明に使用される第一の配線板は、特に限定されず、ガラスエポキシ多層配線板などの位置精度の比較的に低い基板であってよく、また、数ｍｍ程度の厚さを有してよい。但し、第一の配線板は第二の配線板と同様の材質から形成されてもよく、このような場合には、第一の配線板の熱膨張率と第二の配線板の熱膨張率との差により生じうる第二の配線板の反りを確実に防止することができる。
【００１９】
一方、第二の配線板としては、インナービアホールを有する配線層が形成された基板を用いることが望ましい。インナービア構造を採用することで、第一の配線の電極とプローブ針との間の複雑な配線引き回しを低コストで実現することができる。また、第二の配線板としては全体の厚さが１ｍｍ以下の基板を用いることが望ましい。このような厚さの第二の配線板の裏面（プローブ針取り付け面と反対側の面）にデカップンリングキャパシタを配置したプローブカードを用いることで、１ＧＨｚを超えるような高速半導体チップの検査時において発生する電源ノイズを低減することが可能となる。
なお、厚さ１ｍｍ以下のインナービアホールを有する第二の配線板としては、所謂ビルトアップ工法や、別々に形成した配線層を導電性接着剤などで一括積層するなどして製造した樹脂基板が利用できる。
【００２０】
ウエハ上で複数の高速半導体チップを同時測定する場合には、５０〜１００ｍｍ角程度の面積で厚さが１ｍｍ以下の第二の配線板を用いる必要がある。この場合、上述のとおり、半導体チップの電極とプローブ針の接触位置ずれを防止するためにウエハと第二の配線板との熱膨張率を近づける必要があり、好ましくは第二の配線板の熱膨張率はウエハの熱膨張率にほぼ等しい。具体的には、第二の配線板の熱膨張率と検査対象のウエハの熱膨張率との差は約２ｐｐｍ／℃以下であるのがよい。特定のウエハ上の半導体チップに対して、特定のプローブカードが用いられるが、Ｓｉウエハの場合には、その熱膨張率が約４ｐｐｍ／℃であるから、第二の配線板の熱膨張率は約４ｐｐｍ±２ｐｐｍ／℃であることが望まれる。このような低い熱膨張率の第二の配線板は、貫通配線を形成したカーボンファイバ含浸樹脂板またはインバー材からなるコア材の表面に配線層を形成することにより得られる。カーボンファイバ含浸樹脂板としては、カーボンファイバからなる織物の複数の層にエポキシ樹脂などの樹脂を含浸し、硬化することにより得られたものを用いることができる。一方、インバー材は、６４％Ｆｅ−３６％Ｎｉ合金であり、かかる合金の金属板がコア材として用いられる。
【００２１】
第一の配線板と第二の配線板との間には間隙部が存在し、第二の配線板の裏面にデカップリングキャパシタが搭載できるようになっている。第二の配線板の裏面に搭載されるデカップリングキャパシタとしては、シリコン基板上に、上部電極層と下部電極層との間に挟まれた誘電体層を有するキャパシタが使用できる。
デカップリングキャパシタの誘電体層を構成する誘導体は、Ｓｒ、Ｂａ、Ｐｂ、Ｚｒ、Ｂｉ、Ｔａ、Ｔｉ、ＭｇおよびＮｂからなる群より選ばれる少なくとも１種の元素を含む複合酸化物であることができる。また、上部電極および下部電極は、Ｐｔ、Ａｕ、Ｃｕ、Ｐｂ、Ｒｕ、Ｒｕ酸化物、Ｉｒ、Ｉｒ酸化物およびＣｒからなる群より選ばれる少なくとも１種の金属もしくは金属酸化物を含むことができる。
【００２２】
なお、第二の配線板の裏面には、デカップリングキャパシタだけでなくインダクタや抵抗などの受動部品を搭載できる。さらに、通常はＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）としてＬＳＩに組み込まれている試験回路の一部を取り出したＢＯＳＴ（Ｂｕｉｌｔ Ｏｕｔ Ｓｅｌｆ Ｔｅｓｔ）チップを搭載することもできる。
【００２３】
また、ウエハ上で複数の半導体チップを同時測定する場合に、複数のプローブ針が同時に複数のチップ上の電極に接する必要があるので、プローブ針の先端高さは一定になるようにすべきである。第一の配線板と第二の配線板の熱膨張率に差があると、第二の配線板に反りが生じ、プローブ針の先端高さが一定にならなくなることがある。このため、第二の配線板と第一の配線板との熱膨張率差に起因する第二の配線板の反りを抑える必要がある。このような観点から、上述のような貫通配線を形成したカーボンファイバ含浸樹脂板またはインバー材からなるコア材の表面に配線層を形成した第二の配線板では、コア材の曲げ弾性率が高いので、かかる第二の配線板は反りに対して耐性があり、有利である。また、第一の配線板と第二の配線板とをピン・グリッド・アレイによって接続することで反りを抑制することができる。ピンの部分で第一の配線基板と第二の配線板との熱膨張ひずみを吸収できるからである。ピンと対向側の電極とははんだ付けされていても良いが、若干の遊びを有するコネクタなどの着脱可能な接続手段によって接続されていると第一の配線板と第二の配線板との熱膨張差に起因する第二の配線板のひずみを低減できるのでさらに良い。
【００２４】
ここで、第二の配線板が着脱可能なコネクタによって接続されていることは、副次的に別の有用な効果をもたらす。すなわち、電極位置が少し異なるだけの別のＬＳＩをテストする場合、引き回しが若干異なる別の第二の配線板を作製し、第二の配線板だけを取り替えれば対応できるからである。このように、第二の配線板を用いることにより、検査対象の汎用化を図ることができる。
【００２５】
しかし、第二の配線板の交換だけでは対応できる範囲が十分でないことがある。このため、より広範囲なＬＳＩに対応するためには、ドライバやコンパレータなどのピンエレクトロニクスを交換可能に設置できるようにしておくことがさらに有用である。このことは、第一の配線板を挟んで第二の配線板の反対側に、着脱可能な接続手段によってピンエレクトロニクスを接続することで実現できる。特開２００１−１０２４１８公報にも、ピンエレクトロニクスを交換可能とする構造が開示されているが、この公報に開示されているピンエレクトロニクスモジュールはベアチップを収納したモジュールの両側に接続端子が形成され、さらにサイド部分に冷却ジャケットが取り付けられた、極めて特殊で高度な実装技術が要求される構造である。また、ベアチップは通常市販されていないため実施しにくいという問題がある。これに対し、本発明の構成では、市販されているパッケージングされた部品を回路基板上に実装した通常の構造のモジュールを採用することができる。ここで、コンパレータなどのＬＳＩ品種毎に異なる論理演算部にはＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）を用いれば専用チップを製造する必要がなく、また、論理構成を変更すれば別の品種にも対応できる。
【００２６】
本発明の検査方法では、上述のとおり、第二の配線板の裏面（プローブ針取り付け面と反対側の面）にデカップンリングキャパシタを配置したプローブカードを用いることで、１ＧＨｚを超えるような高速半導体の検査時において発生する電源ノイズを低減することが可能となる。ただし、検査対象となるＬＳＩとプローブカード側のデカップリングキャパシタとの間のインダクタンスは、低ければ低いほど良いというわけではない。電源ノイズはＬＳＩがパッケージングされて実際に使用される際にも発生するものであり、実使用状態で生じる程度のノイズに対してＬＳＩが安定に動作することを保証できることが望ましいからである。キャパシタ部品を内蔵し半導体チップとキャパシタ間のインピーダンスがＺｐである半導体パッケージに用いる半導体チップの検査をパッケージング前にプローブカードを用いてテストする場合、プローブ針と第二の配線板の裏面（プローブ針を搭載していない側の面）に搭載されたデカップリングキャパシタとの間のインピーダンス（キャパシタ自身の内部インピーダンスを含む）を概略Ｚｐとすることで、実装状態に近い状態での検査が可能になる。実用上、プローブ針と第二の配線板の裏面に搭載されたデカップリングキャパシタとの間のインピーダンスは、検査対象となる半導体チップとキャパシタとの間のインピーダンスＺｐに対して−５０％、＋１００％以内であることが好ましい。なお、半導体チップの検査はチップのダイシングの後であっても、または、ダイシング前のウエハの状態であっても実施可能である。
【００２７】
【実施例】
以下、本発明の実施例を、図面に基づいてさらに詳細に説明する。
図１は本発明の一実施例であるプローブカードを示す図である。図２は第二の配線板の構造を示す図であり、図３は本実施例で使用したデカップリングキャパシタの構造を示す図である。まず、本実施例のプローブカードの構成について説明する。
図１において、プローブカード１０は、ウエハチャック１１に載置された半導体チップまたはウエハ１２の電気的特性の試験を行うウエハプローバとして用いられる。プローブカード１０は、厚さ７ｍｍのガラスエポキシの多層配線基板（第一の配線板）１３上に、ピン・グリッド・アレイ端子１７を有する第二の配線板１４がはんだ付けされ、第二の配線板１４の上面にはプローブ針１５が植えられている。第二の配線板１４の裏側にはデカップリングキャパシタ１６が実装されている。
【００２８】
図２は第二の配線板１４の一実施例であるが、厚さ０．６ｍｍのコア層１８の両側に各４層のビルドアップ配線層２０が形成され、第二の配線板１４全体で厚さ１ｍｍとなっている。面積は４０ｍｍ角である。コア層１８は、カーボンファイバクロスにエポキシ樹脂を含浸させた厚さ０．５ｍｍの樹脂板１９の両側を０．０５ｍｍのエポキシ樹脂フィルムでラミネートした構造となっている。カーボンファイバは導電性であるため、ファイバ含浸樹脂板をドリル加工した後、ファイバ含浸樹脂板の両側に樹脂フィルムをラミネートし、樹脂フィルムの樹脂を加熱溶融してドリル孔を樹脂で充填・被覆しそして熱硬化した後に、一回り径の小さいドリルでラミネート樹脂に穴あけを行う。その後は通常のガラスエポキシコア材の場合と同様、スルーホールメッキ、穴埋めを行いコア層１８とする。ビルドアップ配線のサイズは２５μｍライン・アンド・スペースで、層間はインナービアで接続される。コア層１８の熱膨張率は１ｐｐｍ／℃、第二の配線板１４全体で４ｐｐｍ／℃である。
【００２９】
第二の配線板１４の上面には、露出させた電極上にプローブ針１５がはんだ付けされており、針１５の先端部はＬＳＩの電極に対して概略垂直に接触するように屈曲されている。第二の配線板１４にはＬＳＩ ９個分を同時に測定できるよう、９チップ分の針が植えられる。
【００３０】
第二の配線板１４の下面は、外周部が電極のグリッドアレイとなっており、各電極パッド上には長さ３ｍｍのピンが形成されている。ピンが形成されていない第二の配線板１４の内側領域には１５０μｍピッチの電極を有するデカップリングキャパシタ（薄膜キャパシタ）１６が９個、はんだバンプによって搭載されている。キャパシタ１６のサイズは５ｍｍ角で、容量は０．３μＦ、内部インピーダンスは２０ｐＨである。キャパシタは図３に示すように、Ｓｉ基板２１上に上部電極２２／誘導体層２３／下部電極２４（白金／誘電体（ＢａＳｔＴｉＯ３）／白金）を形成した構造であり、保護樹脂２５でコーティングした後、電極端子２６を形成している。
【００３１】
以上の第二の配線板の裏面にキャパシタを搭載するブローブカードは、単一の基板からなるボードの裏面にキャパシタを搭載する従来の構造に比べて、デカップリングキャパシタとプローブピンとの間のインダクタンスを、１／５〜１／１０に低減することができる。この結果、ＬＳＩチップを１ＧＨｚ以上で高速動作試験する場合においても、電源ノイズの発生を抑制でき、測定精度を向上させることができる。
【００３２】
図４は、本発明の別の実施例のプローブカードを示す図である。第二の配線板１５は図２と同じものである。第一の配線板１３上にはコネクタ２７がはんだ付けされており、コネクタ２７を介して第二の配線板１４が搭載されている。また、第一の配線板１３の裏側には、ピンエレクトロニクスモジュール２８が取り付けられている。ピンエレクトロニクスモジュール２８は、ドライバやＦＰＢＡ等のロジックＬＳＩパッケージ、電源部品、各種受動部品等が配線板１３上に搭載されたものである。配線板１３の裏側にはランドグリッドアレイ電極が形成されており、接触型可動ピンのポゴピンアレイ２９を介して接触によって配線板１３に接続されている。モジュール２８は配線板１３にネジ止めされており、容易に着脱できる。
【００３３】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００３４】
【発明の効果】
本発明のプローブカードによると、検査対象の半導体チップまたはウエハの電極と接するプローブ針を有する第二の配線板とは別個の第一の配線板が存在するので、第一の配線板は材質およびサイズ上の制約が実質的に低減されまたはなくなり、プローブカード全体としての製造コストの低減が図れ、または、破損時には、破損した配線板のみを取り替えることで対応できるので、メインテナンスコストも低減できる。
また、第二の配線板のみの取り替えを可能にすれば、多品種の半導体ウエハまたはチップの検査をすることができ、プローブカードの汎用化が可能である。
さらに、試験対象となるＬＳＩチップとプローブボード側のデカップリングキャパシタを近接して配置することができるので、チップとキャパシタの間のインダクタンスを低減でき、ＬＳＩチップの高速動作試験が可能となる。また、チップとキャパシタの間のインピーダンスを、実際のパッケージ実装状態に近い値に設定できるので、実使用状態における高速動作性能を試験することができる。さらに、多数のチップの同時測定が可能で、ＬＳＩの品種毎に作り替える部分も少なくできるので、試験コストの低減に寄与する。
【００３５】
（付記１）
検査対象の半導体ウエハまたはチップの電極にプローブ針を接触させて電子回路の電気的特性をテストするプローブカードにおいて、第一の配線板と、前記第一の配線板との間に間隙部を形成するように前記第一の配線板上に搭載された第二の配線板とを含み、前記第二の配線板上にプローブ針が取り付けられており、前記第二の配線板のプローブ針取り付け面とは反対側の前記間隙部において、前記第二の配線板に少なくともデカップリングキャパシタが搭載されていることを特徴とするプローブカード。
（付記２）
前記第二の配線板はインナービアホールを有する配線層が形成され、全体の厚さが１ｍｍ以下であることを特徴とする、付記１記載のプローブカード。
（付記３）
前記デカップリングキャパシタは、支持基板としてシリコン基板を用い、前記シリコン基板上において、上部電極および下部電極の間に挟まれた誘電体層を有する薄膜キャパシタであることを特徴とする、付記１または２記載のプローブカード。
（付記４）
前記デカップリングキャパシタの誘電体層を構成する誘導体は、Ｓｒ、Ｂａ、Ｐｂ、Ｚｒ、Ｂｉ、Ｔａ、Ｔｉ、ＭｇおよびＮｂからなる群より選ばれる少なくとも１種の元素を含む複合酸化物であることを特徴とする、付記３記載のプローブカード。
（付記５）
前記デカップリングキャパシタの上部電極および下部電極は、Ｐｔ、Ａｕ、Ｃｕ、Ｐｂ、Ｒｕ、Ｒｕ酸化物、Ｉｒ、Ｉｒ酸化物およびＣｒからなる群より選ばれる少なくとも１種の金属もしくは金属酸化物を含むことを特徴とする、付記３記載のプローブカード。
（付記６）
検査対象の半導体ウエハまたはチップの電極にプローブ針を接触させて電子回路の電気的特性をテストするプローブカードにおいて、第一の配線板と、前記第一の配線板との間に間隙部を形成するように前記第一の配線板上に搭載された第二の配線板とを含み、前記第二の配線板上にプローブ針が取り付けられており、前記第二の配線板の熱膨張率と、検査対象の半導体ウエハまたはチップの熱膨張率との差が２ｐｐｍ／℃以下であることを特徴とするプローブカード。
（付記７）
前記第二の配線板の熱膨張率は４±２ｐｐｍ／℃であることを特徴とする、付記６記載のプローブカード。
（付記８）
前記第二の配線板のプローブ針取り付け面とは反対側の面にある前記間隙部に少なくともデカップリングキャパシタが搭載されていることを特徴とする、付記６または７記載のプローブカード。
（付記９）
前記第二の配線板は貫通配線を形成したカーボンファイバ含浸樹脂板またはインバー材の表面に配線層を形成したものであることを特徴とする付記１〜８のいずれか１項記載のプローブカード。
（付記１０）
前記第一の配線板と前記第二の配線板とがピン・グリッド・アレイによって接続されていることを特徴とする、付記１〜９のいずれか１項記載のプローブカード。
（付記１１）
前記第一の配線板と前記第二の配線板とが着脱可能な接続手段によって接続されていることを特徴とする、付記１〜１０のいずれか１項記載のプローブカード。
（付記１２）
前記第一の配線板を挟んで前記第二の配線板の反対側に、着脱可能な接続手段によってピンエレクトロニクスが接続されていることを特徴とする、付記１〜１１のいずれか１記載のプローブカード。
（付記１３）
キャパシタ部品を内蔵し、半導体チップとキャパシタのインピーダンスがＺｐである半導体パッケージに用いる半導体チップの電気的特性をパッケージング前にプローブカードを用いてテストする方法において、前記プローブカードは付記１記載のプローブカードであり、かつ、プローブ針と搭載されたデカップリングキャパシタとの間のインピーダンスが概略Ｚｐであることを特徴とする半導体チップの検査方法。
（付記１４）
前記プローブ針と搭載されたデカップリングキャパシタとの間のインピーダンスは、検査対象となる半導体チップとキャパシタとの間のインピーダンスＺｐに対して−５０％、＋１００％以内であることを特徴とする、付記１３記載の半導体チップの検査方法。
（付記１５）
ダイシング前のウエハ状態で検査を行うことを特徴とする、付記１３または１４記載の半導体チップの検査方法。
【図面の簡単な説明】
【図１】本発明の一実施例であるプローブカードを示す図である。
【図２】第二の配線板の構造を示す図である。
【図３】デカップリングキャパシタの構造を示す図である。
【図４】本発明の別の実施例であるプローブカードを示す図である。
【符号の説明】
１０…プローブカード
１１…ウエハチャック
１２…半導体チップまたはウエハ
１３…第一の配線板
１４…第二の配線板
１５…プローブ針
１６…デカップリングキャパシタ
１７…ピン・グリッド・アレイ端子
１８…コア層
１９…カーボンファイバ含浸エポキシ樹脂板
２０…ビルドアップ配線層
２１…Ｓｉ基板
２２…上部電極
２３…誘導体層
２４…下部電極
２５…保護樹脂
２６…電極端子
２７…コネクタ
２８…ピンエレクトロニクスモジュール
２９…ポゴピンアレイ
Claims (10)
- 検査対象の半導体ウエハまたはチップの電極にプローブ針を接触させて電子回路の電気的特性をテストするプローブカードにおいて、第一の配線板と、前記第一の配線板との間に間隙部を形成するように前記第一の配線板上に搭載された第二の配線板とを含み、前記第二の配線板上にプローブ針が取り付けられており、前記第二の配線板のプローブ針取り付け面とは反対側の前記間隙部において、前記第二の配線板に少なくともデカップリングキャパシタが搭載されていることを特徴とするプローブカード。
- 前記第二の配線板はインナービアホールを有する配線層が形成され、全体の厚さが１ｍｍ以下であることを特徴とする、請求項１記載のプローブカード。
- 検査対象の半導体ウエハまたはチップの電極にプローブ針を接触させて電子回路の電気的特性をテストするプローブカードにおいて、第一の配線板と、前記第一の配線板との間に間隙部を形成するように前記第一の配線板上に搭載された第二の配線板とを含み、前記第二の配線板上にプローブ針が取り付けられており、前記第二の配線板の熱膨張率と、検査対象の半導体ウエハまたはチップの熱膨張率との差が２ｐｐｍ／℃以下であることを特徴とするプローブカード。
- 前記第二の配線板は貫通配線を形成したカーボンファイバ含浸樹脂板またはインバー材の表面に配線層を形成したものであることを特徴とする、請求項１〜３のいずれか１項記載のプローブカード。
- 前記第二の配線板のプローブ針取り付け面とは反対側の間隙部において、前記第二の配線板に少なくともデカップリングキャパシタが搭載されていることを特徴とする、請求項３または４記載のプローブカード。
- 前記第一の配線板と前記第二の配線板とがピン・グリッド・アレイによって接続されていることを特徴とする、請求項１〜５のいずれか１項記載のプローブカード。
- 前記第一の配線板と前記第二の配線板とが着脱可能な接続手段によって接続されていることを特徴とする、請求項１〜６のいずれか１項記載のプローブカード。
- 前記第一の配線板を挟んで前記第二の配線板の反対側に、着脱可能な接続手段によってピンエレクトロニクスが接続されていることを特徴とする、請求項１〜７のいずれか１記載のプローブカード。
- キャパシタ部品を内蔵し、半導体チップとキャパシタのインピーダンスがＺｐである半導体パッケージに用いる半導体チップの電気的特性をパッケージング前にプローブカードを用いてテストする半導体チップの検査方法において、前記プローブカードは請求項１記載のプローブカードであり、かつ、プローブ針と搭載されたデカップリングキャパシタとの間のインピーダンスが概略Ｚｐであることを特徴とする半導体チップの検査方法。
- ダイシング前のウエハ状態で検査を行うことを特徴とする、請求項９記載の半導体チップの検査方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003020663A JP2004233155A (ja) | 2003-01-29 | 2003-01-29 | プローブカードおよび半導体チップの検査方法 |
| US10/621,445 US7102367B2 (en) | 2002-07-23 | 2003-07-18 | Probe card and testing method of semiconductor chip, capacitor and manufacturing method thereof |
| TW092120048A TWI287849B (en) | 2002-07-23 | 2003-07-23 | Probe card and testing method of semiconductor chip, capacitor and manufacturing method thereof |
| CNB031331114A CN1290170C (zh) | 2002-07-23 | 2003-07-23 | 探针板和半导体芯片的测试方法、电容器及其制造方法 |
| CN200610163017.4A CN1964077B (zh) | 2002-07-23 | 2003-07-23 | 电容器及其制造方法、以及包含该电容器的半导体器件 |
| US11/486,053 US7466152B2 (en) | 2002-07-23 | 2006-07-14 | Probe card and testing method of semiconductor chip, capacitor and manufacturing method thereof |
| US11/486,054 US7449900B2 (en) | 2002-07-23 | 2006-07-14 | Probe card and testing method of semiconductor chip, capacitor and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003020663A JP2004233155A (ja) | 2003-01-29 | 2003-01-29 | プローブカードおよび半導体チップの検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004233155A true JP2004233155A (ja) | 2004-08-19 |
Family
ID=32950233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003020663A Pending JP2004233155A (ja) | 2002-07-23 | 2003-01-29 | プローブカードおよび半導体チップの検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004233155A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008203036A (ja) * | 2007-02-19 | 2008-09-04 | Micronics Japan Co Ltd | 電気的接続装置 |
| JP2009052947A (ja) * | 2007-08-24 | 2009-03-12 | Fujitsu Ltd | プローブボード、その製造方法および電子デバイスの検査方法 |
| US8330480B2 (en) | 2008-04-21 | 2012-12-11 | Fujitsu Limited | Interconnection card for inspection, manufacture method for interconnection card, and inspection method using interconnection card |
| JP2015025803A (ja) * | 2013-07-26 | 2015-02-05 | サムソン エレクトロ−メカニックス カンパニーリミテッド． | キャパシタ内蔵型プローブカード用基板及びその製造方法並びにプローブカード |
| KR20180092027A (ko) * | 2017-02-08 | 2018-08-17 | 삼성전자주식회사 | 프로브 카드 어셈블리 |
| CN113671351A (zh) * | 2021-08-24 | 2021-11-19 | 苏州乐芯科技有限公司 | 芯片测试基板和芯片测试系统 |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54173673U (ja) * | 1978-05-29 | 1979-12-07 | ||
| JPH05196638A (ja) * | 1991-06-11 | 1993-08-06 | Sgs Thomson Microelectron Sa | マザーカード内に差込まれる環状ドーターカードを取外し可能に維持するための維持リング、およびウエハ上の集積回路チップをテストするための装置 |
| JPH08304459A (ja) * | 1995-04-28 | 1996-11-22 | Nec Corp | 半導体ウェハ測定治具 |
| JPH09252031A (ja) * | 1996-03-15 | 1997-09-22 | Nec Corp | ウェハテスタ |
| JPH11251383A (ja) * | 1997-12-29 | 1999-09-17 | Internatl Business Mach Corp <Ibm> | テスト・ヘッド |
| JP2000101012A (ja) * | 1998-08-18 | 2000-04-07 | Internatl Business Mach Corp <Ibm> | 多層セラミック基板の減結合 |
| JP2000132855A (ja) * | 1998-10-27 | 2000-05-12 | Matsushita Electric Ind Co Ltd | 光情報記録再生装置 |
| JP2000138453A (ja) * | 1998-10-29 | 2000-05-16 | Shinko Electric Ind Co Ltd | 配線基板 |
| JP2001102418A (ja) * | 1999-09-29 | 2001-04-13 | Tokyo Electron Ltd | 高速測定対応プローブ装置 |
| JP2002267687A (ja) * | 2001-03-12 | 2002-09-18 | Advantest Corp | プローブカード及び試験装置 |
-
2003
- 2003-01-29 JP JP2003020663A patent/JP2004233155A/ja active Pending
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54173673U (ja) * | 1978-05-29 | 1979-12-07 | ||
| JPH05196638A (ja) * | 1991-06-11 | 1993-08-06 | Sgs Thomson Microelectron Sa | マザーカード内に差込まれる環状ドーターカードを取外し可能に維持するための維持リング、およびウエハ上の集積回路チップをテストするための装置 |
| JPH08304459A (ja) * | 1995-04-28 | 1996-11-22 | Nec Corp | 半導体ウェハ測定治具 |
| JPH09252031A (ja) * | 1996-03-15 | 1997-09-22 | Nec Corp | ウェハテスタ |
| JPH11251383A (ja) * | 1997-12-29 | 1999-09-17 | Internatl Business Mach Corp <Ibm> | テスト・ヘッド |
| JP2000101012A (ja) * | 1998-08-18 | 2000-04-07 | Internatl Business Mach Corp <Ibm> | 多層セラミック基板の減結合 |
| JP2000132855A (ja) * | 1998-10-27 | 2000-05-12 | Matsushita Electric Ind Co Ltd | 光情報記録再生装置 |
| JP2000138453A (ja) * | 1998-10-29 | 2000-05-16 | Shinko Electric Ind Co Ltd | 配線基板 |
| JP2001102418A (ja) * | 1999-09-29 | 2001-04-13 | Tokyo Electron Ltd | 高速測定対応プローブ装置 |
| JP2002267687A (ja) * | 2001-03-12 | 2002-09-18 | Advantest Corp | プローブカード及び試験装置 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008203036A (ja) * | 2007-02-19 | 2008-09-04 | Micronics Japan Co Ltd | 電気的接続装置 |
| JP2009052947A (ja) * | 2007-08-24 | 2009-03-12 | Fujitsu Ltd | プローブボード、その製造方法および電子デバイスの検査方法 |
| US8330480B2 (en) | 2008-04-21 | 2012-12-11 | Fujitsu Limited | Interconnection card for inspection, manufacture method for interconnection card, and inspection method using interconnection card |
| US9476914B2 (en) | 2008-04-21 | 2016-10-25 | Fujitsu Limited | Interconnection card for inspection, manufacture method for interconnection card, and inspection method using interconnection card |
| JP2015025803A (ja) * | 2013-07-26 | 2015-02-05 | サムソン エレクトロ−メカニックス カンパニーリミテッド． | キャパシタ内蔵型プローブカード用基板及びその製造方法並びにプローブカード |
| KR20180092027A (ko) * | 2017-02-08 | 2018-08-17 | 삼성전자주식회사 | 프로브 카드 어셈블리 |
| KR102600623B1 (ko) | 2017-02-08 | 2023-11-08 | 삼성전자주식회사 | 프로브 카드 어셈블리 |
| CN113671351A (zh) * | 2021-08-24 | 2021-11-19 | 苏州乐芯科技有限公司 | 芯片测试基板和芯片测试系统 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7449900B2 (en) | Probe card and testing method of semiconductor chip, capacitor and manufacturing method thereof | |
| KR100306098B1 (ko) | 탐색기 | |
| US7088118B2 (en) | Modularized probe card for high frequency probing | |
| TW502354B (en) | Inspection device for semiconductor | |
| US7279911B2 (en) | Probe card assembly with dielectric structure | |
| US6335210B1 (en) | Baseplate for chip burn-in and/of testing, and method thereof | |
| JP5005321B2 (ja) | 半導体装置 | |
| US20110063066A1 (en) | Space transformer for probe card and method of repairing space transformer | |
| JP2008504559A (ja) | パターン化された導電層を有する基板 | |
| US8692136B2 (en) | Method of repairing probe card and probe board using the same | |
| JP4343256B1 (ja) | 半導体装置の製造方法 | |
| CN110531125B (zh) | 空间转换器、探针卡及其制造方法 | |
| JP2003107105A (ja) | プローブカード | |
| JP2004233155A (ja) | プローブカードおよび半導体チップの検査方法 | |
| JP2011075313A (ja) | Ｉｃデバイス検査用ソケット | |
| JP2005183863A (ja) | 半導体集積回路装置の製造方法 | |
| JP5145089B2 (ja) | 電気特性測定用配線基板、及び電気特性測定用配線基板の製造方法 | |
| JP2005079144A (ja) | 多層配線基板およびプローブカード | |
| JPH0763786A (ja) | プローブ構造 | |
| US20060022688A1 (en) | Probe card | |
| KR100735838B1 (ko) | 집적회로 모듈 형성방법 및 그에 따른 집적회로 모듈 | |
| JPH04294559A (ja) | プローブカード | |
| JP2011075489A (ja) | プローブカード用基板およびプローブカード | |
| JP2004193300A (ja) | 配線用補助パッケージ | |
| JP4492976B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051209 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071023 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071221 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080122 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080324 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080415 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080515 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20080714 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20080808 |