KR100306098B1

KR100306098B1 - 탐색기

Info

Publication number: KR100306098B1
Application number: KR1019940013858A
Authority: KR
Inventors: 후지따가즈히데
Original assignee: 히데끼 야마모또; 니또 덴꼬 코포레이션
Priority date: 1993-06-16
Filing date: 1994-06-16
Publication date: 2001-11-30
Also published as: KR950001975A; US5576630A; DE69416200D1; DE69416200T2; EP0629867B1; EP0629867A1

Abstract

본 발명은 시료(material to be tested)의 단자와 접촉되는 접촉부가 제1절연부 내에 제1절연부를 두께방향으로 관통하도록 배치되고 상기 접촉부가 상기 제1절연부와 제2절연부 사이에 형성된 제1도전성 배선(wiring)에 연결되는 구조를 갖는 제1도전성 회로기판과, 상기 시료의 전기적 특성을 시험하기 위한 전기적 시험기(tester)에 연결된 제2도전성 배선에 상기 제1도전성 배선이 연결되는 구조를 가지며 상기 시료의 열팽창계수와 동일하거나 유사한 열팽창계수를 갖는 제2도전성 회로기판을 포함하고, 상기 제1도전성 회로기판의 리드는 단일점접착(single point bonding), 일조접착(gang bonding) 등과 같은 열접착이나 솔더 리플로우(solder reflowing) 등에 의해 상기 제2도전성 회로기판에 전기적으로 연결되는 탐색기에 관한 것이다.

Description

탐색기

제1도는 본 발명의 탐색기의 일예를 도시한 단면도.

제2도는 제1도전성 회로기판(A1)의 일예를 도시한 평면도.

제3도는 제2도의 A-B 선을 따라 취해진 단면도.

제4도는 제1도전성 회로기판(A1)의 다른 예를 도시한 단면도.

제5도는 제1도전성 회로기판(A1)의 또다른 예를 도시한 단면도.

제6도는 제1도전성 회로기판(A1)의 또다른 예를 도시한 평면도.

제7도는 제6도에 도시된 제1도전성 회로기판(A1)의 단면도.

제8도는 제1도전성 회로기판(A1)의 또다른 예를 도시한 단면도.

제9도는 제1도전성 회로기판(A1)의 또다른 예를 도시한 단면도.

제10도는 제2도전성 회로기판(A2)의 일예를 도시한 단면도.

제11도는 제2도전성 회로기판(A2)의 다른 예를 도시한 단면도.

제12도는 제2도전성 회로기판(A2)의 또다른 예를 도시한 단면도.

제13도는 제2도전성 회로기판(A2)의 또다른 예를 도시한 단면도.

제14(a)도 내지 제14(d)도는 저항기가 연결된 제2도전성 배선의 제조공정을 도시한 단면도.

제15도는 저항기가 연결된 제2도전성 배선의 일예를 도시한 단면도.

제16도는 저항기가 연결된 제2도전성 배선의 다른 예를 도시한 단면도.

제17도는 콘덴서가 연결된 제2도전성 배선을 도시한 단면도.

제18도는 탐색기(P)에 대한 전기적 등가회로를 도시한 개요도.

제19도는 탐색기(P)의 일예를 도시한 평면도.

제20도는 제19 도의 C-D 선을 따라 취해진 단면도.

제21도는 탐색기(P)의 다른 예를 도시한 평면도.

제22도는 제21 도의 E-F선을 따라 취해진 단면도.

* 도면의 주요부분에 대한 부호의 설명

A1,A2 : 도전성 회로기판 1 : 절연기판

2 : 도전성 배선 3 : 커버코팅

4 : 범프 5 : 탄성체

8 : 도전성 배선 13 : 금속판

14 : 저항기 71,72 : 비아 홀

100 : 웨이퍼

[발명분야]

본 발명은 집적회로(이하에서는 “IC”-Integrated circuit-라고 칭함)와 같은 반도체소자의 다양한 전기적 특성들을 측정하는데 이용되거나 고온에서 수행되는 번인 시험(burn-in test)에 이용되는 탐색기(probe structure)에 관한 것이며, 특히, 다이싱(dicing: 입방체로 나누기) 전의 웨이퍼 상태의 IC에서의 다양한 전기적 특성들을 측정하는데 이용될 수 있는 탐색기에 관한 것이다.

[발명의 배경]

종래의 IC 칩의 번인 시험(burn-in test)은 IC를 팩키지(package)화하는 IC팩키징 단계와, 인쇄회로기판(printed circuit board)상에 배치된 소켓에 상기 팩키지화한 IC를 삽입하는 IC 삽입 단계와, 고온에서 부하전압(load voltage)을 가하면서 시험하는 시험 단계로 이루어진 방법을 이용하지만, 오늘날 급속히 증가되고 있는 보드부착칩(chip on board)이나 다중칩모듈(multichip module)로 인해 팩키징단계 전(다이레벨: die level)에 팩키지화하지 않은 IC(unpackaged IC)에서의 번인 시험과 전기적 시험을 미리 거친 IC에 대한 요구가 증가되었다.

특히, 웨이퍼(웨이퍼 스케일)로부터 다이싱 전에 IC를 시험하는 것은 시험 비용이 줄어들 뿐만 아니라 시험 장치의 크기가 작아지고 시험 시간이 짧아지며 흠결의 원인을 IC 제조 단계의 전단계로 피드백시킴으로써 생산율(yield: 원료에 대한 완제품의 비율)이 향상되며 탁송이 용이해지는 것 등과 같은 다수의 장점을 갖는다.

JP-A-62-182672호(여기서 “JP-A”라 함은 “미심사 공개된 일본특허출원”을 지칭하는 용어임)에 개시된 바와 같이, 가요성(flexibility)을 갖는 절연홀더(insulating holder)에 대해 도전성 회로기판 및 IC 패드들을 연결하기 위한 범프(bump)들을 갖는 이른바 탐색 카드(probe card)가 최근에 다이레벨에서의 전기적 시험을 수행하기 위해 개발되었지만, 탐색카드는 다이레벨에서의 시험용은 아니다.

웨이퍼 스케일(wafer scale)에서 동시에 웨이퍼상의 모든 IC들을 시험하기 위해서는 매우 조밀한 배선이 요구되고, 그러한 요건을 확보하기 위해서는 배선을 밀접시키거나 다층배선구조를 이용해야 한다.

그러나, 다층배선구조를 이용하여 배선밀도를 높이면 탐색카드의 가요성이 상실됨으로써 IC 패드들의 높이변화를 수용할 수 없게 되며 탐색카드의 범프와 IC 패드간의 양호한 연결이 이루어질 수 없다.

폴리이미드(polyimide), 에폭시 수지, 폴리에테르이미드(polyether imide), 폴리설폰, 벤조사이클로부텐(benzocyclobutene) 등과 같은 가요성을 갖는 유기중합물(organic polymeric material)이 기판재료로 이용되는 고밀도 배선판(high density wiring board)을 이용하여 단층배선이 이루어질 수 있을지라도, 그러한 유기중합물의 열팽창계수가 웨이퍼의 재료인 실리콘의 열팽창계수와 매우 다르며 번인 시험이 수행될 때 문제가 있기 때문에, 고온(약 150℃)에서의 크기변화의 차이로 인해 범프와 IC 패드 사이의 위치변동이 생겨, 양호한 연결이 이루어질 수 없다.

또한, 실리콘웨이퍼와 열팽창계수가 거의 동일한 무기물이 이용되는 실리콘기판, 세라믹기판, 유리기판, 금속기판 등의 경우에는, 가요성의 관점에서 문제가 있으며 확실한 연결을 이루기가 어렵다.

[발명의 개요]

본 발명은 상술한 종래의 문제점을 극복하기 위해 이루어졌다.

따라서, 본 발명의 목적은 다수의 IC 등과 같은 다수의 반도체소자들의 전기 적 시험, 특히 웨이퍼 스케일에서의 번인 시험을 동시에 수행할 수 있는 탐색기를 제공하는 것이다.

본 발명에 따른 탐색기는 시료(material to be tested)의 단자(terminal)들에 접촉되는 접촉부가 제1절연부에 그 두께방향으로 그것을 관통하도록 배치되어 제1절연부와 제2절연부의 사이에 형성된 도전성 배선에 연결되어 있는 구조를 갖는 제1도전성 회로기판(electrically conductive circuit board)과, 시료의 전기적 특성을 시험하기 위한 전기적 시험기(tester)에 연결된 제2도전성 배선에 상기 제1도전성 배선이 연결되어 있는 구조를 갖고 시료와 동일하거나 유사한 열팽창계수를 갖는 제2도전성 회로기판을 포함하고, 상기 제1도전성 회로기판상의 회로가 상기 제2도전성 회로기판상의 회로에 대해 전기적으로 연결되어 있다.

본 발명의 양호한 실시예 중 하나에 따르면, 제1도전성 회로기판과 제2도전성 회로기판 사이에는 탄성체가 배치된다.

본 발명의 다른 양호한 실시예에 따르면, 하나 이상의 저항기가 제2도전성배선의 신호선에 대해 직렬로 연결되고 다수의 전력공급선들이 제2도전성 배선에 대해 서로 독립적으로 연결된다.

본 발명의 또다른 양호한 실시예에 따르면, 제2도전성 회로기판은 서로 접합되거나 인쇄평판(printed plate board)에 부착되어 일체화한 다수의 도전성 회로 기판을 포함한다.

특히, 본 발명의 탐색기에서는 시료가 IC 칩(IC chip) 수준에 한정되지 않으며 다이싱 전의 웨이퍼상에 형성된 집적회로일 수도 있다.

[발명의 상술]

이제, 본 발명을 하기에 상세히 설명한다.

본원에서 사용된 “시료”라는 용어는 반도체소자나 반도체소자 조립체(다이싱전의 실리콘웨이퍼와 다이싱 후의 실리콘칩 등)나 반도체장치나 반도체장치를 부착하는 회로기판이나 액정표시기(LCD)를 위한 회로기판 등을 의미한다.

본원에서 사용된 “단자”라는 용어는 패드(pad)나 랜드(land) 등의 개념을 포함한다.

본원에서 사용된 “접촉부”라는 용어는 시료의 단자가 접촉하여 전기적으로 연결되는 도전체를 의미한다. 접촉부의 형태에는 특별한 제한이 없으며 그 형태는 삼각형, 정사각형, 직사각형, 사다리꼴, 평행사변형, 다른 다변형, 원형 등과 같은 평판형이거나 사각주, 원주, 구형(sphere), 추형(원추형이나 사각추형 등) 등과 같은 입체형일 수 있다. 따라서, 접촉부와 시료의 단자 사이의 접점은 점으로 제한되지 않으며 선이나 평면의 형태일 수 있다. 또한, 접촉부가 제1절연부의 표면으로 부터 바깥쪽으로 돌출하는 것이 접촉부의 형태의 필수조건은 아니며 시료의 외형이나 회로의 형태에 따라 적절한 형태로 선택될 수 있다.

본원에서 사용된 “도전성 회로”라는 용어는 보드(board), 코일, 저항기, 콘덴서 등과 같은 부품 및 도전성 배선을 포함하는 폭넓은 개념이다.

본 발명의 탐색기에 따르면, 열팽창계수의 차이로 인한 시료와 탐색기 사이의 위치변동이 완화되어 접촉성을 개선할 수 있고, 그러므로, 전기적 연결이 확실하게 이루어질 수 있다.

즉, 제1도전성 회로기판에서, 제1절연부와 제2절연부 사이에 형성되고 제1절연부속에 그 두께방향으로 관통하여 형성된 제1도전성 배선에 연결된 접촉부가 시료의 단자와 접촉된다. 시료의 전기적 특성을 시험하기 위한 전기적 시험기에 연결된 제2도전성 배선에 대해 제1도전성 배선이 연결되어 있기 때문에, 시료의 전기적 특성을 시험하기 위한 특정주파수의 신호가 시료인 IC의 전기적 특성의 시험을 행하기 위해 시료의 단자에 입력된다. 이러한 경우에 제1도전성 회로기판은 모든 탐색기의 가요성을 유지하며 시료의 단자 높이의 변화를 수용할 수 있다.

또한, 제2도전성 회로기판의 열팽창계수가 시료의 열팽창계수와 동일하거나 유사하기 때문에, 제2도전성 회로기판이 제1도전성 회로기판의 온도의 변화로 인해 생기는 크기 변화를 수용할 수 있으며, 제1도전성 회로기판의 접촉부와 시료의 단자 사이의 접촉변동의 발생이 방지될 수 있다. 따라서, 예를 들어 웨이퍼상에 형성된 다수의 IC들의 각각에 대응하는 크기로 또는 제2도전성 회로기판상에 적절한 크기로 분할된 다수의 제1도전성 회로기판을 배치함으로써, 웨이퍼 스케일의 번인 시험에서 웨이퍼와 탐색기 사이의 열팽창계수의 차이에 의해 탐색기의 접촉부와 다수의 IC들의 단자들 사이의 위치변동이 완화될 수 있고 전기적 연결이 확실하게 이루어질 수 있다.

제1도전성 회로기판과 제2도전성 회로기판 사이에 탄성체가 배치되면 탐색기의 접촉부들과 시료의 단자 사이의 높이의 변화를 수용하는 적응성이 보다 개선되고 전기적 연결이 보다 확실해진다.

또한, 시료가 다이싱 전에 웨이퍼상에 형성된 IC이면, 다이싱 전의 IC 칩인 경우에 비해 시험비용의 감축, 시험장치의 소형화, IC 제조의 전단계로 흠결의 원인을 피드백시킴에 의한 생산율의 개선 및 탁송의 합리화가 이루어질 수 있다.

하나 이상의 저항기가 제2도전성 배선에서 신호선에 대해 직렬로 연결되기 때문에, 부하전압(load voltage)이 시료에 가해질 수 있고 시료에서의 회로의 단락(short-circuit)에 의한 자전류의 발생이 방지될 수 있다.

특히, 콘덴서가 저항기에 대해 병렬로 연결되면, 소음(noise)의 발생이 줄어들 수 있다.

다수의 시료가 이용되고 각각의 시료의 단자에 대응하는 신호선이 저항기를 통해 서로 병렬로 연결되면, 제2도전성 배선에서의 대배선(grand wiring)도 병렬로 연결되고 하나의 공통선(common wiring)에 연결될 수 있으므로 전기적 시험기에 대한 입력선과 출력선의 수가 줄어들 수 있다.

또한, 제2도전성 배선에서의 전력공급선들이 서로 독립적인 배선이면, 전력공급선들이 병렬로 연결되어 있을 때 시료 중 하나에서라도 전력공급선이 접지되면 동시에 시험될 다른 시료에 대해 전력이 공급되지 않게 되는 문제점이 극복될 수 있다.

본 발명은 첨부된 도면에 도시된 실시예를 참조로 설명되지만, 본 발명의 구성이 그것에 제한되는 것은 아니다.

제1도는 본 발명의 탐색기의 일예를 도시한 단면도이다.

제1도에 도시된 바와 같이, 탐색기(9)는 제2도전성 회로기판(A2)상에 제1도전성 회로기판(A1)을 배치함으로써 형성된다. 제1도전성 회로기판(A1)에서는, 제2절연부인 절연기판(1)의 한쪽의 표면(1a)상에 제1도전성 배선(2)이 배치되고, 상기 제1도전성 배선(2)상에는 제1절연부인 커버코팅(3)이 배치된다. 커버코팅(3)에는 두께방향으로 관통한 접촉부인 리벳형의 금속제 돌출부(4: 이하에서는 “범프”라고 칭함)가 형성되어 있고, 그러한 범프(4)의 일단부는 제1도전성배선(2)에 연결된다. 절연기판(1)의 다른 표면(1b)에는 실리콘고무 등과 같은 탄성체(5)가 배치되어 있고, 그러한 탄성체(5)는 제2도전성 회로기판(A2)상의 한정된 위치에 배치되고 접착제 등으로 부착된다.

제2도전성 회로기판(A2)은 다층 배선구조를 갖는 다중칩 모듈기판이고, 여기서, 다층구조인 제2도전성 배선은 세라믹기판 등과 같은 기판(6)상에 형성된다. 제2도전성 배선인 도전성 배선(8)은 다수의 절연층(7)으로 절연되고, 도전성배선(8)의 층들은 도전경로(9: electrically conductive path)들에 의해 서로 연결된다. 도전성 배선(8)은 IC 등과 같은 시료의 전기적 특성을 시험하기 위한 전기적 시험기(도시되지 않음)에 연결된다.

제1도전성 회로기판(A1)에서는 리드(2a: lead)가 제1도전성 배선(2)으로 부터 돌출되어 있고, 그러한 리드(2a)는 제2도전성 배선의 일부인 단자(8d)에 연결된다. 따라서, 제1도전성 회로기판(A1)의 범프(4)가 가상선으로 도시된 웨이퍼(100)상에 형성된 IC의 패드(101)와 접촉될 때, 전기적 시험기로부터의 특정주파수의 신호는 패드(101)에 입력되고 IC의 전기적 특성이 시험된다.

제1도전성 회로기판(A1)은 탐색기(P) 자체의 가요성을 유지하고 IC의 패드(101)와 범프(4) 사이의 높이들의 변화를 수용할 수 있다 제2도전성 회로기판(A2)의 열팽창계수는 웨이퍼(100)의 열팽창계수와 동일하거나 유사하므로, 제2도전성 회로기판(A2)은 제1도전성 회로기판(A1)의 온도변화에 의한 크기변화를 수용할 수 있고, 따라서, 범프(4)와 IC의 패드(101) 사이의 연결부의 위치변동이 방지될 수 있다.

제1도전성 회로기판(A1)과 제2도전성 회로기판(A2) 각각에 대해 하기에 상세하게 설명된다.

1. 제1도전성 회로기판(A1)

제2도는 제1도전성 회로기판(A1)의 일예를 도시한 평면도이고, 제3도는 제2도의 A-B선을 따라 취해진 단면도이다. 제1도전성 회로기판(A1)은 가요성을 갖는 인쇄회로기판이며 웨이퍼에서의 하나의 IC에 각각 대응하는 크기 또는 적절한 크기로 분류되어 있다.

가요성을 갖는 절연기판(1)의 한쪽의 표면(1a)상에는 제1도전성 배선(2)이 배치되고, 또한 그러한 제1도전성 배선(2)상에는 제2절연부인 커버코팅(3)이 덮여 있다.

재료가 범프(4)를 안정적으로 지지할 수 있고 전기적 절연성을 가지는 한, 가요성을 갖는 절연기판(1)과 커버코팅(3)을 위한 재료에는 아무런 제한도 없다. 실제로 폴리이미드, 에폭시 수지, 폴리에테르 이미드, 폴리설폰, 벤조사이클부텐(BCB: Dow Chemical Company에 의해 제조됨), 폴리에스테르, 플루오로카본, 폴리우레탄, 폴리아미드, 폴리카보네이트 등과 같은 유기중합물이 그러한 재료로 이용될 수 있다. 이러한 유기중합물 중에서 양호한 내열성과 물리적 강도를 갖는 폴리이미드가 특히 양호하게 이용된다.

절연기판(1)과 커버코팅(3)의 두께에 대해서는 아무런 제한이 없지만, 두께가 2 내지 200㎛, 양호하게는 5 내지 100㎛이면 충분한 물리적 강도와 가요성을 부여할 수 있다.

제1도전성 배선을 위한 재료로는 구리뿐만 아니라, Au, Ag, Be, Mo, Ni, Co, W, Ti, In, Zn, Al, Sn, Pb, Pt, Pd 등이나 그 합금들이 이용될 수도 있다.

제1도전성 배선(2)의 두께에 대해서는 아무런 제한이 없지만, 일반적으로 두께는 0.1 내지 100㎛이며, 양호하게는 1 내지 50㎛이다.

범프(4)를 끼우는 관통공(3a)이 커버코팅(3)에서 그 두께방향으로 형성되어 있으며, 제1도전성 배선(2)의 일부를 리드(2a)로 이용하기 위해서 절연기판(1)의 일부가 제거된다. 커버코팅(3)의 판통수단과 절연기판(1)의 일부를 제거하는 수단은 다음과 같은 방법을 포함한다.

(a) 엑시머 레이저(excimer laser), 탄산가스 레이저(carbonic acid gas laser), YAG 레이저, Ar 레이저 등의 레이저광과 같은 고에너지 빔을 이용한 건식에칭(dry etching)과 이온빔 에칭, 스퍼터 에칭, 방전가공 등.

(b) 감광성 폴리이미드 수지, 감광성 에폭시 수지, 감광성 벤조사이클로부텐, 감광성 아크릴 수지 등을 절연기판(1)과 커버코팅(3)으로 이용하는 석판인쇄술.

(c) 절연기판(1)과 커버코팅(3)을 위해 폴리이미드 수지 등인 캡톤(Kapton: E.I. Du Pont de Nemours and Company에 의해 제조된 상품명)을 이용함으로써 알칼리 용액이나 하이드라진 용액으로 습식 에칭(wet etching)을 행하는 화학에칭법.

범프(4)는 전술한 바와 같은 관통공(3a)을 형성한 후에 전극으로서 관통공(3a)의 바닥면에 대해 노출된 제1도전성 배선(2)을 이용하여 제1도전성 배선(2)으로부터 전류를 흘려서 전해도금을 행함으로써 형성된다. 전해도금을 적용함으로써 관통공(3a)에 금속이 채워져서 도전경로(electrically conductive path)를 형성하고, 도금을 더욱 성장시킴으로써 리벳형 연결단자인 범프(4)가 형성된다.

범프(4)용 재료는 Ni, Co, W, Mo, Au, Cu, Zn, Sn, Pb, Fe, Cd, In, Pt, Pd, Ag, Cr, Rh 등과 같은 전해도금을 할 수 있는 금속이나 그 합금 등을 주성분이나 적절한 조합재료로 삼아 적절히 선택될 수 있다.

또한, 범프(4)를 형성하기 위한 다른 방법으로서 환원제를 이용하는 무전해 도금이 사용될 수 있다. 이러한 경우에, Au, Ni, Co, Cu, Zn, Pb, Sn, Fe, Ag, Pt, In, Rh 등 및 그 합금과 같은 무전해도금될 수 있는 금속이 범프(4)를 위한 재료로서 이용될 수 있다.

절연기판(1)의 다른 표면(1b), 즉, 범프(4)의 반대쪽 표면에 실리콘고무 등과 같은 탄성체(5)가 배치된다.

실리콘고무 뿐만 아니라 플루오린고무 등도 탄성체(5)로 이용될 수 있다. 고무탄성을 갖는 재료는 그 판형을 절단하거나 스크린인쇄기법 또는 석판인쇄기법 등에 의해 제한된 형태로 제1도전성 회로기판(A1)이나 제2도전성 회로기판(A2)상에 배치된다.

시료의 단자와 범프(4) 사이의 전기적 연결을 보다 확실하게 하도록 시료의 단자의 높이의 변화를 수용하기 위해, 탄성체(5)의 두께는 5 내지 1,000㎛이며, 양호하게는 20 내지 500㎛이다.

제2도와 제3도에 도시된 하나 이상의 제1도전성 회로기판(A1)으로 하나의 유니트가 이루어지는, 다수의 유니트가 웨이퍼상의 IC가 배치된 위치에 대응하는 제2도전성 회로기판(A2)상에 배치된다.

제4도와 제5도 및 제7도 내지 제9도는 각각 제1도전성 회로기판(A1)의 다른 예를 도시하는 단면도이다. 하기의 실시예에서, 제1도와 동일한 인용부호를 갖는 부분들은 동일하거나 대응하는 부분들을 도시한다.

제4도에 도시된 실시예의 제1도전성 회로기판(A1)에서는, 탄성체(5)가 절연기판(1)의 다른 표면(1b)의 외곽부분에 형성되고 탄성체(5)를 두께방향으로 관통한 관통공이나 관통홈 등과 같은 오목부(51)도 범프(4)가 형성된 부분에 대응하는 탄성체의 영역에 형성되는 점에 주의해야 한다.

제4도에서 오목부(51)는 중공(hollow)이지만, 탄성체(5)보다 탄성계수가 작은 다른 탄성체가 오목부(5)에 채워지거나, 또는 탄성체(5)는 금속판이나 절연판을 포함할 수 있다. 이러한 구조에서 탄성체(5)의 완충성이 개선되고 단자가 범프(4)와 접촉하는 시료의 단자를 손상시키는 것이 방지될 수 있다.

제5도에 도시된 실시예에서는, 금속판과 절연판 등의 지지부(11)가 탄성체(5)의 한쪽의 표면(5a)에 형성되어 제1도전성 회로기판(A1)을 제2도전성 회로기판(A2)에 부착하기 쉽게 한다. 지지부(11)의 두께에 대해서는 아무런 제한이 없지만, 일반적으로는 50 내지 2,000㎛이고, 양호하게는 100 내지 500㎛이다.

제6도는 제1도전성 회로기판(A1)의 다른 예를 도시한 평면도이고, 제7도는 제6도의 단면도이다. 제2도와 제3도에 도시된 실시예에서, IC의 연결 패드들이 IC의 외곽에 배치되지만, 제1도전성 회로기판(A1)은 제6도와 제7도에 도시된 바와 같은 배열 형태로 IC의 중앙부에 배치되는 IC 패드들에 상기 회로기판(A1)이 대응하도록 구성될 수도 있다.

제8도에 도시된 실시예에서는, 커버코팅(3)이 형성되지 않고, 범프(4)가 절연기판(1)에 그 두께방향으로 관통하게 형성되며, 제1도전성 배선(2)이 절연기판(1)과 탄성체(5)간에 형성된다는 점에 주의해야 한다. 제8도에 도시된 실시예에 따르면, 커버코팅(3)을 형성하는 단계가 생략되어 생산성이 향상되며 또한 제1도전성 회로기판(A1)의 두께가 얇아져 양호한 적응성(유연성)이 얻어질 수 있다.

제9도에 도시된 실시예에서는, 절연기판(1)이 제2도전성 회로기판(A2)과 대면하는 리드(2a)의 표면에도 형성되고, 제2도전성 회로기판(A2)의 단자(8d)와 접촉되는 범프(12)가 제2도전성 회로기판(A2)과 대면하는 위치의 절연기판(1)에 형성된다는 점에 주의해야 한다. 범프(12)는 전술한 범프(4) 형성방법과 동일한 방식으로 형성된다. 제9도에 도시된 실시예에 따르면, 납땜이나 열접착에 의해 리드(2a)가 단자(8d)에 보다 용이하게 부착되어, 생산성이 향상된다.

2. 제2도전성 회로기판(A2)

제10도 내지 제13도는 제2도전성 회로기판(A2)의 예를 도시한 단면도이고, 종래의 다중칩 모듈(MCM: multichip module) 기판을 제조하는 방법을 이용하여 제10도 내지 제13도에 도시된 제2도전성 회로기판(A2)이 제조될 수 있다.

MCM 기판의 형태는 주로 제10도에 도시된 MCM-D, 제11도에 도시된 MCM-C 및 제12도에 도시된 MCM-L로 분류될 수 있다. 이러한 MC틴 기판 각각은 제2도전성 회로기판(A2)으로서 이용될 수 있다.

이러한 제2도전성 회로기판(A2)의 제조단계가 하기에 설명된다.

a. MCM-D의 제조단계

제14(a)도 내지 제14(d)도는 제10도에 도시된 제2도전성 회로기판(A2)의 제조단계를 도시한 도면이다.

먼저, 제14(a)도에 도시된 바와 같이, 세라믹기판(AIN = CTE: 4.1ppm), 실리콘기판(CTE: 3.0ppm), 유리기판(보로실리케이트 유리 = CTE : 3.2ppm), 금속기판(42 얼로이 = CTE: 4.5ppm) 등과 같은 기판(6)상에 제1절연층(7a)이 형성된다. 상기 제1절연층(7a)은 SiO₂등의 스퍼터링 기상 증착, 다이아몬드 등의 화학 기상 증착(CVD) 등에 의해서와 같은 무기물의 형성에 의해 형성되거나, 폴리이미드 수지, 에폭시 수지 등과 같은 유기물의 스핀코팅이나 스프레이코팅에 의해 형성된다.

전술된 용어 “CTE”(coefficient of thermal expansion: 열팽창계수)는 열물리적 분석장치(TMA: thermal machine analytical apparatus)를 이용하는 2℃/분의 온도상승율의 값이다.

제14(b)도에 도시된 바와 같이, 스퍼터링 기상 증착이나 무전해도금법 등에 의해 제1절연층(7a)상에 제한된 형태로 배선 도전부로 되는 도전성 배선(8)을 형성한 후에, 제2절연충(7b)이 제14(c)도에 도시된 바와 같이 전술된 방식과 동일한 방식으로 형성된다.

비아 홀(71: via hole)들이 제2절연층(7b)에 형성되어 도전성 배선(8)의 층들을 전기적으로 연결시킨다. 엑시머 레이저, 탄산가스 레이저, YAG 레이저, Ar 레이저 등과 같은 레이저광 등과 같은 고에너지 빔을 이용하는 건식 에칭이나 이온빔 에칭, 스퍼터링 에칭, 방전가공 등이 비아 홀(71)을 형성하기 위해 이용될 수 있다. 또한, 폴리이미드 수지, 에폭시수지, BCB 등과 같은 감광성 유기물이 제2절연층으로서 이용되고 자외선에 노출된 후에 더욱 진전되도록 비아 홀(71)이 형성될 수 있다. 또한, 도전성 금속의 수퍼터링 기상 증착이나 무전해도금이 다시 적용되어 비아 홀(71)의 벽면에 도전성을 부여하고 제2도전성 배선(8b)을 형성한다.

필요한 수의 배선층을 획득할 때까지 이러한 단계들을 반복함으로써, 다층구조를 갖는 제2도전성 배선이 형성되어, 제2도전성 회로기판(A2: 인쇄회로기판) 이 제조될 수 있다.

b. MCM-C의 제조단계

Al₂O₃(CTE: 6.5ppm), AlN(CTE: 4.1ppm), Si/BeO(CTE: 3.7ppm) 등과 같은 세라믹 입자와 바인더로서의 폴리비닐 부티랄, 폴리메틸 메타크릴레이트 등과 같은 유기물은 솔벤트 및 가소제(plasticizer)와 함께 서로 혼합되고, 그 결과 혼합물은 시트(sheet)로 형성되고 건조되어 그린 시트(7c: green sheet)를 형성한다. 도전성 배선(8a)을 형성하기 위해, 금속분말(metal powder)과 유기 바인더(도전성 페이스트 잉크: electrically conductive paste ink)의 혼합물은 스크런인쇄법에 의해 제한된 형태로 그린 시트(7c)상에 형성된다.

전술한 바와 동일한 방식으로 다른 녹색판(7d)이 형성된다. 필요에 따라, 비아 홀(71)은 펀칭(punching) 등에 의해 그린 시트(7d)에 형성되어, 도전성 배선(8a)의 층들을 전기적으로 연결한다. 도전성 배선(8b)은 앞서 설명한 바와 동일한 방식으로 제한된 형태로 그린 시트(7d)상에 형성된다. 이러한 경우에 도전성 페이스트 잉크가 비아 홀(71) 내로 유입해서 도전성 배선(8a, 8b)의 층들 사이에 도전로를 형성 한다.

필요한 수의 상기 그린 시트를 연속으로 적층하고 그것을 고온에서 소결시킴으로써, 다층구조의 제2도전성 배선이 형성되고 제2도전성 회로기판(A2: 인쇄회로기판)이 제조될 수 있다.

사용될 수 있는 금속분말로는 Ag, Pd, Au, Cu, Ni, Mo, W 등과 그 합금의 분말이 있다.

C. MCM-L의 제조단계

MCM-L은 일반적인 유리 에폭시(CTE: 18ppm), BT 수지(CTE: 12ppm) 등과 같은 기판재료를 사용하는 다층기판이다. 일반적인 제조단계에서는, 비아 홀(71)은 양표면상에 구리 박판이 적층된 유리 에폭시 기판(7e)에 형성된다. 유리 에폭시 기판(7e)의 전체에 비전해도금을 적용함으로써 비아 홀(71)에 대해 도전성을 부여한 후에 두꺼운 구리도금이 전해도금에 의해 적용되어 비아 흘의 도금이 완료된다.

광학에칭 단계에서 도전성 배선(8a, 8b)이 되는 부분과 비아 홀상에 에칭 레지스트(etching resist)가 형성된다. 주성분으로서 Fe₂O₃를 함유하는 에칭액을 이용하여 에칭함으로써 불필요한 부분의 구리가 제거된다.

필요한 수만큼의 유리 에폭시 기관(7e)이 준비되어 그 사이에 BT 수지 등과 같은 수지침투 가공재(7f, prepreg)를 두고 중첩되어 가열되면서 서로 압접되어 다층기판이 얻어진다. 최종적으로 도전성 배선(8c, 8d)의 층들을 전기적으로 연결하기 위하여, 비아 홀(72)은 적절한 위치에 형성되고 거기에 무전해도금 및 전해도금을 적용함으로써, 다층구조의 제2도전성 배선이 형성되어 제2도전성 회로기판(A2: 인쇄회로기판)이 제조될 수 있다.

필요에 따라, 다층기판의 강도를 증가시키기 위해, 42-Alloy 등을 포함하는 금속판(13)이 제13도에 도시된 바와 같이 유리에폭시나 BT 수지 등과 같은 수지 침투 가공재(7f)를 통해 다층기판의 배면에 부착될 수도 있다.

저항기가 제2도전성 배선에 직렬로 연결될 수 있으며, 이러한 경우에는 근본적으로는 제15도나 제16도에 도시된 바와 같이, 기판(6)상에 저항기(14)를 미리 형성한 후에, 도전성 배선(8)이 저항기(14: 제16도 참조)나 기판(6)상에 형성되어 배선(8)이 저항기(14: 제15도 참조)에 연결된다. 또한, 도전성 배선(8)과 저항기(14) 사이에 신뢰도 있는 연결을 증가시키기 위해서는, 제15도에 도시된 바와 같이 도전성 배선(8)과 저항기(14)의 접촉 면적을 증가시키는 것이 양호하다.

저항기의 재료로 이용될 수 있는 물질로는 Ru, W, Ni, Co, Ti, Cu 등의 합금이고, 저항기를 형성하기 위해 이용할 수 있는 방법으로는 스퍼터링 기상 증착, CVD, 전해도금, 무전해도금 등이 있다.

이러한 실시예에 따르면, 부하전압이 시료에 적용될 수 있고 시료에서의 단락에 의한 과전류의 발생이 방지될 수 있다.

제2도전성 배선들에는 콘덴서가 저항기와 병렬로 연결될 수 있으며, 근본적으로는 제17도에 도시된 바와 같이, 기판(6)상의 도전성 배선(8a, 8b)을 절연하는 유전층(15)이 형성된다. 콘덴서용 유전성 재료로서는 높은 유전상수를 갖는 유전성 물질이 도전성 전극들 사이에 형성되어 이용되거나, 단순하게는 다층기판의 절연부가 콘덴서의 유전부로 이용될 수 있다.

유전층(15)은 SiO₂등의 스퍼터링 기상 증착이나 다이아몬드 등의 화학 기상 증착 등에 의한 무기물 형성에 의해 형성되거나, 폴리이미드 수지나 에폭시 수지 등과 같은 유기물의 스핀 코팅이나 스프레이 코팅에 의해 형성된다.

이러한 실시예에 따르면, 소음의 발생이 감소될 수 있다.

전술한 저항기와 콘덴서는 다층구조의 제2도전성 회로기판(A2)에서의 제2도전성 배선 중 하나의 층상에 형성될 수 있다. 종래의 칩 부품들이 저항기와 콘덴서로서 이용되며, 제2도전성 회로기판(A2)을 웨이퍼에 접촉시킬 때 장애를 일으키지 않는 위치에서 제2도전성 회로기판(A2)의 표면(단자(8d)를 형성하는 표면)상에 장착될 수 있다. 즉. 시판중인 여러 장치들이 납땜 등에 의해 장착될 수 있으며, 또는 그것들은 석판인쇄기법에 의해 제2도전성 회로기판(A2)상에 직접 형성될 수도 있다.

예를 들어, 하나의 실리콘웨이퍼에 있는 다수의 IC가 시료로 되는 것 등과같이 시료가 다수인 경우에는, 제2도전성 배선마다의 신호선들을 각각의 IC의 단자에 대해 저항기들을 통해 서로 병렬로 연결함으로써 전기적 시험기에 대한 입력선 및 출력선의 수가 감소될 수 있다.

제18도는 탐색기의 전기적 등가회로의 개략적인 도면이다.

제18도에서는 다수(m개)의 IC(111, 112, …, 11m)가 하나의 웨이퍼상에 형성되고, 각각의 IC(111, 112, …, l1m)상에는 범프(4)와 접촉되는 다수의 패드(n)가 형성된다. 각각의 패드에 대응하는 제2도전성 배선의 신호선은 각각의 IC(111, 112, …, 11m) 사이의 대응 패드와 접촉되는 범프(4)당 하나의 저항기를 통해 병렬로 연결된다. 실제로는, 각각의 IC(111, 112, …, 11m)의 제1패드에 대응하는 제2도전성 배선의 신호선은 저항기(R11, R2l, …, Rm1)를 통해 병렬로 연결되고, 연속적인 n개의 패드에 대응하는 제2도전성 배선의 신호선은 유사한 방식으로 병렬로 연결된다. 또한, 각각의 저항기(R11, R21, …, Rm1, …, Rln, R2n, …, Rmn)에는 각각의 콘덴서(C11, C21, …, Cm1, …, Cln, C2n, …, Cmn)가 병렬로 연결된다. 또한, 각각의 대배선은 각각의 IC(111, 112, …, 11m)에 병렬로 연결된다.

이러한 실시예에 따르면, 다수(m개)의 IC(111, 112, …, 11m)에 대한 신호처리가 병렬로 처리될 수 있기 때문에, 전기적 시험기에 대한 입력선 및 출력선의 수가 n개로 감소될 수 있다.

한편, 각각의 전력공급선이 각각의 IC(111, 112, …, 11m)에 독립적으로 연결되기 때문에, 전력공급선들이 병렬로 연결될 때에 전력공급선이 시료 중 어느 하나에서라도 단락에 의해 접지되면, 동시에 처리될 다른 시료들에 전력이 공급되지 않아 시험이 불가능해지는 문제점이 극복될 수 있다.

전술한 제2도전성 회로기판(A2)은 시료의 열팽창계수와 같거나 유사한 열팽창계수를 갖는 다층 회로기판이며, 시료가 예를 들어 하나의 실리콘웨이퍼에 있는 IC일 경우에는, 제2도전성 회로기판(A2)의 열팽창계수(CTE)는 2 내지 50ppm으로, 양호하게는 3 내지 10ppm으로 설정된다.

3. 탐색기(P)의 최종조립

전술한 바와 같이 제1도전성 회로기판(A1)과 제2도전성 회로기판(A2)의 위치조절을 수행하고 그것들을 플립칩 본드(flip chip bonder: Research Devices Co.에 의해 제조됨)를 이용하는 에폭시 접합제로 접합한 후에, 제1도전성 회로기판(A1)의 리드(2a)는 단일점접착(single point bonding), 일조접착(gang bonding)등과 같은 열접착이나 솔더 리플로우(solder reflowing) 등에 의해 제2도전성 회로기판(A2)에 연결된다.

제19도는 제11도에 도시된 제2도전성 회로기판 (A2)상에 제2도에 도시된 제1도전성 회로기판(A1)을 부착하여 고정시킴으로써 얻어진 탐색기(P)의 평면도이고, 제20도는 제19도의 C-D 선을 따라 취해진 단면도이다. 제19도와 제20도에서는, 다수의 제1도전성 회로기판(A1)이 웨이퍼(100)상에 형성된 IC들에 대응하는 위치에서 제2도전성 회로기판(A2)상에 고정되며, 각각의 제1도전성 회로기판(A1)의 범프(4)는 각각의 IC의 패드(101)와 접촉된다.

제1도전성 회로기판(A1)을 제2도전성 회로기판(A2)상에 부착함으로써 형성된 탐색기(P)는 인쇄기판(printed substrate) 등에 추가로 부착되며 배선이 연결되어 조립을 완료한다.

웨이퍼(100)의 크기가 큰 경우에는, 종종 웨이퍼의 크기에 대응하는 크기의 제2도전성 회로기판(A2)이 제조되기가 곤란하다. 이러한 경우에는 각각 용이하게 제공될 수 있는 크기를 갖는 다수의 도전성 회로기판으로 나누어 제2도전성 회로기판을 제공한 후에, 이러한 도전성 회로기판은 하나의 인쇄기판에 부착되어 일체로 되고, 이후 배선되어 크기가 큰 웨이퍼(100)에 대응하는 탐색기가 얻어진다. 이러한 경우에, 제1도전성 회로기판(A1)에 제2도전성 회로기판(A2)을 부착하는 것은 분리된 부분들로 제공된 다수의 도전성 회로기판을 접합하기 전이나 후에 수행될 수도 있다.

제21도는 제2도전성 회로기판(A2)이 다수의 부분으로 나뉘어 제공된 탐색기(P)의 일예를 도시한 평면도이고, 제22도는 제21도의 E-F선을 따라 취해진 단면도이다.

제21도와 제22도에 도시된 실시예에서는, 제2도전성 회로기판(A2)은 인쇄기판(5)에 부착되고 나서 배선되는 4개의 도전성 회로기판(A2l, A22, A23, A24)을 포함하고, 그러한 도전성 회로기판들은 전술한 바와 같은 방법으로 제1도전성 회로기판(A1)에 부착된다.

본 발명의 탐색기에 따르면, 열팽창으로 인한 탐색기와 시료 사이의 위치변동이 방지되어, 그 전기적 연결이 확실하게 이루어진다. 또한, 제1도전성 회로기판이 손상될 경우에는 수리나 교환이 용이해진다.

탄성체가 제1도전성 회로기판과 제2도전성 회로기판 사이에 배치되면, 시료의 단자(예를 들어, IC의 패드)들과 탐색기의 접촉부들 사이의 높이의 변화에 의한 부적절한 연결이 방지되어, 적응성이 보다 개선되고 전기적 연결이 한층 더 확실해진다.

시료가 다이싱 전의 웨이퍼상에 형성된 IC인 경우에는, 시험비용이 줄어들고 시험장치가 작아지며 시험기간이 줄어들고 흠결의 원인이 IC 의 제조의 전단계로 피드백되어 생산율이 개선되며 다이싱 후의 IC 칩에 비해 탁송이 용이해진다.

제2도전성 회로기판을 분리된 부분들로 제공함으로써, 크기가 큰 탐색기가 용이하게 제공될 수 있어서, 크기가 큰 웨이퍼상에 형성된 다수의 IC들이 동시에 시험될 수 있고 시험이 보다 효과적으로 행해질 수 있다.

제2도전성 배선에서의 신호선에 대해 하나 이상의 저항기를 직렬로 연결함으로써, 부하전압이 시료에 가해질 수 있고 시료에서의 단락에 의한 파전류의 발생이 방지될 수 있다. 특히, 콘덴서가 저항기에 대해 병렬로 연결된 경우에는 소음의 발생이 감소될 수 있다.

다이싱 전의 웨이퍼상에 형성된 다수의 IC인 경우와 같이 시료가 다수이고 각각의 시료의 단자에 대응하는 신호선들이 저항기들을 통해 서로 병렬로 연결된 경우에는, 제2도전성 배선들에서의 대배선이 병렬로 연결되고 하나의 공통배선에 연결될 수 있어, 전기적 시험기에 대한 입력선 및 출력선의 수가 감소될 수 있다.

제2도전성 배선에서의 전력공급선들이 서로 독립적인 배선인 경우에는, 전력공급선들이 병렬로 연결될 때 시료 중 하나에서라도 전력공급선이 단락에 의해 접지되면, 동시에 시험될 다른 시료에 대해 전력이 공급되지 않아 시험이 불가능해지는 문제점이 극복될 수 있다.

본 발명이 특정한 실시예를 참조로 상세히 설명되었지만, 당분야에 숙련된 자라면 본 발명의 범위나 정신을 벗어남이 없이도 변화 및 변경이 가능할 것이다.

Claims

시료(material to be tested)의 단자와 접촉되는 접촉부가 제1절연부 내에 제1절연부를 두께방향으로 관통하도록 배치되고 상기 접촉부가 상기 제1절연부와 제2절연부 사이에 형성된 제1도전성 배선(wiring)에 연결되는 구조를 갖는 제1도전성 회로기판과, 상기 시료의 전기적 특성을 시험하기 위한 전기적 시험기(tester)에 연결된 제2도전성 배선에 상기 제1도전성 배선이 연결되는 구조를 가지며 상기 시료의 열팽창계수와 동일하거나 유사한 열팽창계수를 갖는 제2도전성 회로기판을 포함하고, 상기 제1도전성 회로기판의 리드는 단일점접착(single point bonding), 일조접착(gang bonding) 등과 같은 열접착이나 솔더 리플로우(solder reflowing) 등에 의해 상기 제2도전성 회로기판에 전기적으로 연결되는 탐색기.
제1항에 있어서, 상기 제1도전성 회로기판과 상기 제2도전성 회로기판의 사이에는 탄성체가 배치되는 탐색기.
제1항에 있어서, 상기 제2도전성 배선은 신호선에 직렬로 연결된 하나 이상의 저항기를 구비하는 탐색기.
제3항에 있어서, 상기 저항기에 대해 병렬관계로 콘덴서가 연결되는 탐색기.
제1항에 있어서, 상기 제2도전성 배선에 대해 전력공급선(electric power supplying wires)이 서로 독립적으로 배선되는 탐색기.
제1항에 있어서, 상기 제2도전성 회로기판은 서로 접합되거나 하나의 인쇄기판에 부착되어 일체화되어 배선되는 다수의 도전성 회로기판을 포함하는 탐색기.
제1항에 있어서, 상기 시료는 다이싱(dicing: 입방체로 나누기) 전의 웨이퍼상에 형성된 집적회로인 탐색기.