JP2004193300A - 配線用補助パッケージ - Google Patents
配線用補助パッケージ Download PDFInfo
- Publication number
- JP2004193300A JP2004193300A JP2002358935A JP2002358935A JP2004193300A JP 2004193300 A JP2004193300 A JP 2004193300A JP 2002358935 A JP2002358935 A JP 2002358935A JP 2002358935 A JP2002358935 A JP 2002358935A JP 2004193300 A JP2004193300 A JP 2004193300A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- package
- bga
- auxiliary package
- printed circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
【課題】底面電極を有するIC(BGA等)の入力ピンの波形を、入力ピンの近傍で観測でき、また、未使用の出力ポート等の出力ピンが底面電極を有するICの内側に配置されている場合、使用可能なテストパッドをピン近傍にレイアウトでき、また波形整形用のダンピング抵抗を配置することを可能にし、また底面電極を有するICの多数のピンを検証用に観測したい場合に、配線長を短く、かつ使用コネクタ数を最小限にする。
【解決手段】プリント基板13を、底面電極を有するIC(BGA等)12と配線用補助パッケージ14でサンドイッチ状に挟む実装形態の当該プリント基板13において、当該IC(BGA等)12で観測が必要なピンを貫通VIA経由で当該IC(BGA等)12直下の配線用補助パッケージ14に接続し、その部品面側に波形観測用のテストパッド16を配置する。同様に、部品面側に、ダンピング抵抗やコネクタを配置する。
【選択図】 図2
【解決手段】プリント基板13を、底面電極を有するIC(BGA等)12と配線用補助パッケージ14でサンドイッチ状に挟む実装形態の当該プリント基板13において、当該IC(BGA等)12で観測が必要なピンを貫通VIA経由で当該IC(BGA等)12直下の配線用補助パッケージ14に接続し、その部品面側に波形観測用のテストパッド16を配置する。同様に、部品面側に、ダンピング抵抗やコネクタを配置する。
【選択図】 図2
Description
【0001】
【発明の属する技術分野】
本発明は、配線、外部端子およびその他部品を有する配線用補助パッケージに関する。
【0002】
【従来の技術】
近年、半導体集積回路は、多ピン化およびダウンサイジング化の要求に対し、BGA(Ball Grid Array)、CSP(Chip Scale Package)等の高密度実装が確実に進んでいる。このため、プリント基板上の配線も密集化が進んでおり、任意のスペースでの部品間の配線が困難になる場合がある。
これを解決する技術として、一旦外部に配線を引出す構造等の配線補助パッケージに関する技術が提案されているが、BGA等の高密度実装およびそれに伴うプリント配線板の配線の密集化により、動作検証にも影響が生じている。
【0003】
例えば、信号の波形やタイミングを検証する場合、理想的には各ICの入力ピンで波形を観測することが必要である。しかしながら、底面電極を有するIC(BGA等)の入力ピンについては、直接プローブ等を使用して波形を観測することができず、しかも電子部品周辺は配線が密集化しているために、観測点が入力ピンから離れてしまう場合が大半である。
【0004】
また、例えば、未使用の出力ポート等のピンが底面電極を有するIC(BGA等)の内周に配置されている場合に、回路の追加工等で当該ピンを使用可能とするためのテストパッド等をピン近傍にレイアウトするのは困難である。
また、ICの出力信号波形を整形するために、ダンピング抵抗を挿入するが、理想的には各ICの出力ピン近傍に配置することが必要である。しかしながら、底面電極を有するIC(BGA等)の出力ピン近傍は配線が密集化しているために、ダンピング抵抗の挿入位置が出力ピンから離れてしまう場合が大半である。
【0005】
配線用補助パッケージに関して既に提案されているものとしては、例えば特開平11−68026号公報に記載の『配線用補助パッケージおよび印刷回路配線板構造』がある。これは、内部に半導体集積回路を含まず、回路配線と外部端子のみの配線用補助パッケージを設け、ICに対してプリント配線板を介して相対的にこれを配置し、多ピンパッケージの下面には外周のみならず、中央部にも外部端子列を配置して、外周の端子列からはプリント配線板の表層と2層目を用いて信号線を取り出し、中央部の端子列には、多ピンパッケージにスルーホールを設け、配線用補助パッケージの中央部の端子とで配線し、内部回路配線を通して外周の端子列に至り、プリント配線板の表層と2層目を用いて信号線を取り出している。
【0006】
しかしながら、上記公報では、回路検証方法に関する検討がなく、検証精度に影響がでる可能性がある。
このように、配線および外部端子のみを有する配線用補助パッケージはあるが、パッケージ上にテストパッドやダンピング抵抗等の電子部品を有するなどの検証方法や、波形品質を考慮した配線用補助パッケージに関する技術は提案されていない。
【0007】
【特許文献1】
特開平11−68026号公報
【0008】
【発明が解決しようとする課題】
このように、従来、配線および外部端子のみを有する配線用補助パッケージは存在するが、パッケージ上にテストパッドやダンピング抵抗等の電子部品を有するなどの検証方法や、波形品質を考慮した配線用補助パッケージに関する技術は提案されていなかった。
【0009】
(目的)
そこで、本発明の目的は、上記のような従来の課題を解決し、底面電極を有するIC(BGA等)の入力ピンの波形を、入力ピンの近傍で観測することが可能な配線用補助パッケージを提供することである。
【0010】
【課題を解決するための手段】
本発明の配線用補助パッケージは、1)プリント基板を、底面電極を有するIC(BGA等)と配線用補助パッケージでサンドイッチ状に挟む実装形態の当該プリント基板において、当該IC(BGA等)で観測が必要なピンを貫通VIA経由で当該IC(BGA等)直下の配線用補助パッケージに接続し、その部品面側に波形観測用のテストパッドを有することを特徴としている。
【0011】
また、2)プリント基板を、底面電極を有するIC(BGA等)と配線用補助パッケージでサンドイッチ状に挟む実装形態の当該プリント基板において、未使用の出力ポート等のピンを貫通VIA経由で当該IC(BGA等)直下の配線用補助パッケージに接続し、更に貫通VIA経由で部品面側にテストパッドを有することを特徴としている。
【0012】
また、3)プリント基板を、底面電極を有するIC(BGA等)と配線用補助パッケージでサンドイッチ状に挟む実装形態の当該プリント基板において、底面電極を有するIC(BGA等)で観測が必要なピンを貫通VIA経由でIC(BGA等)直下の配線用補助パッケージに接続し、更に貫通VIA経由で部品面側にダンピング抵抗を有することを特徴としている。
【0013】
さらに、4)上記1)に記載の配線補助パッケージにおいて、底面電極を有するIC(BGA等)で観測が必要なピンを貫通VIA経由でIC(BGA等)直下の配線用補助パッケージに接続し、更に貫通VIA経由で部品面側に検証用のコネクタを有することを特徴としている。
【0014】
これにより、未使用の出力ポート等の出力ピンが底面電極を有するIC(BGA等)の内側に配置されている場合に、波形観測および回路の追加工等で使用可能なテストパッドをピン近傍に、かつ容易にレイアウトすることが可能となる。また、底面電極を有するIC(BGA等)の出力ピンの近傍に、波形整形用のダンピング抵抗を配置することが可能となり、その結果、波形品質を確保することができる。
さらに、底面電極を有するIC(BGA等)の多数のピンを検証用に観測したい場合に、配線長を短く、かつ使用コネクタ数を最小限にすることができる。
【0015】
【発明の実施の形態】
(概略構造)
図1は、本発明の配線用補助パッケージの断面構造図(概略)である。
図1に示すように、多層プリント基板13を挟んで、IC(BGA等)12と対応する位置に配線用補助パッケージ14を設ける。IC(BGA等)12の外部接続ピンで、プリント基板13の部品面で配線が引き出せない内周のピンを配線用補助パッケージ14経由でプリント基板13に接続する。
すなわち、例えば4周目以内の中央部から外部端子をスルーホールを通して配線用補助パッケージ14の対応する中央部の外部端子に接続し、プリント基板13の非部品面側を通して矢印のように外部に取り出す。この場合、配線用補助パッケージ14の内周も含む全ての外部端子が配線用補助パッケージ14の部品面に接続されている。
【0016】
(第1の実施形態)
図2は、本発明の第1の実施形態(請求項1に対応)を示す配線用補助パッケージの断面構造図である。
底面電極を有するIC(BGA等)12の入力ピンについては、直接プローブ等を使用して波形を観測することができず、しかも当該IC(BGA等)12の周辺は配線が密集化しているために、観測点が入力ピンから離れてしまう場合が大半である。
【0017】
そのため、図示するように、当該IC(BGA等)12で観測が必要なピンを貫通VIA経由で当該IC(BGA等)12直下の配線用補助パッケージ14に接続し、その部品面側に波形観測用のテストパッド16を配置する。16がテスト用パッド、15は未使用出力ポートのパッドである。
テスト用パッド16の観測用配線は、IC(BGA等)12の例えば中央部の外部端子からプリント基板13のスルーホールを通して配線用補助パッケージ14の対応する位置の外部端子に接続し、補助パッケージ14内のスルーホールを通過してテスト用パッド16に結合し、配線用補助パッケージ14の部品面を介して他のスルーホールを経由し、プリント基板13の非部品面側を通して矢印のように外部に取り出す。
【0018】
(第2の実施形態)
図2を用いて、第2の実施形態(請求項2に対応)を説明する。
未使用の出力ポートピンが底面電極を有するIC(BGA等)12の内周に配置されている場合に、回路の追加工等で当該ピンを使用可能とするためのテストパッド等をピン近傍にレイアウトするのは困難である。そのため、図示するように、当該ピンを貫通VIA経由で当該IC(BGA等)12直下の配線用補助パッケージ14に接続し、更に貫通VIA経由で部品面側に未使用テストパッド15を配置する。
【0019】
すなわち、図2の未使用出力ポートのパッド15の近傍の破線で示すように、IC(BGA等)12の内周に未使用の外部端子があり、それをテストするため、プリント基板13の同位置のスルーホールおよび配線補助パッケージ14の同位置のスルーホールを通過して補助パッケージ14の部品面に配置された未使用出力ポートのパッド15に接続する。他方の信号線は、実線で示すように補助パッケージ14の部品面に配線して補助パッケージ14の他のスルーホールを通してプリント基板13の表層から矢印の方向に取り出す。これにより、IC12の未使用の出力ポートピンのテストも容易に行うことができる。
【0020】
(第3の実施形態)
図3は、本発明の第3の実施形態(請求項3に対応)を示す配線用補助パッケージの断面構造図である。
底面電極を有するIC(BGA等)12の出力ピン近傍は配線が密集化しているために、ダンピング抵抗の挿入位置が出力ピンから離れてしまう場合が大半である。そのため、図示するように、観測が必要なピンを貫通VIA経由で電子部品直下の配線用補助パッケージ14に接続し、更に貫通VIA経由で部品面側にダンピング抵抗17を配置する。
【0021】
すなわち、IC12の内周の外部端子の近傍にダンピング抵抗を配置できないため、プリント基板13と配線用補助パッケージ14の内周の同位置にスルーホールを配置しておき、ダンピング抵抗を接続したい外部端子からの信号線を、プリント基板13と配線用補助パッケージ14のスルーホールを通過させて、配線用補助パッケージ14の部品面に配置したダンピング抵抗17に接続する。ダンピング抵抗17に接続された信号線の他側は、他のスルーホールを通してプリント基板13の表層から矢印のように外部に取り出す。
【0022】
(第4の実施形態)
図4は、本発明の第4の実施形態(請求項4に対応)を示す配線用補助パッケージの断面構造図である。
第1の実施形態(請求項1)の配線補助パッケージ14では、底面電極を有するIC(BGA等)12の多数のピンを検証用に観測したい場合、テストパッドの数が多くなってしまう。また、プリント基板13上に検証用のコネクタを配置する場合、各ピンの配線引出し方向がIC(BGA等)12の一方向だけでないと配線長が長くなったり、複数のコネクタを使用する必要が出てくる。
【0023】
このように、プリント基板13上に検証用のコネクタを配置する場合、各ピンの配線引出し方向がIC(BGA等)12の一方向だけでないと配線長が長くなったり、複数のコネクタを使用する必要が出てくる。
そこで、本実施形態では、図4に示すように、底面電極を有するIC(BGA等)12で観測が必要なピンを貫通VIA経由でIC(BGA等)12直下の配線用補助パッケージ14に接続し、更に貫通VIA経由で部品面側に検証用のコネクタ18を配置する。コネクタ18に接続した配線は、コネクタ18のパッド経由で再度プリント基板13に接続される。
【0024】
すなわち、IC12の内周の外部端子に観測のための信号線を接続して、当該信号線をプリント基板13と配線用補助パッケージ14の同位置に設けられたスルーホールを通して配線用補助パッケージ14の部品面に設けられたデバッグ用コネクタ18の配線に接続する。デバッグ用コネクタ18からの取出し用信号線は、配線用補助パッケージ14の他のスルーホールを通してプリント基板13の表層の端子に接続し、基板13の表層から図4の矢印のように外部に取り出される。
【0025】
【発明の効果】
以上説明したように、本発明によれば、下記のような効果を奏する。
1)底面電極を有するIC(BGA等)の入力ピンの信号波形を、入力ピンの近傍で観測することが可能となる。
2)未使用の出力ポート等の出力ピンが底面電極を有するIC(BGA等)の内側に配置されている場合に、波形観測および回路の追加工等で使用可能なテストパッドをピン近傍に、かつ容易にレイアウトすることが可能となる。
【0026】
3)底面電極を有するIC(BGA等)の出力ピンの近傍に、波形整形用のダンピング抵抗を配置することが可能となり、波形品質を確保することができる。
4)底面電極を有するIC(BGA等)の多数のピンを検証用に観測したい場合に、配線長を短く、かつ使用コネクタ数を最小限にすることが可能となる。
【図面の簡単な説明】
【図1】本発明の配線用補助パッケージの概略断面構造図である。
【図2】本発明の第1および第2の実施形態(請求項1,2)を示す配線用補助パッケージの断面構造図である。
【図3】本発明の第3の実施形態(請求項3)を示す配線用補助パッケージの断面構造図である。
【図4】本発明の第4の実施形態(請求項4)を示す配線用補助パッケージの断面構造図である。
【符号の説明】
11…貫通VIA、12…IC(BGA等)、13…プリント基板、
14…配線用補助パッケージ、15…未使用出力ポートのパッド、
16…テスト用パッド、17…ダンピング抵抗、18…デバッグ用コネクタ。
【発明の属する技術分野】
本発明は、配線、外部端子およびその他部品を有する配線用補助パッケージに関する。
【0002】
【従来の技術】
近年、半導体集積回路は、多ピン化およびダウンサイジング化の要求に対し、BGA(Ball Grid Array)、CSP(Chip Scale Package)等の高密度実装が確実に進んでいる。このため、プリント基板上の配線も密集化が進んでおり、任意のスペースでの部品間の配線が困難になる場合がある。
これを解決する技術として、一旦外部に配線を引出す構造等の配線補助パッケージに関する技術が提案されているが、BGA等の高密度実装およびそれに伴うプリント配線板の配線の密集化により、動作検証にも影響が生じている。
【0003】
例えば、信号の波形やタイミングを検証する場合、理想的には各ICの入力ピンで波形を観測することが必要である。しかしながら、底面電極を有するIC(BGA等)の入力ピンについては、直接プローブ等を使用して波形を観測することができず、しかも電子部品周辺は配線が密集化しているために、観測点が入力ピンから離れてしまう場合が大半である。
【0004】
また、例えば、未使用の出力ポート等のピンが底面電極を有するIC(BGA等)の内周に配置されている場合に、回路の追加工等で当該ピンを使用可能とするためのテストパッド等をピン近傍にレイアウトするのは困難である。
また、ICの出力信号波形を整形するために、ダンピング抵抗を挿入するが、理想的には各ICの出力ピン近傍に配置することが必要である。しかしながら、底面電極を有するIC(BGA等)の出力ピン近傍は配線が密集化しているために、ダンピング抵抗の挿入位置が出力ピンから離れてしまう場合が大半である。
【0005】
配線用補助パッケージに関して既に提案されているものとしては、例えば特開平11−68026号公報に記載の『配線用補助パッケージおよび印刷回路配線板構造』がある。これは、内部に半導体集積回路を含まず、回路配線と外部端子のみの配線用補助パッケージを設け、ICに対してプリント配線板を介して相対的にこれを配置し、多ピンパッケージの下面には外周のみならず、中央部にも外部端子列を配置して、外周の端子列からはプリント配線板の表層と2層目を用いて信号線を取り出し、中央部の端子列には、多ピンパッケージにスルーホールを設け、配線用補助パッケージの中央部の端子とで配線し、内部回路配線を通して外周の端子列に至り、プリント配線板の表層と2層目を用いて信号線を取り出している。
【0006】
しかしながら、上記公報では、回路検証方法に関する検討がなく、検証精度に影響がでる可能性がある。
このように、配線および外部端子のみを有する配線用補助パッケージはあるが、パッケージ上にテストパッドやダンピング抵抗等の電子部品を有するなどの検証方法や、波形品質を考慮した配線用補助パッケージに関する技術は提案されていない。
【0007】
【特許文献1】
特開平11−68026号公報
【0008】
【発明が解決しようとする課題】
このように、従来、配線および外部端子のみを有する配線用補助パッケージは存在するが、パッケージ上にテストパッドやダンピング抵抗等の電子部品を有するなどの検証方法や、波形品質を考慮した配線用補助パッケージに関する技術は提案されていなかった。
【0009】
(目的)
そこで、本発明の目的は、上記のような従来の課題を解決し、底面電極を有するIC(BGA等)の入力ピンの波形を、入力ピンの近傍で観測することが可能な配線用補助パッケージを提供することである。
【0010】
【課題を解決するための手段】
本発明の配線用補助パッケージは、1)プリント基板を、底面電極を有するIC(BGA等)と配線用補助パッケージでサンドイッチ状に挟む実装形態の当該プリント基板において、当該IC(BGA等)で観測が必要なピンを貫通VIA経由で当該IC(BGA等)直下の配線用補助パッケージに接続し、その部品面側に波形観測用のテストパッドを有することを特徴としている。
【0011】
また、2)プリント基板を、底面電極を有するIC(BGA等)と配線用補助パッケージでサンドイッチ状に挟む実装形態の当該プリント基板において、未使用の出力ポート等のピンを貫通VIA経由で当該IC(BGA等)直下の配線用補助パッケージに接続し、更に貫通VIA経由で部品面側にテストパッドを有することを特徴としている。
【0012】
また、3)プリント基板を、底面電極を有するIC(BGA等)と配線用補助パッケージでサンドイッチ状に挟む実装形態の当該プリント基板において、底面電極を有するIC(BGA等)で観測が必要なピンを貫通VIA経由でIC(BGA等)直下の配線用補助パッケージに接続し、更に貫通VIA経由で部品面側にダンピング抵抗を有することを特徴としている。
【0013】
さらに、4)上記1)に記載の配線補助パッケージにおいて、底面電極を有するIC(BGA等)で観測が必要なピンを貫通VIA経由でIC(BGA等)直下の配線用補助パッケージに接続し、更に貫通VIA経由で部品面側に検証用のコネクタを有することを特徴としている。
【0014】
これにより、未使用の出力ポート等の出力ピンが底面電極を有するIC(BGA等)の内側に配置されている場合に、波形観測および回路の追加工等で使用可能なテストパッドをピン近傍に、かつ容易にレイアウトすることが可能となる。また、底面電極を有するIC(BGA等)の出力ピンの近傍に、波形整形用のダンピング抵抗を配置することが可能となり、その結果、波形品質を確保することができる。
さらに、底面電極を有するIC(BGA等)の多数のピンを検証用に観測したい場合に、配線長を短く、かつ使用コネクタ数を最小限にすることができる。
【0015】
【発明の実施の形態】
(概略構造)
図1は、本発明の配線用補助パッケージの断面構造図(概略)である。
図1に示すように、多層プリント基板13を挟んで、IC(BGA等)12と対応する位置に配線用補助パッケージ14を設ける。IC(BGA等)12の外部接続ピンで、プリント基板13の部品面で配線が引き出せない内周のピンを配線用補助パッケージ14経由でプリント基板13に接続する。
すなわち、例えば4周目以内の中央部から外部端子をスルーホールを通して配線用補助パッケージ14の対応する中央部の外部端子に接続し、プリント基板13の非部品面側を通して矢印のように外部に取り出す。この場合、配線用補助パッケージ14の内周も含む全ての外部端子が配線用補助パッケージ14の部品面に接続されている。
【0016】
(第1の実施形態)
図2は、本発明の第1の実施形態(請求項1に対応)を示す配線用補助パッケージの断面構造図である。
底面電極を有するIC(BGA等)12の入力ピンについては、直接プローブ等を使用して波形を観測することができず、しかも当該IC(BGA等)12の周辺は配線が密集化しているために、観測点が入力ピンから離れてしまう場合が大半である。
【0017】
そのため、図示するように、当該IC(BGA等)12で観測が必要なピンを貫通VIA経由で当該IC(BGA等)12直下の配線用補助パッケージ14に接続し、その部品面側に波形観測用のテストパッド16を配置する。16がテスト用パッド、15は未使用出力ポートのパッドである。
テスト用パッド16の観測用配線は、IC(BGA等)12の例えば中央部の外部端子からプリント基板13のスルーホールを通して配線用補助パッケージ14の対応する位置の外部端子に接続し、補助パッケージ14内のスルーホールを通過してテスト用パッド16に結合し、配線用補助パッケージ14の部品面を介して他のスルーホールを経由し、プリント基板13の非部品面側を通して矢印のように外部に取り出す。
【0018】
(第2の実施形態)
図2を用いて、第2の実施形態(請求項2に対応)を説明する。
未使用の出力ポートピンが底面電極を有するIC(BGA等)12の内周に配置されている場合に、回路の追加工等で当該ピンを使用可能とするためのテストパッド等をピン近傍にレイアウトするのは困難である。そのため、図示するように、当該ピンを貫通VIA経由で当該IC(BGA等)12直下の配線用補助パッケージ14に接続し、更に貫通VIA経由で部品面側に未使用テストパッド15を配置する。
【0019】
すなわち、図2の未使用出力ポートのパッド15の近傍の破線で示すように、IC(BGA等)12の内周に未使用の外部端子があり、それをテストするため、プリント基板13の同位置のスルーホールおよび配線補助パッケージ14の同位置のスルーホールを通過して補助パッケージ14の部品面に配置された未使用出力ポートのパッド15に接続する。他方の信号線は、実線で示すように補助パッケージ14の部品面に配線して補助パッケージ14の他のスルーホールを通してプリント基板13の表層から矢印の方向に取り出す。これにより、IC12の未使用の出力ポートピンのテストも容易に行うことができる。
【0020】
(第3の実施形態)
図3は、本発明の第3の実施形態(請求項3に対応)を示す配線用補助パッケージの断面構造図である。
底面電極を有するIC(BGA等)12の出力ピン近傍は配線が密集化しているために、ダンピング抵抗の挿入位置が出力ピンから離れてしまう場合が大半である。そのため、図示するように、観測が必要なピンを貫通VIA経由で電子部品直下の配線用補助パッケージ14に接続し、更に貫通VIA経由で部品面側にダンピング抵抗17を配置する。
【0021】
すなわち、IC12の内周の外部端子の近傍にダンピング抵抗を配置できないため、プリント基板13と配線用補助パッケージ14の内周の同位置にスルーホールを配置しておき、ダンピング抵抗を接続したい外部端子からの信号線を、プリント基板13と配線用補助パッケージ14のスルーホールを通過させて、配線用補助パッケージ14の部品面に配置したダンピング抵抗17に接続する。ダンピング抵抗17に接続された信号線の他側は、他のスルーホールを通してプリント基板13の表層から矢印のように外部に取り出す。
【0022】
(第4の実施形態)
図4は、本発明の第4の実施形態(請求項4に対応)を示す配線用補助パッケージの断面構造図である。
第1の実施形態(請求項1)の配線補助パッケージ14では、底面電極を有するIC(BGA等)12の多数のピンを検証用に観測したい場合、テストパッドの数が多くなってしまう。また、プリント基板13上に検証用のコネクタを配置する場合、各ピンの配線引出し方向がIC(BGA等)12の一方向だけでないと配線長が長くなったり、複数のコネクタを使用する必要が出てくる。
【0023】
このように、プリント基板13上に検証用のコネクタを配置する場合、各ピンの配線引出し方向がIC(BGA等)12の一方向だけでないと配線長が長くなったり、複数のコネクタを使用する必要が出てくる。
そこで、本実施形態では、図4に示すように、底面電極を有するIC(BGA等)12で観測が必要なピンを貫通VIA経由でIC(BGA等)12直下の配線用補助パッケージ14に接続し、更に貫通VIA経由で部品面側に検証用のコネクタ18を配置する。コネクタ18に接続した配線は、コネクタ18のパッド経由で再度プリント基板13に接続される。
【0024】
すなわち、IC12の内周の外部端子に観測のための信号線を接続して、当該信号線をプリント基板13と配線用補助パッケージ14の同位置に設けられたスルーホールを通して配線用補助パッケージ14の部品面に設けられたデバッグ用コネクタ18の配線に接続する。デバッグ用コネクタ18からの取出し用信号線は、配線用補助パッケージ14の他のスルーホールを通してプリント基板13の表層の端子に接続し、基板13の表層から図4の矢印のように外部に取り出される。
【0025】
【発明の効果】
以上説明したように、本発明によれば、下記のような効果を奏する。
1)底面電極を有するIC(BGA等)の入力ピンの信号波形を、入力ピンの近傍で観測することが可能となる。
2)未使用の出力ポート等の出力ピンが底面電極を有するIC(BGA等)の内側に配置されている場合に、波形観測および回路の追加工等で使用可能なテストパッドをピン近傍に、かつ容易にレイアウトすることが可能となる。
【0026】
3)底面電極を有するIC(BGA等)の出力ピンの近傍に、波形整形用のダンピング抵抗を配置することが可能となり、波形品質を確保することができる。
4)底面電極を有するIC(BGA等)の多数のピンを検証用に観測したい場合に、配線長を短く、かつ使用コネクタ数を最小限にすることが可能となる。
【図面の簡単な説明】
【図1】本発明の配線用補助パッケージの概略断面構造図である。
【図2】本発明の第1および第2の実施形態(請求項1,2)を示す配線用補助パッケージの断面構造図である。
【図3】本発明の第3の実施形態(請求項3)を示す配線用補助パッケージの断面構造図である。
【図4】本発明の第4の実施形態(請求項4)を示す配線用補助パッケージの断面構造図である。
【符号の説明】
11…貫通VIA、12…IC(BGA等)、13…プリント基板、
14…配線用補助パッケージ、15…未使用出力ポートのパッド、
16…テスト用パッド、17…ダンピング抵抗、18…デバッグ用コネクタ。
Claims (4)
- プリント基板を、底面電極を有するBGA等のICと配線用補助パッケージでサンドイッチ状に挟む実装形態の当該プリント基板において、当該ICで観測が必要なピンを、貫通VIA経由で当該ICの直下の配線用補助パッケージに接続し、該パッケージの部品面側に波形観測用のテストパッドを配置することを特徴とする配線用補助パッケージ。
- プリント基板を、底面電極を有するBGA等のICと配線用補助パッケージでサンドイッチ状に挟む実装形態の当該プリント基板において、未使用の出力ポートのピンを、貫通VIA経由で当該ICの直下の配線用補助パッケージに接続し、さらに貫通VIA経由で該パッケージの部品面側にテストパッドを配置することを特徴とする配線用補助パッケージ。
- プリント基板を、底面電極を有するBGA等のICと配線用補助パッケージでサンドイッチ状に挟む実装形態の当該プリント基板において、底面電極を有するICで観測が必要なピンを、貫通VIA経由でICの直下の配線用補助パッケージに接続し、さらに貫通VIA経由で該パッケージの部品面側にダンピング抵抗を配置することを特徴とする配線用補助パッケージ。
- 請求項1に記載の配線用補助パッケージにおいて、
前記底面電極を有するBGA等のICで観測が必要なピンを、貫通VIA経由でICの直下の配線用補助パッケージに接続し、さらに貫通VIA経由で該パッケージの部品面側に検証用のコネクタを配置することを特徴とする配線用補助パッケージ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002358935A JP2004193300A (ja) | 2002-12-11 | 2002-12-11 | 配線用補助パッケージ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002358935A JP2004193300A (ja) | 2002-12-11 | 2002-12-11 | 配線用補助パッケージ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004193300A true JP2004193300A (ja) | 2004-07-08 |
Family
ID=32758478
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002358935A Pending JP2004193300A (ja) | 2002-12-11 | 2002-12-11 | 配線用補助パッケージ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004193300A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007258220A (ja) * | 2006-03-20 | 2007-10-04 | Nec Corp | 実装構造体および電子機器 |
JP2009188351A (ja) * | 2008-02-08 | 2009-08-20 | Ricoh Co Ltd | Lsiを装備する電装基板,画像形成制御板および画像形成装置 |
WO2011011013A1 (en) * | 2009-07-24 | 2011-01-27 | Hewlett-Packard Development Company, L.P. | Active pin connection monitoring system and method |
-
2002
- 2002-12-11 JP JP2002358935A patent/JP2004193300A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007258220A (ja) * | 2006-03-20 | 2007-10-04 | Nec Corp | 実装構造体および電子機器 |
JP2009188351A (ja) * | 2008-02-08 | 2009-08-20 | Ricoh Co Ltd | Lsiを装備する電装基板,画像形成制御板および画像形成装置 |
WO2011011013A1 (en) * | 2009-07-24 | 2011-01-27 | Hewlett-Packard Development Company, L.P. | Active pin connection monitoring system and method |
GB2484211A (en) * | 2009-07-24 | 2012-04-04 | Hewlett Packard Development Co | Active pin connection monitoring system and method |
GB2484211B (en) * | 2009-07-24 | 2014-04-23 | Hewlett Packard Development Co | Active pin connection monitoring system and method |
US8884630B2 (en) | 2009-07-24 | 2014-11-11 | Hewlett-Packard Development Company, L.P. | Active pin connection monitoring system and method |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7271016B2 (en) | Methods and apparatus for a flexible circuit interposer | |
JP2004523908A (ja) | プラスチックリード付きチップキャリア(plcc)および他の表面実装技術(smt)チップキャリアのためのアダプタ | |
KR101204224B1 (ko) | 모듈 기판 | |
JP3459765B2 (ja) | 実装検査システム | |
JP4343256B1 (ja) | 半導体装置の製造方法 | |
US6891384B2 (en) | Multi-socket board for open/short tester | |
US20080231302A1 (en) | Wafer translator having metallization pattern providing high density interdigitated contact pads for component | |
TWI801778B (zh) | 探針卡 | |
JP2010156569A (ja) | 積層lsiチップのシステム検査のための方法および装置 | |
JP2004193300A (ja) | 配線用補助パッケージ | |
KR100687687B1 (ko) | 멀티칩 모듈 패키징 방법 | |
JP2006278374A (ja) | 半導体装置及びその実装構造 | |
JP2007134427A (ja) | モジュールパッケージ及びモジュールパッケージの製造方法 | |
US6809524B1 (en) | Testing of conducting paths using a high speed I/O test package | |
JP2004233155A (ja) | プローブカードおよび半導体チップの検査方法 | |
JP2004311535A (ja) | チップサイズパッケージ半導体装置 | |
JP4022698B2 (ja) | 検査回路基板 | |
US20030234660A1 (en) | Direct landing technology for wafer probe | |
JP2007115958A (ja) | 半導体装置 | |
KR101106607B1 (ko) | 반도체 장치의 시험 장치 | |
KR20090047314A (ko) | 기판 검사 장치 | |
JP2003329726A (ja) | 中継基板 | |
KR101142340B1 (ko) | 반도체 패키지용 기판 및 그의 제조 방법 | |
JPH1117057A (ja) | 検査パッド付きbga型半導体装置 | |
JP2007266329A (ja) | 回路基板及びそれを有する電子装置 |