JP2006278374A - 半導体装置及びその実装構造 - Google Patents
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Abstract
【解決手段】半導体チップ2をインターポーザー3に接続してなる半導体装置1において、プリント配線基板9との接続に用いられる実装用端子4と、半導体チップ2の電気的テストに用いられる測定用端子5とからなる外部接続端子がインターポーザー3に設けられ、実装用端子4がインターポーザー3の周辺部に配され、測定用端子5の少なくとも一部が実装用端子4の内側に配されている半導体装置。
【選択図】図1
Description
図1は、本発明に基づく半導体装置の概略平面図(a)、及びA−A’線概略断面図(b)である。
プリント配線基板の規格が第1の実施の形態と同様であり、前記外部接続端子を80個配する場合、従来例によれば、図6(a)に示すように、半導体装置53のサイズは5.3mm×9.0mmとなった。これに対し、本実施の形態では、図2に示すように、実装用端子4を56個配置し、測定用端子5を24個配置した場合、半導体装置1のサイズは5.3mm×5.3mmとなる。
本発明に基づく半導体装置は、前記プリント配線基板に接続される。具体的には、図3に示すように、本発明に基づく半導体装置1の実装用端子4とプリント配線基板9のランド10とがはんだバンプ8によって接続され、本発明に基づく半導体装置1がプリント配線基板9に接続される。
5…測定用端子、6…樹脂、7a、7b…電極、8…はんだバンプ、
9…プリント配線基板、10…ランド
Claims (9)
- 半導体チップをインターポーザーに接続してなる半導体装置において、プリント配線基板との接続に用いられる実装用端子と、半導体チップの電気的テストに用いられる測定用端子とからなる外部接続端子が前記インターポーザーに設けられ、前記実装用端子が前記インターポーザーの周辺部に配され、前記測定用端子の少なくとも一部が前記実装用端子の内側に配されていることを特徴とする、半導体装置。
- 前記測定用端子が前記半導体チップの中央部に配されている、請求項1に記載した半導体装置。
- 前記測定用端子の配列ピッチが、前記実装用端子より狭ピッチ又は/及び狭サイズに配置されている、請求項1に記載した半導体装置。
- 前記測定用端子にプローブが接触されて前記電気的テストが行われる、請求項1に記載した半導体装置。
- 半導体チップをインターポーザーに接続してなる半導体装置において、プリント配線基板との接続に用いられる実装用端子と、半導体チップの電気的テストに用いられる測定用端子とからなる外部接続端子が前記インターポーザーに設けられ、前記実装用端子が前記インターポーザーの周辺部に配され、前記測定用端子の少なくとも一部が前記実装用端子の内側に配されていることを特徴とする半導体装置が、前記プリント配線基板に接続された、実装構造。
- 前記測定用端子が前記半導体チップの中央部に配されている、請求項5に記載した実装構造。
- 前記測定用端子の配列ピッチが、前記実装用端子より狭ピッチ又は/及び狭サイズに配置されている、請求項5に記載した実装構造。
- 前記測定用端子にプローブが接触されて前記電気的テストが行われる、請求項5に記載した実装構造。
- 前記プリント配線基板には測定用端子が設けられていない、請求項5に記載した実装構造。
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Application Number | Priority Date | Filing Date | Title |
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JP2006278374A true JP2006278374A (ja) | 2006-10-12 |
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JP (1) | JP4539396B2 (ja) |
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RD13 | Notification of appointment of power of sub attorney |
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A621 | Written request for application examination |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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RD02 | Notification of acceptance of power of attorney |
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