KR20140084518A - 인터포저를 포함하는 시스템 인 패키지 - Google Patents

인터포저를 포함하는 시스템 인 패키지 Download PDF

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KR20140084518A
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Abstract

본 발명의 시스템 인 패키지(SiP)는 메인 기판, 상기 메인 기판 상에 배치되는 제1패키지, 및 상기 제1패키지 상에 배치되는 제2패키지를 포함하고, 상기 제1패키지는 제1인터포저와, 상기 제1인터포저 상에 수직으로 적층되는 메모리 반도체 칩들을 포함하고, 상기 제2패키지는 제2인터포저와, 상기 제2인터포저 상에 수평으로 배열되는 비메모리 반도체 칩들을 포함한다. 본 발명의 시스템 인 패키지에 의하면, 실장 면적을 최소화하고 소자의 X-ray 불량 검사를 용이하게 할 수 있다.

Description

인터포저를 포함하는 시스템 인 패키지{System in package including interposer}
본 발명은, 인터포저를 포함하는 시스템 인 패키지에 관한 것으로, 더 자세하게는 종류가 다른 반도체 칩들이 동일한 기판 상에 상하로 적층되는 시스템 인 패키지(SiP)를 통하여 패키지의 전체 사이즈를 감소시키는 동시에 표면 실장 기술(SMT)용 소자가 인터포저를 매개로 최상단에 배치됨으로써 X-ray를 통한 소자의 불량 검출이 용이한 시스템 인 패키지에 관한 것이다.
일반적으로, 반도체 패키지는 인쇄회로기판(Printed Circuit Board, PCB) 상에 반도체 칩이 실장되는 구조를 갖는다. 반도체 패키지를 이용하여 특정 전자 회로 세트를 구현하기 위해서는 반도체 칩뿐만 아니라 특성 열화가 없는 신호 전달에 필수적인 여러 가지 수동 소자들이 기판에 실장될 수 있다. 수동 소자로는 커패시터(capacitor), 저항(resistor), 인덕터(Inductor) 등이 있을 수 있다.
한편, 다수의 메모리 반도체 칩과 로직 반도체 칩이 동일한 기판 상에 적층될 때 전체 사이즈가 증가되는 경향이 있기 때문에, 패키지의 사이즈를 줄이기 위하여, 반도체 칩들을 상하로 적층하는 시스템 인 패키지(SiP) 기술이 제공되고 있다.
도 1에는 종래 기술에 의한 시스템 인 패키지의 구성이 단면도로 도시되어 있다.
도 1을 참조하면, 기판(20) 상에는 메모리 반도체 칩들(30)이 실장되고, 기판(20)의 하부에는 리세스 영역(R)이 형성될 수 있다. 이러한 리세스 영역(R)에 수동 소자(32)나 로직 반도체 칩(34)이 실장됨으로써, 상기 각종 소자들(32, 34)이 기판(20)과 전기적으로 연결될 수 있다.
이와 같이, 기판(20) 위에는 메모리 반도체 칩들(30)이 실장되고, 기판(20)의 하부나 내부에는 각종 수동 소자(32)나 로직 반도체 칩(34)이 실장됨으로써, 전체 반도체 패키지(10)의 사이즈와 배선 길이를 줄일 수 있는 장점이 있다.
그러나 각종 소자들(32, 34)이 기판(20)의 하부나 내부에 장착됨으로써, X-ray 불량 검출이 매우 곤란해지는 문제점이 있다.
따라서 본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 인터포저를 이용하여 패키지의 전체 사이즈를 줄일 수 있는 인터포저를 포함하는 시스템 인 패키지를 제공하는 것이다.
본 발명의 다른 목적은 표면 실장 기술용 각종 소자의 X-ray 불량 검출을 용이하게 하는 인터포저를 포함하는 시스템 인 패키지를 제공하는 것이다.
전술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 따르면, 본 발명의 시스템 인 패키지(SiP)는 메인 기판, 상기 메인 기판 상에 배치되는 제1인터포저, 상기 제1인터포저 상에 배치되는 제1반도체 소자, 상기 제1반도체 소자 상에 배치되는 제2인터포저, 및 상기 제2인터포저 상에 배치되는 제2반도체 소자를 포함한다.
본 발명의 다른 특징에 의하면, 본 발명의 시스템 인 패키지(SiP)는 메인 기판, 상기 메인 기판 상에 배치되는 제1패키지, 및 상기 제1패키지 상에 배치되는 제2패키지를 포함하고, 상기 제1패키지는 제1인터포저와, 상기 제1인터포저 상에 수직으로 적층되는 메모리 반도체 칩들을 포함하고, 상기 제2패키지는 제2인터포저와, 상기 제2인터포저 상에 수평으로 배열되는 비메모리 반도체 칩들을 포함한다.
위에서 설명한 바와 같이, 본 발명의 구성에 의하면 다음과 같은 효과를 기대할 수 있다.
첫째, 기판의 표면에 실장되던 SMT 용 각종 소자를 인터포저를 이용하여 패키지의 최상단에 배치함으로써, 실장 면적을 최소화하고, 소자의 X-ray 불량 검사를 용이하게 할 수 있다.
둘째, 2개의 인터포저를 이용하여 이종 반도체 칩들을 각각 패키지화하고, 2개의 인터포저를 관통 전극으로 연결함으로써 인터포저를 이용하여 반도체 칩들을 효과적으로 제어할 수 있고, 외부 신호를 신속하게 전달하며, 배선 길이를 최소한으로 줄일 수 있다.
도 1은 종래 기술에 의한 시스템 인 패키지의 구성을 나타내는 단면도.
도 2는 본 발명에 의한 인터포저를 포함하는 시스템 인 패키지의 구성을 나타내는 단면도.
이하, 상기한 바와 같은 구성을 가지는 본 발명에 의한 인터포저(interposer)를 포함하는 시스템 인 패키지(SiP)의 바람직한 실시예를 첨부된 도면을 참고하여 상세하게 설명한다.
도 2에는 본 발명에 의한 인터포저를 포함하는 시스템 인 패키지의 구성이 단면도로 도시되어 있다.
도 2를 참조하면, 본 발명의 인터포저를 포함하는 시스템 인 패키지(100)는, 메인 기판(200)과, 메인 기판(200) 상에 배치되는 제1인터포저(300)와, 제1인터포저(300) 상에 적층되는 다수개의 제1반도체 소자(400)와, 제1반도체 소자(400) 상에 배치되는 제2인터포저(500)와, 제2인터포저(500) 상에 배치되는 제2반도체 소자(600), 및 이를 보호하는 몰딩부재(700)를 포함한다.
제1인터포저(300)와 제1반도체 소자(400)는 메모리 기능의 제1패키지(P1)를 구성할 수 있다. 제2인터포저(500)와 제2반도체 소자(600)는 비메모리 기능의 제2패키지(P2)를 구성할 수 있다. 따라서 2개의 인터포저(300, 500)를 매개로 이종 반도체 칩들을 하나의 메인 기판(200) 상에 패키지화하고, 비메모리 기능의 제2패키지(P2)를 메모리 기능의 제1패키지(P1) 상에 배치함으로써, 패키지의 사이즈를 현저하게 감소시키는 동시에 적층이 용이해질 뿐만 아니라 제2패키지(P2)에 실장되는 각종 소자의 불량 검출도 수율이 향상된다.
메인 기판(200)은 외부로부터 인가되는 신호를 제1인터포저(300) 혹은 제2인터포저(500)에 전달할 수 있다. 이를 위하여 인쇄회로기판(PCB)으로 구성되는 메인 기판(200)의 저면 및 상면에는 각각 다수의 하부 및 상부 접속 패드들(210, 220)과, 접속 패드들(210, 220)을 절연하는 보호막(도시되지 않음)이 형성될 수 있다.
도면에는 도시되지 않았지만, 접속 패드들(210, 220)을 상호 연결시키는 재배선 패턴들, 및 관통 전극들이 메인 기판(200)의 표면 및 내부에 더 포함될 수 있다. 접속 패드들(210, 220)은 전기 전도성이 우수한 구리(Cu), 알루미늄(Al), 니켈(Ni), 백금(Pt), 은(Ag), 금(Au) 또는 이들의 조합을 포함할 수 있다. 특히 하부 접속 패드들(210)은 솔더 볼 혹은 솔더 범프가 안착되는 볼 랜드일 수 있다.
하부 접속 패드들(210)에는 외부와 연결되는 기판 접속 단자들(230)이 부착될 수 있다. 기판 접속 단자들(230)은 하부 접속 패드들(210)과, 관통 전극들(도시되지 않음), 재배선 패턴들(도시되지 않음) 및 상부 접속 패드들(220)을 통하여 제1인터포저(300)와 전기적으로 연결될 수 있다. 기판 접속 단자들(230)은 솔더 볼 또는 솔더 범프일 수 있다. 기판 접속 단자들(230)은 금(Au), 은(Ag), 니켈(Ni), 및 구리(Cu) 합금 중에서 선택된 하나를 포함할 수 있다.
제1인터포저(300)는 외부의 신호를 메인 기판(200)으로부터 전달받아 제1반도체 소자(400) 혹은 제2인터포저(500)로 전달할 수 있다. 이를 위하여 제1인터포저(300)는 양측 표면으로 구성되는 제1베어 기판(310), 제1베어 기판(310)을 관통하여 상기 양측 표면을 연결하는 제1관통 전극들(320), 제1관통 전극들(320)과 전기적으로 연결되는 제1재배선 패턴들(330), 제1재배선 패턴들(330)을 노출시키는 제1패시베이션막(도시되지 않음) 및 제1재배선 패턴들(330)과 접촉되는 제1접속 단자들(340)을 포함한다. 제1베어 기판(310)은, 실리콘 기판, 유리 기판 혹은 사파이어 기판을 포함할 수 있다. 제1인터포저(300)는 제1접속 단자(340)를 통하여 메인 기판(200)과 전기적으로 연결될 수 있다. 제1접속 단자(340)는 솔더 볼 혹은 솔더 범프로 구성될 수 있다.
제1반도체 소자(400)는, 다수의 메모리 반도체 칩들(410, 420, 430, 440)로 구성되고, 각 메모리 반도체 칩들(410, 420, 430, 440)은 내부에 형성되는 집적 회로(도시되지 않음), 상기 집적 회로와 전기적으로 연결되는 메모리 칩 패드들(412, 422, 432, 442) 및, 메모리 칩 패드들(412, 422, 432, 442)과 접촉하는 메모리 관통 전극들(414, 424, 434, 444)을 포함한다. 메모리 반도체 칩들(410, 420, 430, 440)은 접착부재들(416, 426, 436, 446)을 통하여 적층될 수 있다.
다수의 메모리 반도체 칩들(410, 420, 430, 440)은, 비휘발성 메모리, 수시로 접근 가능한 휘발성 메모리 및/또는 기타 다양한 종류의 메모리를 포함할 수 있다. 가령, 플래시 메모리 칩, DRAM 칩, PRAM 칩 또는 이들의 조합을 포함할 수 있다.
상기 상하에 위치하는 각각의 메모리 관통 전극들(414, 424, 434, 444)은 메모리 칩 패드들(412, 422, 432, 442)을 통해 전기적으로 연결될 수 있다. 이와 같이, 상부에 위치한 메모리 반도체 칩(가령, 420)에 형성된 관통 전극(가령, 424)의 저면과 하부에 위치한 메모리 반도체 칩(가령, 410)에 형성된 관통 전극(가령, 414)의 상면이 메모리 칩 패드(가령, 422)로 연결되고, 마찬가지로 다수의 메모리 반도체 칩들(430, 440)의 관통 전극들(434, 444)이 메모리 칩 패드(442)로 연결되는 방식으로 다수개의 메모리 반도체 칩들(410, 420, 430, 440)이 그 숫자에 제한을 받지 않고 상하로 적층될 수 있다.
다만 실시예에서는 다수의 메모리 반도체 칩들(410, 420, 430, 440)을 단순히 연결하는 것으로 구성하였지만, 고집적의 적층 패키지를 실현하고, 각 메모리 반도체 칩들(410, 420, 430, 440)이 상이한 신호 별로 구분될 수 있도록, 메모리 반도체 칩들(410, 420, 430, 440) 내에 재배선층(RDL)을 형성하고, 재배선층(RDL)를 각 메모리 반도체 칩들(410, 420, 430, 440)을 관통하는 메모리 관통 전극들(414, 424, 434, 444) 혹은 이와 접촉하는 메모리 칩 패드들(412, 422, 432, 442)과 전기적으로 연결할 수 있다.
메모리 관통 전극들(414, 424, 434, 444)과 메모리 칩 패드들(412, 422, 432, 442)을 통하여 메모리 반도체 칩들(410, 420, 430, 440)이 상호 연결될 수 있을 뿐만 아니라, 메모리 반도체 칩들(410, 420, 430, 440)이 제1인터포저(300)와도 전기적으로 연결될 수 있다. 메모리 칩 패드들(412, 422, 432, 442) 대신에 솔더 볼이 사용될 수 있다. 메모리 관통 전극들(414, 424, 434, 444) 대신에 골드 와이어(Gold wire)를 이용하여 제1인터포저(300)와 전기적으로 연결될 수 있다.
제2인터포저(500)는 외부의 신호를 메인 기판(200) 혹은 제1인터포저(300)로부터 전달받아 제2반도체 소자(600)로 전달할 수 있다. 이를 위하여 제2인터포저(500)는 제2베어 기판(510), 제2베어 기판(510)을 관통하는 제2관통 전극들(520), 제2관통 전극들(520)과 전기적으로 연결되는 제2재배선 패턴들(530), 제2재배선 패턴들(530)을 노출시키는 제2패시베이션막(도시되지 않음)을 포함한다.
제2반도체 소자(600)는, 각종 반도체 칩들(610, 620, 630)로 구성될 수 있다. 각종 반도체 칩들(610, 620, 630)은 제2재배선 패턴들(612, 622, 632)을 통하여 제2인터포저(500)와 전기적으로 연결될 수 있다.
제2반도체 소자(600)는 로직 반도체 칩(610)일 수 있다. 가령, 제2반도체 소자(600)는 제어 칩(controller chip), 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러 또는 이와 유사한 것들을 포함할 수 있다.
제2반도체 소자(600)는 버퍼 메모리 반도체 칩(620)일 수 있다. 버퍼 메모리 반도체 칩(620)은 DRAM 칩 혹은 SRAM 칩일 수 있다.
제2반도체 소자(600)는 능동 소자에 제한되지 않는다. 즉, 제2반도체 소자(600)는 그 밖에 각종 수동 소자(630)를 포함할 수 있다. 수동 소자(630)는 예컨대, 커패시터(capacitor), 저항(resistor), 인덕터(inductor), 및 안테나(antenna) 등이 있다.
그 밖에 제2반도체 소자(600)는 태양 전지 등 광전 소자를 포함하거나 혹은 트랜지스터 등 파워 소자를 포함할 수 있다.
이상에서 살펴본 바와 같이, 본 발명은 종류가 다른 반도체 칩들이 동일한 기판 상에 상하로 적층되는 시스템 인 패키지(SiP)를 통하여 패키지의 전체 사이즈가 감소되는 동시에 SMT 용 소자가 패키지 최상단에 배치됨으로써 X-ray를 통한 소자의 불량 검출에 적합한 구성을 기술적 사상으로 하고 있음을 알 수 있다. 이와 같은 본 발명의 기본적인 기술적 사상의 범주 내에서, 당업계의 통상의 지식을 가진 자에게 있어서는 다른 많은 변형이 가능할 것이다.
100: 시스템 인 패키지 200: 메인 기판
210: 하부 접속 패드 220: 상부 접속 패드
230: 기판 접속 단자 300: 제1인터포저
310: 제1베어 기판 320: 제1관통 전극
330: 제1재배선 패턴 340: 제1접속 단자
400: 제1반도체 소자
410, 420, 430, 440: 메모리 반도체 칩
412, 422, 432, 442: 메모리 칩 패드
414, 424, 434, 444: 메모리 관통 전극
416, 426, 436, 446: 접착부재
500: 제2인터포저 510: 제2베어 기판
520: 제2관통 전극 530: 제2재배선 패턴
600: 제2반도체 소자 610: 로직 반도체 칩
612, 622, 633: 제2재배선 패턴 620: 버퍼 메모리 반도체 칩
630: 수동 소자 700: 몰딩부재
P1: 제1패키지 P2: 제2패키지

Claims (13)

  1. 메인 기판;
    상기 메인 기판 상에 배치되는 제1인터포저;
    상기 제1인터포저 상에 배치되는 제1반도체 소자;
    상기 제1반도체 소자 상에 배치되는 제2인터포저; 및
    상기 제2인터포저 상에 배치되는 제2반도체 소자를 포함하는 것을 특징으로 하는 인터포저를 포함하는 시스템 인 패키지.
  2. 제 1 항에 있어서,
    상기 메인 기판은,
    인쇄회로기판의 저면 및 상면에 형성되는 하부 및 상부 접속 패드들;
    상기 접속 패드들을 상호 연결시키는 관통 전극들 및 재배선 패턴들; 및
    상기 하부 접속 패드들과 접촉하여, 외부 신호를 상기 재배선 패턴들, 상기 관통 전극들, 그리고 상기 상부 접속 패드들을 통하여 상기 제1인터포저에 전달하는 기판 접속 단자들을 포함하는 것을 특징으로 하는 인터포저를 포함하는 시스템 인 패키지.
  3. 제 1 항에 있어서,
    상기 제1인터포저는,
    양면으로 구성되는 제1베어 기판;
    상기 양면을 연결하는 제1관통 전극들;
    상기 제1관통 전극들을 전기적으로 연결하는 제1재배선 패턴들; 및
    상기 제1재배선 패턴들과 접촉하여, 상기 메인 기판으로부터 전달받은 외부 신호를 제1관통 전극들을 통하여 상기 제1반도체 소자에 전달하는 제1접속 단자들을 포함하는 것을 특징으로 하는 인터포저를 포함하는 시스템 인 패키지.
  4. 제 1 항에 있어서,
    상기 제1반도체 소자는,
    다수의 플래시 메모리 반도체 칩들을 포함하는 것을 특징으로 하는 인터포저를 포함하는 시스템 인 패키지.
  5. 제 4 항에 있어서,
    상기 메모리 반도체 칩은,
    내부에 형성되는 집적 회로;
    상기 집적 회로와 전기적으로 연결되는 메모리 칩 패드; 및
    상기 메모리 칩 패드와 접촉하는 메모리 관통 전극을 포함하되.
    상기 다수의 메모리 반도체 칩은 접착부재를 이용하여 상하로 적층되고, 상기 상하에 위치하는 각 메모리 관통 전극들은 각 메모리 칩 패드들을 통해 전기적으로 연결되는 것을 특징으로 하는 인터포저를 포함하는 시스템 인 패키지.
  6. 제 1 항에 있어서,
    상기 제2인터포저는,
    양면을 포함하는 제2베어 기판;
    상기 양면을 관통하는 제2관통 전극들;
    상기 제2관통 전극들과 접촉하여, 상기 메인 기판 혹은 상기 제1인터포저로부터 전달받은 외부 신호를 상기 제2관통 전극들을 통하여 상기 제2반도체 소자에 전달하는 제2재배선 패턴들을 포함하는 것을 특징으로 하는 인터포저를 포함하는 시스템 인 패키지.
  7. 제 1 항에 있어서,
    상기 제2반도체 소자는,
    로직 메모리 칩을 포함하는 것을 특징으로 하는 인터포저를 포함하는 시스템 인 패키지.
  8. 제 1 항에 있어서,
    상기 제2반도체 소자는,
    버퍼 메모리 반도체 칩을 포함하는 것을 특징으로 하는 인터포저를 포함하는 시스템 인 패키지.
  9. 제 1 항에 있어서,
    상기 제2반도체 소자는,
    커패시터, 저항, 인덕터 및 안테나 중에서 선택되는 수동 소자를 포함하는 것을 특징으로 하는 인터포저를 포함하는 시스템 인 패키지.
  10. 메인 기판;
    상기 메인 기판 상에 배치되는 제1패키지; 및
    상기 제1패키지 상에 배치되는 제2패키지를 포함하고,
    상기 제1패키지는, 제1인터포저와, 상기 제1인터포저 상에 수직으로 적층되는 메모리 반도체 칩들을 포함하고,
    상기 제2패키지는, 제2인터포저와, 상기 제2인터포저 상에 수평으로 배열되는 비메모리 반도체 칩들을 포함하는 것을 특징으로 하는 인터포저를 포함하는 시스템 인 패키지.
  11. 제 10 항에 있어서,
    상기 제1인터포저와 상기 제2인터포저는 상기 메모리 반도체 칩들을 관통하는 관통 전극들과, 상기 관통 전극들과 접촉하는 메모리 칩 패드들을 통하여 전기적으로 연결되는 것을 특징으로 하는 시스템 인 패키지.
  12. 제 11 항에 있어서,
    상기 제2인터포저는 상기 제1인터포저를 통하여 상기 메인 기판으로부터 외부 신호를 수신하는 것을 특징으로 하는 인터포저를 포함하는 시스템 인 패키지.
  13. 제 12 항에 있어서,
    상기 비메모리 반도체 칩들은, 로직 반도체 칩과 수동 소자의 조합으로 구성되는 것을 특징으로 하는 인터포저를 포함하는 시스템 인 패키지.
KR1020120154049A 2012-12-27 2012-12-27 인터포저를 포함하는 시스템 인 패키지 KR20140084518A (ko)

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