KR20120056052A - 반도체 패키지 - Google Patents
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- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
Abstract
전자파 장애 및 크로스토크가 개선된 반도체 패키지가 제공된다. 본 발명에 따른 반도체 패키지는 기판, 상기 기판의 상면에 형성되며 상기 기판과 전기적으로 연결되는 적어도 하나 이상의 제1 반도체 칩 및 상기 제1 반도체 칩의 상면에 형성되며 상기 제1 반도체 집과 전기적으로 연결되는 적어도 하나 이상의 제2 반도체 칩을 포함하되, 상기 제1 반도체 칩 및 제2 반도체 칩의 상면에는 각각 제1 도전층 및 제2 도전층이 형성되고, 상기 제1 도전층 및 제2 도전층이 접지부와 연결되어 있다.
Description
본 발명은 반도체 패키지에 관한 것으로, 보다 구체적으로는 전자파 장애 및 크로스토크가 개선된 반도체 패키지에 관한 것이다.
전자 기기의 소형?경량?박형화를 실현하기 위해 반도체 칩을 고밀도로 실장하는 기술이 개발되어 왔다. 그 중 하나가 복수의 반도체 칩을 모아서 단일의 패키지 내에 실장하는 멀티칩 패키지 기술이다. 멀티칩 패키지 중에서도 더욱 고밀도로 실장하기 위해 복수의 반도체 칩을 적층 실장하는 기술이 개발되어 있다. 또한, 멀티칩 패키지 중 서로 다른 기능을 갖는 복수의 반도체 칩을 단일의 패키지 내에 밀봉하여 시스템화를 실현한 것을 시스템 인 패키지(system-in-pakage, SIP)라고 하여 개발이 진행되고 있다.
그러나, 이와 같이 반도체 칩을 적층한 구조에서는 각각의 칩이 전기적인 작동 중에 전자파를 발산하여 대향하는 반도체 칩 간에 전기 신호가 서로 간섭하고(crosstalk), 노이즈가 발생하는 전자파 장애(electromagnetic interference, EMI)가 문제가 되고 있다. 특히, Hand-held Phone(HHP) 같은 휴대용 장치에서는 EMI가 발생할 경우 수신 감도가 저하되어 EMI 개선의 필요성이 더욱 증대되고 있다.
본 발명이 해결하려는 과제는, 전자파 장애 및 크로스토크가 개선된 반도체 패키지를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 패키지는, 기판, 상기 기판의 상면에 형성되며 상기 기판과 전기적으로 연결되는 적어도 하나 이상의 제1 반도체 칩 및 상기 제1 반도체 칩의 상면에 형성되며 상기 제1 반도체 칩과 전기적으로 연결되는 적어도 하나 이상의 제2 반도체 칩을 포함하되,
상기 제1 반도체 칩 및 제2 반도체 칩의 상면에는 각각 제1 도전층 및 제2 도전층이 형성되고, 상기 제1 도전층 및 제2 도전층이 접지부와 연결된다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 패키지는, 기판, 상기 기판의 상면에 형성되며 상기 기판과 제1 접속 부재에 의해 전기적으로 연결되는 적어도 하나 이상의 제1 반도체 칩 및 상기 제1 반도체 칩의 상면에 형성되며 상기 제1 반도체 칩과 제2 접속 부재에 의해 전기적으로 연결되는 적어도 하나 이상의 제2 반도체 칩을 포함하되, 상기 제1 반도체 칩 및 제2 반도체 칩의 상면에는 각각 제1 도전층 및 제2 도전층이 형성되고, 상기 제2 접속 부재는 적어도 하나 이상의 제2 접지 접속 부재를 포함하고, 상기 제1 도전층 및 제2 도전층이 상기 제2 접지 접속 부재와 연결된다.
상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 반도체 패키지는, 기판, 상기 기판의 상면에 형성되며 상기 기판과 제1 접속 부재에 의해 전기적으로 연결되는 적어도 하나 이상의 제1 반도체 칩 및 상기 제1 반도체 칩의 상면에 형성되며 상기 제1 반도체 칩과 제2 접속 부재에 의해 전기적으로 연결되는 적어도 하나 이상의 제2 반도체 칩을 포함하되, 상기 제1 반도체 칩 및 제2 반도체 칩의 상면에는 각각 제1 도전층 및 제2 도전층이 형성되고, 상기 제2 접속 부재는 적어도 하나 이상의 제2 접지 접속 부재를 포함하고, 상기 제1 도전층이 상기 제2 접지 접속 부재와 연결되고, 상기 제2 도전층이 상기 제1 도전층과 연결된다.
상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 반도체 패키지는, 기판, 상기 기판의 상면에 형성되며 상기 기판과 전기적으로 연결되는 적어도 하나 이상의 제1 반도체 칩 및 상기 제1 반도체 칩의 상면에 형성되며 상기 제1 반도체 집과 전기적으로 연결되는 적어도 하나 이상의 제2 반도체 칩을 포함하되, 상기 제1 반도체 칩 및 제2 반도체 칩의 상면에는 각각 제1 도전층 및 제2 도전층이 형성되고, 상기 기판의 상면에는 접지부와 연결되는 제3 도전층이 형성되며, 상기 제1 도전층 또는 제2 도전층이 상기 제3 도전층과 연결된다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 2는 도 1의 반도체 패키지 중 제1 반도체 칩의 사시도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 2는 도 1의 반도체 패키지 중 제1 반도체 칩의 사시도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하여 보다 상세하게 설명하고자 한다.
먼저, 도 1 및 도 2를 참조하여 본 발명의 일 실시예에 따른 반도체 패키지(100)에 대하여 설명한다. 도 1은 본 발명의 일 실시예에 따른 반도체 패키지(100)의 단면도이며, 도 2는 도 1의 반도체 패키지(100)의 제1 반도체 칩(120)의 사시도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 기판(110)을 적층 베이스로 하고, 제1 반도체 칩(120), 제2 반도체 칩(130), 제1 접속 부재(140), 제2 접속 부재(150), 제1 도전층(160), 제2 도전층(170) 및 봉지재(190)를 포함한다.
기판(110)은 무기물 또는 유기물로 이루어지는 박판 등의 절연층에 전기적 신호를 전달할 수 있는 배선층을 형성한 것이 이용될 수 있다. 기판(110)을 구성하는 무기물 박판으로는, 수지 필름, 수지를 함침시킨 유리 섬유 기재, 세라믹 등이 적합하게 이용될 수 있다.
기판(110)은 대략 플레이트 형상을 갖는다. 도면에는 도시하지 않았으나, 기판(110)은 기판(110)을 관통하는 다수의 관통홀 및 복수의 회로 패턴을 포함할 수 있으며, 상기 회로 패턴은 상기 관통홀과 전기적으로 접속될 수 있다.
기판(110)의 하면에는 외부 장치와 전기적으로 연결될 수 있는 접속 단자(111)가 형성되어 있을 수 있다. 접속 단자(111)는 예를 들어, 솔더 볼(solder ball) 또는 도전성 범프일 수 있으며, 반도체 패키지를 다른 반도체 패키지에 실장시킬 때 또는 외부 장치에 실장시킬 때, 반도체 패키지 간 또는 외부 장치와의 전기적 및 기계적 접촉을 용이하게 한다. 도 1은 접속 단자(111)가 솔더 볼인 경우를 예시하나, 본 발명의 범위가 이로 한정되는 것은 아니다. 접속 단자(111)는 금, 은, 니켈, 구리, 주석 또는 이들의 합금으로 이루어질 수 있으며, 구체적으로 예를 들면 구리-니켈-리드(Cu-Ni-Pb), 구리-니켈-금(Cu-Ni-Au), 구리-니켈, 니켈-금 또는 니켈-은 등으로 이루어질 수 있다.
접속 패드(112)가 기판(110)과 접속 단자(111)사이에 개재될 수 있다. 접속 패드(112)는 기판(112)과 접속 단자(111)를 전기적으로 접속해 주고, 접촉 저항을 줄여줄 수 있다. 접속 패드(112)는 구체적으로 예를 들면, 전도성이 우수한 구리, 알루미늄, 니켈, 백금, 은, 금 또는 이들의 합금으로 형성될 수 있다.
기판(110)의 하면에는 접속 패드(112)를 노출시키면서 기판(110)의 하면을 덮는 절연막(113)이 형성될 수 있으나, 당업자의 필요에 따라 생략하여도 무방하다.
제1 반도체 칩(120)은 기판(110) 상에 적층되어 기판(110)과 전기적으로 연결되며 도면에는 도시되어 있지 않으나 반도체 소자가 내재되어 있다.
제1 반도체 칩(120)은 적어도 하나 이상이 기판(110) 상에 적층되어 있을 수 있으며, 도 1은 하나의 제1 반도체 칩(120)이 적층되어 있는 경우를 예시한다.
제1 반도체 칩(120)은 실리콘 기판 상에 다수의 트랜지스터, 저항, 캐패시터 등이 집적되어 있는 회로를 의미하며, 기계를 제어하거나 정보를 기억하는 일 등을 수행한다. 구체적으로, 제1 반도체 칩(120)은 로직?아날로그 칩일 수 있으며, 여기서, 로직?아날로그 칩은 로직?아날로그 회로로 구성되어 있다. 일반적으로 메모리 칩에 비해 로직?아날로그 칩의 핀 수가 더 많으므로 와이어 본딩 등의 편의를 위하여 기판 상에 적층된 다수의 반도체 칩들 중 로직?아날로그 칩이 최하층에 위치한다.
제1 반도체 칩(120)의 하면에는 제1 재배선층(121)이 형성될 수 있다. 제1 재배선층(121)의 일 면은 제1 반도체 칩(120) 내에 형성된 제1 관통홀(122)과 전기적으로 연결되어 있으며, 타 면은 제1 접속 부재(140)와 전기적으로 연결될 수 있다. 따라서, 제1 재배선층(121)에 의해 제1 관통홀(122)과 제1 접속 부재(140)가 전기적으로 접속된다. 제1 재배선층(121)은 도전성 물질로 형성될 수 있으며, 은, 구리, 알루미늄 또는 이들의 합금 등으로 형성될 수 있으나, 이에 제한되는 것은 아니다.
제1 관통홀(122)은 제1 반도체 칩(120)의 상면과 하면을 관통하여 형성되며, 반도체 칩 간의 배선을 연결하는 역할을 한다. 제1 관통홀(122)은 소정의 간격으로 이격되어 복수 개 형성될 수 있으며, 구체적으로 원통의 막대 형상을 가질 수 있으나, 이에 제한되는 것은 아니다. 제1 관통홀(122)은 TSV(Through Silicon Via, 관통 실리콘 비아) 제조 공정으로 형성될 있으며, 제1 관통홀(122)의 내부는 도전성 물질로 채워져 제1 반도체 칩(120)과 기판(110) 및 제2 반도체 칩(130)을 전기적으로 연결할 수 있다.
제1 접속 부재(140)는 제1 반도체 칩(120)과 기판(110)사이에 개재되어 기판(110)과 제1 반도체 칩(120)을 전기적으로 접속시키는 역할을 한다. 기판(110)의 상면에는 제1 접속 부재(140)가 접촉되는 접촉 패드(114)가 형성될 수 있으나, 이는 당업자의 필요에 따라 생략가능하다. 접촉 패드(114)는 전기 전도성이 우수한 구리, 알루미늄, 니켈, 백금, 은 및 금으로 이루어진 군으로부터 선택된 단독 또는 이들의 조합으로 형성될 수 있다.
제1 접속 부재(140)는 구체적으로 예를 들면, 도전성 범프 또는 솔더 볼 형태일 수 있으나 이에 제한되는 것은 아니다.
제1 언더 필(143)은 제1 반도체 칩과 기판(110) 사이의 공간에 액상 수지 물질을 주입하고 경화시킴으로써 형성된다. 제1 언더 필(143)은 제1 반도체 칩(120)을 지지할 뿐만 아니라 본딩 수행 능력 및 열 전달 능력등을 향상시킨다. 언더 필 물질로는 에폭시, 벤조사이클로부틴(BCB) 및 폴리이미드로 이루어진 군으로부터 선택된 단독 또는 이들의 혼합물을 사용할 수 있다. 당업자의 필요에 따라 제1 언더 필(143)은 생략하여도 무방하다.
제2 반도체 칩(130)은 제1 반도체 칩(120) 상에 적층되며, 제1 반도체 칩(120)과 마찬가지로 하나 이상의 제2 반도체 칩이 적층될 수 있다. 도 1은 하나의 제2 반도체 칩(130)이 적층된 경우를 예시한다. 즉, 본 발명의 일 실예에 따른 반도체 패키지(100)는 도전성 배선이 형성된 기판(110) 상에 이종 또는 동종의 복수의 반도체 칩(120, 130)이 순차적으로 적층된 구조를 갖는다.
제2 반도체 칩(130)은 실리콘 기판에 집적 회로(미도시)가 형성된 구성을 가질 수 있으며, 구체적으로 메모리 칩일 수 있다. 상기 메모리 칩은 메모리 회로로 구성될 수 있다.
제2 반도체 칩(130)은 제2 접속 부재(150)에 의해 제1 반도체 칩(120)과 전기적으로 연결될 수 있다. 제2 접속 부재(150)는 제1 반도체 칩(120)과 제2 반도체 칩(130)사이에 개재되어 제1 반도체 칩(120)과 제2 반도체 칩(130)을 전기적으로 접속시키는 역할을 한다. 제2 접속 부재(150)는 구체적으로 예를 들면, 도전성 범프 또는 솔더 볼 형태일 수 있으나 이에 제한되는 것은 아니다.
제2 접속 부재(150)는 신호를 전달하는 적어도 하나 이상의 제2 신호 접속 부재(150a) 및 기판(110)의 접지부(미도시)와 전기적으로 연결되는 적어도 하나 이상의 제2 접지 접속 부재(150b)를 포함한다. 제2 접지 접속 부재(150b)는 도전성 범프 또는 솔더 볼 형태일 수 있으며, 전류를 접지시킨다.
제2 반도체 칩(130)의 하면에는 제2 재배선층(131)이 형성될 수 있다. 제2 재배선층(131)의 일 면은 제2 반도체 칩(130) 상에 형성된 배선(미도시)등과 전기적으로 연결되어 있으며, 타 면은 제2 접속 부재(150)와 전기적으로 연결될 수 있다. 따라서, 제2 재배선층(131)에 의해 제2 반도체 칩의 배선과 제2 접속 부재(150)가 전기적으로 접속된다.
제2 언더 필(153)은 제1 반도체 칩(120)과 제2 반도체 칩(130) 사이의 공간을 채워 제2 반도체 칩(130)을 지지할 뿐만 아니라 본딩 수행 능력 및 열 전달 능력등을 향상시키는 역할을 수행할 수 있다. 제2 언더 필(153)은 제1 언더 필(143)과 동일한 방법으로 형성될 수 있으며, 당업자의 필요에 따라 제2 언더 필(153)은 생략하여도 무방하다.
순차적으로 적층된 제1 반도체 칩(120) 및 제2 반도체 칩(130)의 상면에는 각각 제1 도전층(160) 및 제2 도전층(170)이 형성된다. 도 1은 제1 반도체 칩(120) 및 제2 반도체 칩(130)이 각각 하나씩 형성되는 경우이나 가령 제1 반도체 칩(120) 및 제2 반도체 칩(130)이 복수개 형성되는 경우에도 복수의 반도체 칩의 상면에 각각 개별적으로 도전층이 형성된다.
제1 도전층(160) 및 제2 도전층(170)은 기판(110) 상의 접지부(미도시)와 직접 또는 간접적으로 연결된다. 도 1에서는 제1 도전층(160) 및 제2 도전층(170)이 기판(110)의 접지부와 연결되어 있는 제1 접지 접속 부재(150b)와 연결됨으로써 접지부와 연결되는 경우를 예시한다. 이와 같이 반도체 칩이 적층되어 있는 구조에서 각 반도체 칩 상에 도전층을 형성할 경우 각 반도체 칩에서 발생하는 전자파를 도전층에서 흡수하여 접지부를 통하여 배출함으로써 전자파 장애를 막을 수 있다. 또한, 이종 또는 동종의 반도체 칩 상호 간에 발생할 수 있느 크로스토크를 개선할 수 있을 뿐만 아니라, 접지부와 연결되는 넓은 영역을 확보할 수 있기 때문에 정전 방전(electrostatic discharge)특성을 개선할 수 있다.
제1 도전층(160)은 제1 반도체 칩(120)의 상면에 형성되며, 본 발명의 목적을 해치지 않는 범위에서 당업자가 임의로 그 두께를 조절할 수 있다. 제1 도전층(160)은 도 1 및 도 2에 도시된 바와 같이 제2 접속 부재(150) 중 제2 신호 접속 부재(150a)와는 접촉되지 않고 제2 접지 접속 부재(150b)와만 접촉되도록 형성된다. 도 2는 제1 반도체 칩(120)상에 형성된 제1 도전층(160)이 제2 신호 접속 부재(150a)와는 소정의 간격으로 이격되어 있고, 제2 접지 접속 부재(150b)와는 접촉되어 있는 모습을 예시한다. 따라서, 제1 도전층(160)은 제1 반도체 칩(130)에서 발생한 전자파를 흡수하여 신호 전달을 방해하지 않고 접지부로 배출시켜 전자파 장애를 억제한다.
제1 도전층(160)은 도전성 물질로 선택될 수 있으며, 구체적으로 은, 구리, 알루미늄, 니켈 및 금으로 이루어진 군으로부터 선택된 단독 또는 이들의 혼합물로 형성될 수 있으나, 이에 제한되는 것은 아니다.
제2 도전층(170)은 제2 반도체 칩(130)의 상면에 형성되어 제2 반도체 칩(130)에서 발생하는 전자파를 흡수하고 직접 또는 간접적으로 기판(110) 상의 접지부(미도시)와 연결된다. 제2 도전층(170)은 접지부와 연결되어 반도체 칩에서 발생한 전자파를 배출함으로써 전자파 장애를 차단한다. 도 1은 제2 도전층(170)이 제2 접지 접속 부재(150b)와 연결되어 기판(110) 상의 접지부와 연결되는 경우를 예시한다.
제2 도전층(170)은 제2 관통홀(180)을 통하여 제2 접지 접속 부재(150b)와 연결된다. 제2 접지 접속 부재(150b)는 제1 반도체 칩(120)과 제2 반도체 칩(130)의 사이에 적어도 하나 이상 존재할 수 있다. 복수의 제2 접지 접속 부재(150b)가 존재하는 경우 제2 도전층(170)은 적어도 하나 이상의 제2 접지 접속 부재(150b)와 연결될 수 있다. 제2 도전층(170)은 도전성 물질로 형성될 수 있으며, 제1 도전층(160)과 동일한 물질로 형성될 수 있다.
제2 관통홀(180)은 제2 도전층(170)과 제2 접지 접속 부재(150b)를 연결시키며, 제2 접지 접속 부재(150b)가 복수개 존재하는 경우 제2 관통홀(180)도 복수개 형성될 수 있다. 제2 관통홀(180)은 TSV 공정으로 형성될 수 있으며, 도전성 물질로 채워질 수 있다. 구체적으로, 원통형의 막대 형상일 수 있으나 그 형상에 제한이 없다.
또한, 도면에는 도시되어 있지 않으나, 기판(110) 상에 제3 도전층(미도시)을 형성할 수도 있다. 상기 제3 도전층은 기판(110) 상에 형성되어 기판(110)의 접지부와 연결될 수 있다. 상기 제3 도전층은 기판(110)에서 발생한 전자파를 흡수하여 전자파를 차단하는 역할을 한다. 상기 제3 도전층은 제1 도전층(160) 및 제2 도전층(170)과 동일한 방법으로 형성될 수 있다.
봉지재(190)는 제1 반도체 칩(120) 및 제2 반도체 칩(130)을 감싸도록 기판(110)의 상부에 형성된다. 봉지재(190)는 반도체 패키지(100)의 외형을 유지하며 외부의 물리적인 충격 또는 습기 등으로부터 반도체 칩을 보호하는 역할을 수행할 수 있다. 봉지재(190)는 도 1에 도시한 바와 같이 기판(110)의 전면을 덮을 수 있고, 기판의 일부분만 덮을 수도 있다. 봉지재(190)는 통상의 에폭시 수지, 실리콘 수지 또는 그의 등가물 중 선택된 어느 하나를 이용한 몰딩 공정에 의해 형성될 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 순차적으로 적층된 제1 반도체 칩(120) 및 제2 반도체 칩(130)의 상면에 각각 별도로 도전층을 형성하고 이를 제1 반도체 칩(120) 및 제2 반도체 칩(130)을 연결시키는 접속 부재 중 접지 접속 부재에 연결시킴으로써 상기 도전층이 궁극적으로는 접지부와 연결되어 각 반도체 칩에서 발생하는 전자파를 흡수하여 방출함으로써 전자파 방해를 차단하고 칩 간에 발생하는 크로스토크 등을 억제할 수 있다.
이하, 도 3을 참조하여 본 발명의 다른 실시예에 따른 반도체 패키지(200)를 설명한다. 도 3은 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도를 나타낸다.
본 실시예에 따른 반도체 패키지(200)는 도 1에 도시된 반도체 패키지(100)와 비교할 때, 제1 반도체 칩(120) 상에 형성된 제1 전도층(160)과 제2 반도체 칩(130) 상에 형성된 제2 도전층(170)이 도전성 와이어(280)로 연결되는 구성이 다르며, 동일한 구성을 포함하고 동일한 구성은 동일한 작용을 한다. 이에 따라, 동일한 구성은 동일한 도면 부호를 붙이고 자세한 설명을 생략하며, 이하에서는 도전성 와이어(280)를 포함한 상이한 구성을 중심으로 설명한다.
도 3을 참조하면, 본 실시예에 따른 반도체 패키지(200)는 기판(110)을 적층 베이스로 하고, 제1 반도체 칩(120), 제2 반도체 칩(130), 제1 접속 부재(140), 제2 접속 부재(150), 제1 도전층(160), 제2 도전층(170), 봉지재(190) 및 도전성 와이어(280)를 포함한다. 즉, 도전성 배선(미도시)이 형성된 기판(110) 상에 동종 또는 이종의 적어도 하나 이상의 반도체 칩이 적층되고, 제1 도전층(160)과 제2 도전층(170)은 도전성 와이어(280)를 통하여 전기적으로 연결되는 구조를 갖는다.
기판(110)과 제1 반도체 칩(120)은 제1 접속 부재(140)에 의해 전기적으로 연결되며, 제1 반도체 칩(120)과 제2 반도체 칩(130)은 제2 접속 부재(150)에 의해 전기적으로 연결된다. 이 때, 제2 접속 부재(150)는 신호를 전달하는 적어도 하나 이상의 제2 신호 접속 부재(250a) 및 기판(110)의 접지부와 연결되는 적어도 하나 이상의 제2 접지 접속 부재(250b)를 포함한다.
제1 반도체 칩(120)과 제2 반도체 칩(130)의 상면에는 제1 도전층(160) 및 제2 도전층(170)이 형성되어 각각 제1 반도체 칩(120) 및 제2 반도체 칩(130)에서 발생하는 전자파를 흡수한다.
제1 도전층(160)은 제1 접속 부재(250) 중 제2 접지 접속 부재(250b)와 접속되고 제2 신호 접속 부재(250a)와는 접속되지 않는다. 따라서, 제1 반도체 칩(120)에서 전자파가 발생하는 경우 제2 접지 접속 부재(250b)를 통하여 접지부로 흘러들어가게 되어 전자파가 외부로 유출되는 것을 막을 수 있으므로 전자파 장애가 차단된다.
제2 도전층(170)은 도전성 와이어(280)를 통하여 제1 도전층(160)과 전기적으로 연결된다. 보다 구체적으로, 제1 도전층(160) 상에 형성된 제1 반도체 칩 패드(281)와 제2 도전층(170) 상에 형성된 제2 반도체 칩 패드(282)가 도전성 와이어(280)를 통하여 전기적으로 연결된다. 제1 반도체 칩 패드(281)와 제2 반도체 칩 패드(282)는 도전성 물질로 형성될 수 있으며, 구체적으로 알루미늄, 구리, 니켈, 팔라듐, 은 또는 금 등으로 형성될 수 있다. 또한, 제1 반도체 칩(120)이 제2 반도체 칩(130)보다 크기가 큰 경우 제1 반도체 칩 패드(281)는 본딩의 용이성을 위하여 제2 반도체 칩(130)과 중첩되지 않는 측부에 형성되는 것이 바람직하다. 도전성 와이어(280)는 금, 알루미늄, 구리 및 그 등가물 중 선택된 어느 하나로 형성될 수 있으나 이에 제한되는 것은 아니다.
제1 도전층(160)은 제2 접지 접속 부재(150b)와 접촉되어 접지되는 바, 제2 도전층(170)도 제1 도전층(160)을 통하여 접지된다. 이와 같이 하여 제1 반도체 칩(120) 및 제2 반도체 칩(130)에서 발생하는 전자파는 접지부를 통하여 흘러나감으로써 전자파 장애가 차단되고, 반도체 칩 간의 크로스토크에 의한 노이즈를 줄일 수 있다.
기판(110) 상에도 제3 도전층(미도시)을 추가적으로 형성하여 상기 제3 도전층이 접지부와 연결되어 기판 상에서 발생하는 전자파를 흡수하여 전자파 장애를 차단하는 것도 가능하다.
이하, 도 4를 참조하여 본 발명의 또 다른 실시예에 따른 반도체 패키지(300)에 대해 설명한다. 도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지(300)의 단면도이다.
본 실시예에 따른 반도체 패키지(300)는 도 1에 도시된 반도체 패키지(100)와 비교할 때, 기판(110) 상에 형성된 제3 도전층(390) 및 제2 반도체 칩(130) 상에 형성된 제2 도전층(170)과 제3 도전층(390)이 도전성 와이어(380)로 연결되는 구성이 다르며, 동일한 구성을 포함하고 동일한 구성은 동일한 작용을 한다. 이에 따라, 동일한 구성은 동일한 도면 부호를 붙이고 자세한 설명을 생략하며, 이하에서는 제3 도전층(390) 및 도전성 와이어(380)를 중심으로 설명한다.
도 4을 참조하면, 본 실시예에 따른 반도체 패키지(300)는 기판(110)을 적층 베이스로 하고, 제1 반도체 칩(120), 제2 반도체 칩(130), 제1 접속 부재(340), 제2 접속 부재(150), 제1 도전층(160), 제2 도전층(170), 제3 도전층(390), 도전성 와이어(380) 및 봉지재(190)를 포함한다.
기판(110)과 제1 반도체 칩(120)은 제1 접속 부재(340)에 의해 전기적으로 연결되며, 제1 반도체 칩(120)과 제2 반도체 칩(130)은 제2 접속 부재(150)에 의해 전기적으로 연결된다. 이 때, 제1 접속 부재(340)는 신호를 전달하는 적어도 하나 이상의 제1 신호 접속 부재(340a) 및 기판(110)의 접지부와 연결되는 적어도 하나 이상의 제1 접지 접속 부재(340b)를 포함한다. 또한, 제2 접속 부재(350)는 신호를 전달하는 적어도 하나 이상의 제2 신호 접속 부재(350a) 및 기판(110)의 접지부와 연결되는 적어도 하나 이상의 제2 접지 접속 부재(350b)를 포함한다.
제3 도전층(390)은 기판(110) 상에 도전성 물질로 형성되며, 그 두께는 본 발명의 목적을 해치지 않는 범위 내에서 당업자가 임의로 조절할 수 있다. 제3 도전층(390)은 제1 신호 접속 부재(340a)와는 접속되지 않고 제1 접지 접속 부재(340b)와는 접속된다. 제3 도전층(390)은 기판(110)에서 발생하는 전자파를 흡수하여 이를 접지부로 흘러나가게 함으로써 전자파 장애를 차단하고 칩 간의 크로스토크에 의한 노이즈를 감소시키는 역할을 한다.
제1 도전층(160)은 제1 반도체 칩(120) 상에 형성되어 제1 반도체 칩(120)에서 발생하는 전자파를 흡수하고 제2 신호 접속 부재(350a)와는 접속되지 않고 제2 접지 접속 부재(350b)와 접속되어 전자파를 접지킴으로써 전자파 장애를 차단한다.
제2 도전층(170)은 기판(110) 상에 형성된 기판 패드(381)와 제2 도전층(170) 상에 형성된 제2 반도체 칩 패드(382)를 연결하는 도전성 와이어(380)를 통하여 제3 도전층(390)과 연결된다. 이 때, 제3 도전층(390)은 제1 접지 접속 부재(340b)와 연결되어 접지되므로 제2 도전층(170)도 접지된다.
이와 같은 방법으로 기판(110) 및 각 반도체 칩(120, 130)에서 발생하는 전자파 장애를 차단하고 크로스토크를 개선할 수 있다.
이하, 도 5를 참조하여 본 발명의 또 다른 실시예에 따른 반도체 패키지(400)를 설명한다. 도 5는 본 발명의 또 다른 실시예에 다른 반도체 패키지(400)의 단면도이다.
본 실시예에 따른 반도체 패키지(400)는 도 4에 도시된 반도체 패키지(300)와 비교할 때, 제1 도전층(160) 및 제2 도전층(170)이 도전성 와이어(481, 482)를 통하여 제3 도전층(390)과 전기적으로 연결되는 구성이 상이하며, 동일한 구성을 포함하고 동일한 구성은 동일한 작용을 한다. 이에 따라, 동일한 구성은 동일한 도면 부호를 붙이고 자세한 설명을 생략하며 이하에서는 도전성 와이어(481, 482)를 중심으로 설명한다.
도 5를 참조하면, 본 실시예에 따른 반도체 패키지(400)는 기판(110)을 적층 베이스로 하고, 제1 반도체 칩(120), 제2 반도체 칩(130), 제1 접속 부재(340), 제2 접속 부재(150), 제1 도전층(160), 제2 도전층(170), 제3 도전층(390), 제1 도전성 와이어(481), 제2 도전성 와이어(482) 및 봉지재(190)를 포함한다.
제3 도전층(390)은 제1 신호 접속 부재(340a)와는 접속되지 않고 제1 접지 접속 부재(340b)와는 접속되어 기판(110)에서 발생하는 전자파를 흡수하여 이를 접지부로 흘러나가게 한다.
제2 도전층(170)은 기판(110) 상에 형성된 기판 패드(485)와 제2 도전층(170) 상에 형성된 제2 반도체 핍 패드(483)를 연결시키는 제1 도전성 와이어(481)를 통하여 제3 도전층(390)과 연결된다. 이 때, 제3 도전층(390)은 접지부와 연결되어 있으므로 제2 도전층(170)은 제3 도전층(390)을 통하여 접지되게 된다. 이와 같이 하여 제2 반도체 칩(170)에서 발생하는 전자파 장애가 차단된다. 기판 패드(485)는 본딩의 용이성을 위하여 제1 반도체 칩(120)과 중첩되지 않는 기판(110) 상의 측부에 형성되는 것이 바람직하다.
제1 도전층(160)은 기판(110) 상에 형성된 기판 패드(485)와 제1 도전층(160) 상에 형성된 제1 반도체 칩 패드(484)를 연결하는 제2 도전성 와이어(482)를 통하여 제3 도전층(390)과 연결된다. 이 때, 제3 도전층(390)은 제1 접지 접속 부재(340b)와 연결되어 접지되므로 제1 도전층(170)도 접지된다. 이와 같이 하여 제1 반도체 칩(160)에서 발생하는 전자파 장애도 차단된다.
상술한 바와 같이 본 발명에 따른 반도체 패키지는 이종 또는 동종의 반도체 칩이 적층되는 구조를 가지며, 적층된 반도체 칩 각각은 상기 칩에서 발생하는 전자파를 흡수할 수 있는 도전층을 구비하고 있다. 또한, 상기 각각의 도전층은 각각 접지부와 연결되어 전자파가 외부로 유출되는 것을 막을 수 있다. 따라서, 전자파로 인한 전자파 장애를 차단하고 크로스토크로 인한 노이즈를 감소시킬 수 있으며 정전 방전 현상을 개선할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 기판 120: 제1 반도체 칩
130: 제2 반도체 칩 140: 제1 접속 부재
150: 제2 접속 부재 160: 제1 도전층
170: 제2 도전층 180: 제2 관통홀
190: 봉지재 280: 도전성 와이어
130: 제2 반도체 칩 140: 제1 접속 부재
150: 제2 접속 부재 160: 제1 도전층
170: 제2 도전층 180: 제2 관통홀
190: 봉지재 280: 도전성 와이어
Claims (10)
- 기판;
상기 기판의 상면에 형성되며 상기 기판과 전기적으로 연결되는 적어도 하나 이상의 제1 반도체 칩; 및
상기 제1 반도체 칩의 상면에 형성되며 상기 제1 반도체 칩과 전기적으로 연결되는 적어도 하나 이상의 제2 반도체 칩을 포함하되,
상기 제1 반도체 칩 및 제2 반도체 칩의 상면에는 각각 제1 도전층 및 제2 도전층이 형성되고,
상기 제1 도전층 및 제2 도전층이 접지부와 연결되는 반도체 패키지. - 제1 항에 있어서,
상기 기판 상에 제3 도전층이 형성되어 있으며,
상기 제3 도전층이 상기 접지부와 연결되는 반도체 패키지. - 기판;
상기 기판의 상면에 형성되며 상기 기판과 제1 접속 부재에 의해 전기적으로 연결되는 적어도 하나 이상의 제1 반도체 칩; 및
상기 제1 반도체 칩의 상면에 형성되며 상기 제1 반도체 칩과 제2 접속 부재에 의해 전기적으로 연결되는 적어도 하나 이상의 제2 반도체 칩을 포함하되,
상기 제1 반도체 칩 및 상기 제2 반도체 칩의 상면에는 각각 제1 도전층 및 제2 도전층이 형성되고,
상기 제2 접속 부재는 접지부와 연결되는 적어도 하나 이상의 제2 접지 접속 부재를 포함하며,
상기 제1 도전층 및 제2 도전층이 상기 제2 접지 접속 부재와 연결되는 반도체 패키지. - 제3 항에 있어서,
상기 제2 도전층이 상기 제2 반도체 칩의 상면과 하면을 관통하는 관통홀에 의하여 상기 제2 접지 접속 부재와 연결되는 반도체 패키지. - 제3 항에 있어서,
상기 제1 도전층이 상기 제2 접지 접속 부재와 접촉되어 있는 반도체 패키지. - 기판;
상기 기판의 상면에 형성되며 상기 기판과 제1 접속 부재에 의해 전기적으로 연결되는 적어도 하나 이상의 제1 반도체 칩; 및
상기 제1 반도체 칩의 상면에 형성되며 상기 제1 반도체 집과 제2 접속 부재에 의해 전기적으로 연결되는 적어도 하나 이상의 제2 반도체 칩을 포함하되,
상기 제1 반도체 칩 및 제2 반도체 칩의 상면에는 각각 제1 도전층 및 제2 도전층이 형성되고,
상기 제2 접속 부재는 적어도 하나 이상의 제2 접지 접속 부재를 포함하고,
상기 제1 도전층이 상기 제2 접지 접속 부재와 연결되고,
상기 제2 도전층이 상기 제1 도전층과 연결되는 반도체 패키지. - 제6 항에 있어서,
상기 제2 도전층이 도전성 와이어를 통하여 상기 제1 도전층과 연결되는 반도체 패키지. - 기판;
상기 기판의 상면에 형성되며 상기 기판과 전기적으로 연결되는 적어도 하나 이상의 제1 반도체 칩; 및
상기 제1 반도체 칩의 상면에 형성되며 상기 제1 반도체 집과 전기적으로 연결되는 적어도 하나 이상의 제2 반도체 칩을 포함하되,
제1 반도체 칩 및 제2 반도체 칩의 상면에는 각각 제1 도전층 및 제2 도전층이 형성되고,
상기 기판의 상면에는 접지부와 연결되는 제3 도전층이 형성되며,
상기 제1 도전층 또는 제2 도전층이 상기 제3 도전층과 연결되는 반도체 패키지. - 제8 항에 있어서,
상기 제1 반도체 칩은 제1 접속 부재에 의해 상기 기판과 전기적으로 연결되며,
상기 제1 접속 부재는 상기 접지부와 연결되는 적어도 하나 이상의 제1 접지 접속 부재를 포함하고,
상기 제3 도전층이 상기 제1 접지 접속 부재와 연결되는 반도체 패키지. - 제8 항에 있어서,
상기 제1 도전층 또는 제2 도전층은 도전성 와이어를 통해 상기 제3 전도층과 연결되는 반도체 패키지.
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