KR20140112257A - 반도체 패키지 - Google Patents

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KR20140112257A
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group
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최승열
김준형
이병현
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 반도체 패키지는 외부로부터 제1 신호 그룹(first signal group)을 수신하는 제1 볼 그룹(first ball group), 외부로 제2 신호 그룹(second signal group)을 전송하는 제2 볼 그룹(second ball group), 상기 제1 볼 그룹에 연결되는 제1 칩(first chip) 및 상기 제2 볼 그룹에 연결되고, 상기 제1 칩으로부터 상기 제1 신호 그룹과 상기 제2 신호 그룹을 수신하는 제2 칩(second chip)을 포함한다. 본 발명의 실시예에 따른 반도체 패키지에 의하면, 반도체 패키지 내부의 다수의 칩들 간의 신호 딜레이 시간 차이에 의한 성능 저하를 최소화할 수 있다.

Description

반도체 패키지{A semiconductor package}
본 발명의 개념에 따른 실시 예는 반도체 패키지에 관한 것으로, 보다 상세하게는 칩간 신호의 딜레이를 최소화할 수 있는 내부 구조를 가진 반도체 패키지에 관한 것이다.
디지털 정보 기기 제품들, 예컨대 스마트폰, 디지털 카메라, PDA 등의 소형 경량화, 고기능, 고성능화에 의하여, 반도체 패키지의 소형화, 박형화, 고밀도화가 요구되고 있다. 이와 함께, 복수 개의 반도체 칩들을 하나의 패키지에 탑재하는 3차원 반도체 기술이 주목받고 있다.
본 발명이 이루고자 하는 기술적인 과제는 반도체 패키지 내부의 칩 배열과 연결을 달리 하여 다수의 칩들 간의 신호 딜레이 시간 차를 줄일 수 있는 반도체 패키지를 제공하는 것이다.
본 발명의 실시예에 따른 반도체 패키지는 외부로부터 제1 신호 그룹(first signal group)을 수신하는 제1 볼 그룹(first ball group), 외부로 제2 신호 그룹(second signal group)을 전송하는 제2 볼 그룹(second ball group), 상기 제1 볼 그룹에 연결되는 제1 칩(first chip) 및 상기 제2 볼 그룹에 연결되고, 상기 제1 칩으로부터 상기 제1 신호 그룹과 상기 제2 신호 그룹을 수신하는 제2 칩(second chip)을 포함한다.
실시예에 따라 상기 제1 칩과 상기 제2 칩은 TSV(Through Silicon Via)로 연결된다.
실시예에 따라 상기 제1 칩과 상기 제2 칩 각각의 장변이 상기 제1 볼 그룹 및 상기 제2 볼 그룹이 위치하는 면과 수직으로 배치된다.
실시예에 따라 상기 제1 칩과 상기 제2 칩은 각각 상기 제1 볼 그룹과 상기 제2 볼 그룹에 본딩 와이어(bonding wire)를 통해 연결된다.
실시예에 따라 상기 제1 칩은 상기 제1 볼 그룹에 직접 연결되고, 상기 제2 칩은 상기 제2 볼 그룹에 본딩 와이어(bonding wire)를 통해 연결된다.
실시예에 따라 상기 제1 칩과 상기 제2 칩은 각각 상기 제1 볼 그룹과 상기 제2 볼 그룹에 직접 연결된다.
실시예에 따라 상기 제1 칩과 상기 제2 칩 사이에 TSV를 통해 연결되는 적어도 하나 이상의 제3 칩을 더 포함한다.
실시예에 따라 상기 제1 신호 그룹은 커맨드 신호(commnand signal), 어드레스 신호(address signal) 및 메모리 클럭 신호(memory clock signal)을 포함한다.
실시예에 따라 상기 제2 신호 그룹은 데이터 신호(data signal) 및 데이터 스트로브 신호(data strobe signal)를 포함한다.
실시예에 따라 상기 제1 칩과 상기 제2 칩은 각각 DRAM(Dynamic Random Access Memory)을 포함한다.
본 발명의 실시예에 따른 반도체 패키지는 제1 칩 및 상기 제1 칩에 전기적으로 연결된 제2 칩을 포함하며, 상기 제1 칩은 상기 제2 칩을 통해 외부로 데이터 신호(data signal)를 전송하고, 상기 제2 칩은 상기 제1 칩을 통해 외부로부터 커맨드 신호(command signal)를 수신한다.
실시예에 따라 외부로부터 상기 커맨드 신호를 수신하는 제1 볼 그룹(first ball group)과 외부로 상기 데이터 신호를 전송하는 제2 볼 그룹(second ball group)을 더 포함한다.
실시예에 따라 상기 제1 칩은 상기 제1 볼 그룹에 직접 연결되고, 상기 제2 칩은 상기 제2 볼 그룹에 본딩 와이어(bonding wire)를 통해 연결된다.
실시예에 따라 상기 제1 칩과 상기 제2 칩은 각각 상기 제1 볼 그룹과 상기 제2 볼 그룹에 직접 연결된다.
실시예에 따라 상기 제1 칩과 상기 제2 칩 각각의 장변이 상기 제1 볼 그룹 및 상기 제2 볼 그룹이 위치하는 면과 수직으로 배치된다.
본 발명의 실시예에 따른 반도체 패키지에 의하면, 반도체 패키지 내부의 다수의 칩들 간의 신호 딜레이 시간 차이에 의한 성능 저하를 최소화할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 도면이다.
도 2는 도 1에 도시된 메모리 장치를 상세히 나타낸 블록도이다.
도 3은 도 2에 도시된 메모리 장치를 포함하는 반도체 패키지의 일 실시 예를 나타내는 개념도이다.
도 4는 도 2에 도시된 메모리 장치를 포함하는 반도체 패키지의 일 실시 예를 입체적으로 나타내는 개념도이다.
도 5는 도 3에 도시된 반도체 패키지의 내부 구조의 일 실시예를 나타낸 도면이다.
도 6은 도 3에 도시된 반도체 패키지의 내부 구조의 다른 실시예를 나타낸 도면이다.
도 7은 도 3에 도시된 반도체 패키지의 내부 구조의 또 다른 실시예를 나타낸 도면이다.
도 8은 도 5 또는 도 7에 도시된 반도체 패키지가 집적되는 일 실시예를 나타낸 도면이다.
도 9는 도 6에 도시된 반도체 패키지가 집적되는 일 실시예를 나타낸 도면이다.
도 10은 도 1에 도시된 메모리 장치를 포함하는 시스템의 일 실시 예를 나타낸다.
도 11은 도 1에 도시된 메모리 장치를 포함하는 시스템의 다른 실시 예를 나타낸다.
도 12는 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.
도 13은 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.
도 14는 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.
도 15는 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 다수개의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 도면이다.
도 1을 참조하면, 메모리 시스템(memory system, 10)은 전자 장치 또는 휴대용 장치(portable device)로 구현될 수 있다. 상기 휴대용 장치는 이동 전화기 (cellular phone), 스마트폰(smart phone), 또는 태블릿(tablet) PC로 구현될 수 있다.
메모리 시스템(10)은 호스트(host, 100), 메모리 컨트롤러(memory controller, 150) 및 메모리 장치(memory device, 200)를 포함한다.
호스트(100)는 메모리 컨트롤러(150)에 필요한 데이터의 리드(read) 또는 라이트(write)를 요청하여 메모리 컨트롤러(150)와 데이터를 주고 받을 수 있다. 예컨대, 호스트(100)는 어플리케이션 프로세서(application processor) 등의 프로세서로 구현될 수 있다.
메모리 컨트롤러(150)는 호스트(100)의 요청에 따라 커맨드 신호(도 2의 CMD)를 생성하고, 해당 데이터의 어드레스 신호(도 2의 ADD)를 생성한다. 메모리 컨트롤러(150)는 호스트(100)로부터 시스템 클럭 신호를 수신하여 메모리 클럭 신호(도 2의 CK)를 생성한다. 메모리 컨트롤러(150)는 메모리 클럭 신호(CK)에 동기화하여 라이트 데이터 신호(도 2의 WD)를 메모리 장치(200)로 전송할 수 있고, 이 때 라이트 데이터 신호(WD)를 인코딩(예컨대, ECC 인코딩)하여 전송할 수 있다.
메모리 컨트롤러(150)는 메모리 장치(200)로부터 도 2의 데이터 신호(DQ)와 데이터 스트로브 신호(DQS)를 수신하고, 상기 데이터 스트로브 신호(DQS)에 동기화하여 호스트(100)로 전송할 수 있다. 이 때, 메모리 컨트롤러(150)는 리드 데이터 신호(RD)를 디코딩(예컨대, ECC 디코딩)하여 전송할 수 있다.
메모리 장치(200)는 메모리 컨트롤러(150)의 커맨드 신호(CMD), 어드레스 신호(ADD) 및 메모리 클럭 신호(CK)에 응답하여 라이트 데이터 신호(WD)를 저장하거나, 리드 데이터 신호(RD)를 출력할 수 있다. 메모리 장치(200)는 DRAM(dynamic random access memory)으로 구현될 수 있으나, 이에 한정되는 것은 아니다.
도 2는 도 1에 도시된 메모리 장치를 상세히 나타낸 블록도이다.
도 1 및 도 2를 참조하면, 메모리 장치(200)는 컨트롤 로직(control logic;20), 리프레시 카운터(refresh counter;31), 로우 멀티플렉서(row multiplexer;33), 복수의 로우 버퍼들(row buffers;35), 복수의 로우 디코더들(row decoders;37), 뱅크 컨트롤 로직(bank control logic;39), 복수의 컬럼 버퍼들(column buffers;41), 복수의 컬럼 디코더들(column decoders;43), 복수의 뱅크들(banks;50), 입/출력 게이트(input/output gate;55), 출력 드라이버(output driver;57), 및 입력 버퍼(input buffer;59)를 포함할 수 있다.
컨트롤 로직(20)은 복수의 신호들(메모리 클럭 신호(CK), 커맨드 신호(CMD), 및 어드레스 신호(ADD))에 응답하여 각 구성 요소(예컨대, 리프레시 카운터(31), 로우 멀티플렉서(33), 뱅크 컨트롤 로직(39), 또는 복수의 컬럼 버퍼들(41))를 제어할 수 있다.
또한, 컨트롤 로직(20)은 리드 데이터(RD)의 동기화를 위한 데이터 스트로브 신호(DQS)를 입/출력 게이트(55)를 통해 출력할 수 있다.
커맨드 신호(CMD)는 복수의 명령들(예컨대, CS, RAS, CAS, 및/또는 WE)의 조합을 의미할 수 있다. 실시 예에 따라 커맨드 신호(CMD)는 메모리 컨트롤러(150)로부터 전송될 수 있다.
어드레스 신호(ADD)는 리드 또는 라이트의 대상이 되는 데이터가 저장된 셀의 물리적 주소에 대한 정보를 포함할 수 있다.
컨트롤 로직(20)은 어드레스 커맨드 디코더(address command decoder;23)를 포함할 수 있다. 실시 예에 따라, 어드레스 커맨드 디코더(23)는 컨트롤 로직(20)의 외부에 구현될 수 있으며 이에 한정되는 것은 아니다.
어드레스 커맨드 디코더(23)는 복수의 명령들(예컨대, CS, RAS, CAS, 및/또는 WE)의 조합으로 구성된 커맨드 신호(CMD)를 메모리 클럭 신호(CK)에 기초하여 디코딩하고, 디코딩 결과에 따라 각 구성 요소(예컨대, 리프레시 카운터(31), 로우 멀티플렉서(33), 뱅크 컨트롤 로직(39), 또는 복수의 컬럼 버퍼들(41))를 제어하기 위한 명령 및/또는 주소를 생성할 수 있다.
예컨대, 어드레스 커맨드 디코더(23)는 복수의 뱅크들(50)의 데이터를 리드하기 위해, 액티브 명령(active command), 리드 명령(read command) 등을 출력하며 데이터가 저장된 대상 셀의 어드레스 신호(로우 어드레스와 컬럼 어드레스)를 함께 출력할 수 있다.
실시 예에 따라, 어드레스 커맨드 디코더(23)는 커맨드 신호(CMD)를 디코딩하여 리프레시 동작을 수행하기 위한 리프레시 명령(예컨대, 오토-리프레시(auto-refresh) 명령)을 생성할 수 있다.
리프레시 카운터(31)는 어드레스 커맨드 디코더(23)로부터 출력된 리프레시 명령에 응답하여 로우 어드레스를 생성할 수 있다.
로우 멀티플렉서(33)는 선택 신호(미도시)에 응답하여 리프레시 카운터(31)에 의해 생성된 로우 어드레스와 컨트롤 로직(20)으로부터 출력된 로우 어드레스 중에서 어느 하나를 선택할 수 있다.
실시 예에 따라, 리프레시 동작이 수행될 때, 로우 멀티플렉서(33)는 리프레시 카운터(31)에 의해 생성된 로우 어드레스를 선택할 수 있다.
다른 실시 예에 따라, 정상 메모리 액세스 동작(예컨대, 리드 동작 또는 라이트 동작)이 수행될 때, 로우 멀티플렉서(33)는 컨트롤 로직(20)으로부터 출력된 로우 어드레스를 선택할 수 있다.
복수의 로우 버퍼들(35) 각각은 로우 멀티플렉서(33)로부터 출력된 로우 어드레스를 버퍼링할 수 있다. 실시 예에 따라, 복수의 로우 버퍼들(35)은 한 개의 로우 버퍼로 구현될 수 있으며, 이에 한정되지 않는다.
복수의 로우 디코더들(37) 중에서 뱅크 컨트롤 로직(39)에 의해서 선택된 뱅크에 대응되는 로우 디코더는 복수의 로우 버퍼들(35) 중에서 상기 뱅크에 대응되는 로우 버퍼로부터 출력된 로우 어드레스를 디코딩할 수 있다.
실시 예에 따라, 복수의 로우 디코더들(37)은 한 개의 로우 디코더로 구현될 수 있으며, 이에 한정되지 않는다.
다른 실시 예에 따라, 복수의 로우 디코더들(37) 각각은 수신된 로우 어드레스의 특정 비트(bit)를 돈케어(don't care) 처리함으로써, 1회의 리프레시 싸이클 동안 더 많은 개수의 워드라인들이 액티베이션 되도록 할 수 있다.
뱅크 컨트롤 로직(39)은 컨트롤 로직(20)의 제어에 따라, 복수의 뱅크들(50) 중에서 정상 메모리 액세스 동작 또는 리프레시 동작을 수행하기 위한 뱅크들을 선택할 수 있다.
실시 예에 따라, 컨트롤 로직(20)이 복수의 뱅크들(50) 중에서 리프레시 동작을 수행하기 위한 뱅크들을 선택할 수 있다..
복수의 컬럼 버퍼들(41) 각각은 컨트롤 로직(20)으로부터 출력된 컬럼 어드레스를 버퍼링할 수 있다. 실시 예에 따라, 복수의 컬럼 버퍼들(41)은 한 개의 컬럼 버퍼로 구현될 수 있으며, 이에 한정되지 않는다.
복수의 컬럼 디코더들(43) 중에서 뱅크 컨트롤 로직(39)에 의해서 선택된 뱅크에 대응되는 컬럼 디코더는 복수의 컬럼 버퍼들(41) 중에서 상기 뱅크에 대응되는 컬럼 버퍼로부터 출력된 컬럼 어드레스를 디코딩할 수 있다.
실시 예에 따라, 복수의 컬럼 디코더들(43)은 한 개의 컬럼 디코더로 구현될 수 있으며, 이에 한정되지 않는다.
복수의 뱅크들(50) 각각은 각각이 뱅크(Bank0) 내지 뱅크(BankN)로 레벨(label)된 메모리 셀 어레이(memory cell array;51)와 감지 증폭기 및 라이트 드라이버 블록(sense amplifiers & write driver block;53)을 포함할 수 있다.
설명의 편의를 위해 복수의 뱅크들(50) 각각은 서로 다른 레이어(layer)로 구현되는 경우를 도시하였으나, 복수의 뱅크들(50)의 구조 및 배치에 의해 본 발명의 범위가 제한 해석되어서는 안된다.
메모리 셀 어레이(51)는 복수의 워드 라인들(또는 로우 라인들), 복수의 비트 라인들(또는 컬럼 라인들), 및 데이터를 저장하기 위한 복수의 메모리 셀들(memory cells)을 포함한다.
감지 증폭기 및 라이트 드라이버 블록(53)은 메모리 장치(200)가 리드 동작을 수행할 때, 각 비트 라인의 전압 변화를 감지하여 증폭하는 감지 증폭기로써 동작할 수 있다.
감지 증폭기 및 라이트 드라이버 블록(53)은 메모리 장치(200)가 라이트 동작을 수행할 때, 메모리 셀 어레이(51)에 포함된 복수의 비트 라인들 각각을 구동할 수 있는 라이트 드라이버로써 동작할 수 있다.
입/출력 게이트(55)는 복수의 컬럼 디코더들(43) 중에서 어느 하나로부터 출력된 컬럼 선택 신호에 응답하여, 감지 증폭기 및 라이트 드라이버 블록(53)로부터 출력된 리드 데이터 신호(RD) 또는 신호들을 출력 드라이버(57)로 전송할 수 있다. 입/출력 게이트(55)는 컨트롤 로직(20)의 제어에 따라 리드 데이터 신호(RD)와 함께 데이터 스트로브 신호(DQS)를 출력할 수 있다.
실시 예에 따라, 입/출력 게이트(55)는 상기 컬럼 선택 신호에 응답하여, 입력 버퍼(59)를 통하여 입력된 라이트 데이터 신호(WD) 또는 신호들을 감지 증폭기 및 라이트 드라이버 블록(53)으로 전송할 수 있다.
리드 데이터 신호(RD)와 라이트 데이터 신호(WD)는 이하 데이터 신호(DQ)로 통칭하기로 한다.
출력 드라이버(57)는 입/출력 게이트(55)로부터 전송된 리드 데이터 신호(RD)를 메모리 장치(200)의 외부로 출력할 수 있다. 입력 버퍼(59)는 메모리 장치(200)의 외부로부터 입력된 라이트 데이터 신호(WD)를 입/출력 게이트(55)로 전송할 수 있다.
도 3은 도 2에 도시된 메모리 장치를 포함하는 반도체 패키지의 일 실시 예를 나타내는 개념도이다.
도 2 및 도 3을 참조하면, 반도체 패키지(300)는 반도체 패키지 기판(substrate;310)상에 순차적으로 적층되는 다수의 반도체 장치들(330, 340, 350 및 360)을 포함할 수 있다. 반도체 패키지(300)는 반도체 패키지(300) 외부와 신호를 교환할 수 있는 다수의 볼들(320)을 포함할 수 있다. 다수의 반도체 장치들(330 내지 360) 각각은 메모리 장치(200)일 수 있다.
반도체 패키지(300)는 PoP(Package On Package), BGAs(Ball Grid Arrays), CSPs(Chip Scale Packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), COB(Chip On Board), CERDIP(CERamic Dual In-Line Package), MQFP(plastic metric quad flat pack), TQFP(Thin Quad Flat Pack), SOIC(small-outline integrated circuit), SSOP(shrink small outline package), TSOP(thin small outline), SIP(system in package), MCP(multi chip package), WLP(wafer-level package), 또는 WSP (wafer-level processed stack package) 등으로 구현될 수 있다.
실시 예에 따라, 다수의 반도체 장치들(330 내지 360) 중 일부(예컨대, chip #1(330))는 도 2에 도시된 메모리 장치(200)의 모든 구성들을 포함하고, 나머지 일부(예컨대, chip #2(340) 내지 chip #4(360))는 메모리 장치(200)의 일부 구성들(예컨대, 컨트롤 로직(20)을 제외한 구성들) 만을 포함할 수 있다.
다수의 반도체 장치들(330 내지 360) 사이의 전기적 연결을 위해서, 전기적 수직적 연결 수단(electrical vertical connection means), 예컨대 TSV(Through-silicon via)가 사용될 수 있다.
도 4는 도 2에 도시된 메모리 장치를 포함하는 반도체 패키지의 일 실시 예를 입체적으로 나타내는 개념도이다.
도 2, 도 3 및 도 4를 참조하면, 반도체 패키지(300')는 각각의 TSV(370)을 통해 서로 연결된 적층 구조의 다수의 반도체 장치들(330 내지 360)을 포함한다.
도 5는 도 3에 도시된 반도체 패키지의 내부 구조의 일 실시예를 나타낸 도면이다.
도 2 내지 도 5를 참조하면, 반도체 패키지(300-1)는 제1 볼 그룹(first ball group;320-1A), 제2 볼 그룹(second ball group;320-1B) 및 제1 칩(first chip;330-1) 내지 제4 칩(fourth chip;360-1)을 포함할 수 있다. 비록 도시되지 않았으나, 반도체 패키지(300-1)는 도 3의 반도체 패키지 기판(310)과 도 4의 TSV(370)를 포함할 수 있다. 즉, 제1 칩(330-1) 내지 제4 칩(360-1) 간의 신호의 교환은 TSV(370)를 통해 이루어질 수 있다.
제1 볼 그룹(320-1A)은 메모리 컨트롤러(150)로부터 각각 제1 신호 그룹(first signal group) 즉, 파워(power), 커맨드 신호(CMD), 어드레스 신호(ADD) 및 메모리 클럭 신호(CK)를 수신하는 복수의 볼들을 포함할 수 있다. 제2 볼 그룹(320-1B)은 각각 제2 신호 그룹(second signal group) 즉, 데이터 신호(DQ)와 데이터 스트로브 신호(DQS)를 송수신하는 복수의 볼들을 포함할 수 있다. 도 5에서 파워(power)는 제1 볼 그룹(320-1A)을 통해 각각의 칩들에 공급되는 것으로 도시되었으나, 제2 볼 그룹(320-1B)을 통해서도 공급될 수 있다.
제1 칩(330-1)의 패드들은 제1 칩(330-1)의 패드들에 각각 대응하는 제1 볼 그룹(320-1A)과 직접 접속될 수 있다. 제1 칩(330-1) 내지 제4 칩(360-1) 간의 접속은 상술한 바와 같이 도 7의 TSV(370)를 통해 이루질 수 있다. 제4 칩(360-1)의 패드들은 제4 칩(360-1)의 패드들에 각각 대응하는 제2 볼 그룹(320-1B)과 본딩 와이어(bonding wire;380-1)를 통해 접속될 수 있다.
제1 볼 그룹(320-1A)을 통해 수신된 제1 신호 그룹(first signal group)은 제1 칩(330-1), 제2 칩(340-1), 제3 칩(350-1) 및 제4 칩(360-1) 순으로 순차적으로 전송될 수 있다.
제1 칩(330-1) 내지 제4 칩(360-1) 각각으로부터 입력되거나 출력되는 제2 신호 그룹(second signal group)은 제1 칩(330-1) 내지 제4 칩(360-1) 각각과 제2 볼 그룹(320-1B) 사이의 칩들과 본딩 와이어(380-1)를 거쳐 제2 볼 그룹(320-1B)을 통해 입출력될 수 있다. 예컨대, 제1 칩(330-1)에 저장된 데이터를 리드하는 경우 제1 칩(330-1)이 출력한 리드 데이터 신호(RD)는 제2 칩(340-1), 제3 칩(350-1), 제4 칩(360-1) 및 본딩 와이어(380-1)를 거쳐 제2 볼 그룹(320-1B)을 통해 출력될 수 있다.
인접하는 칩들 간의 신호 전송에 있어서, 커맨드 신호(CMD), 어드레스 신호(ADD) 및 메모리 클럭 신호(CK)가 인접하는 칩들 사이의 TSV(370)를 통과하는데 소요되는 딜레이 시간(delay time)을 커맨드 TSV 딜레이(tTSVCMD)라 정의한다. 데이터 신호(DQ)와 데이터 스트로브 신호(DQS)가 인접하는 칩들 사이의 TSV(370)를 통과하는데 소요되는 딜레이 시간을 데이터 TSV 딜레이(tTSVDQ)라 정의한다.
제1 칩(330-1) 내지 제4 칩(360-1) 각각이 커맨드 신호(CMD), 어드레스 신호(ADD) 및 메모리 클럭 신호(CK)를 수신한 시점부터 커맨드 신호(CMD)에 대응하는 데이터 신호(DQ)와 데이터 스트로브 신호(DQS)를 출력하는 시점까지의 딜레이 시간을 칩 딜레이(tAACHIP)라 정의한다. 데이터 신호(DQ)와 데이터 스트로브 신호(DQS)가 제4 칩(360-1)과 제2 볼 그룹(320-1B) 사이의 본딩 와이어(380-1)를 통과하는데 소요되는 딜레이 시간을 본딩 와이어 딜레이(tWIRE)라 정의한다. 또한, 제1 칩(330-1)의 패드들은 각각 대응하는 제1 볼 그룹(320-1A)과 직접 접속되는바 딜레이 시간이 없다고 가정한다.
여기에서, 제1 칩(330-1)에 저장된 데이터를 리드하기 위해 반도체 패키지(300-1)에서 소요되는 총 딜레이 시간(tAA1)은 tAACHIP + 3*tTSVDQ + tWIRE 에 해당한다. 제2 칩(340-1)에 저장된 데이터를 리드하기 위해 반도체 패키지(300-1)에서 소요되는 총 딜레이 시간(tAA2)은 tAACHIP + tTSVCMD + 2*tTSVDQ + tWIRE 에 해당한다.
제3 칩(350-1)에 저장된 데이터를 리드하기 위해 반도체 패키지(300-1)에서 소요되는 총 딜레이 시간(tAA3)은 tAACHIP + 2*tTSVCMD + tTSVDQ + tWIRE 에 해당한다. 제4 칩(360-1)에 저장된 데이터를 리드하기 위해 반도체 패키지(300-1)에서 소요되는 총 딜레이 시간(tAA4)은 tAACHIP + 3*tTSVCMD + tWIRE 에 해당한다.
커맨드 TSV 딜레이(tTSVCMD)와 데이터 TSV 딜레이(tTSVDQ)는 모두 인접하는 칩들 간의 TSV에 의한 딜레이인바 동일한 값을 가진다고 가정하면, tAA1 내지 tAA4는 모두 tAACHIP + 3*tTSVCMD + tWIRE(또는 tAACHIP + 3*tTSVDQ + tWIRE)으로 동일한 값을 가진다.
즉, 제1 칩(330-1) 내지 제4 칩(360-1)에 저장된 데이터를 리드하기 위해 반도체 패키지(300-1)에서 소요되는 총 딜레이 시간들이 동일하여 칩들 간의 딜레이 시간의 차이는 없게 된다. 이는 제1 칩(330-1)에 제1 볼 그룹(320-1A)와 제2 볼 그룹(320-1B)이 모두 연결되지 않고, 제4 칩(360-1)에 제2 볼 그룹(320-1B)이 연결되어 제2 신호 그룹(second signal group)이 제1 신호 그룹(first signal group)과는 다른 방향으로 전송됨으로써 칩들 간의 딜레이 시간의 차이가 없게 된다.
따라서, 본 발명의 실시예에 따른 내부 구조를 가진 반도체 패키지에 의하면, 반도체 패키지(300-1) 내부의 다수의 칩들 간의 신호 딜레이 시간 차이에 의한 성능 저하를 최소화할 수 있다.
비록 반도체 패키지(300-1)에 저장된 데이터의 리드를 예를 들어 설명하였으나, 데이터의 라이트 동작에서도 칩들 간의 딜레이 시간의 차이는 없게 된다.
도 6은 도 3에 도시된 반도체 패키지의 내부 구조의 다른 실시예를 나타낸 도면이다.
도 2 내지 도 6을 참조하면, 반도체 패키지(300-2)는 도 5에 도시된 반도체 패키지(300-1)와 달리 제2 볼 그룹(320-2B)은 제1 볼 그룹(320-2A)의 반대편에 위치한다. 이에 따라 제4 칩(360-2)의 패드들은 제2 볼 그룹(320-2B)의 대응되는 볼들과 본딩 와이어에 의하지 않고 각각 직접 접속된다. 반도체 패키지(300-2)는 도 5에 도시된 반도체 패키지(300-1)와 상기 차이점을 제외하고, 실질적으로 동일하다.
여기에서, 제1 칩(330-2)에 저장된 데이터를 리드하기 위해 반도체 패키지(300-2)에서 소요되는 총 딜레이 시간(tAA1)은 tAACHIP + 3*tTSVDQ 에 해당한다. 제2 칩(340-2)에 저장된 데이터를 리드하기 위해 반도체 패키지(300-2)에서 소요되는 총 딜레이 시간(tAA2)은 tAACHIP + tTSVCMD + 2*tTSVDQ 에 해당한다.
제3 칩(350-2)에 저장된 데이터를 리드하기 위해 반도체 패키지(300-2)에서 소요되는 총 딜레이 시간(tAA3)은 tAACHIP + 2*tTSVCMD + tTSVDQ 에 해당한다. 제4 칩(360-2)에 저장된 데이터를 리드하기 위해 반도체 패키지(300-2)에서 소요되는 총 딜레이 시간(tAA4)은 tAACHIP + 3*tTSVCMD 에 해당한다.
커맨드 TSV 딜레이(tTSVCMD)와 데이터 TSV 딜레이(tTSVDQ)는 모두 인접하는 칩들 간의 TSV에 의한 딜레이인바 동일한 값을 가진다고 가정하면, tAA1 내지 tAA4는 모두 tAACHIP + 3*tTSVCMD(또는 tAACHIP + 3*tTSVDQ)으로 동일한 값을 가진다.
즉, 제1 칩(330-2) 내지 제4 칩(360-2)에 저장된 데이터를 리드하기 위해 반도체 패키지(300-2)에서 소요되는 총 딜레이 시간들이 동일하여 칩들 간의 딜레이 시간의 차이는 없게 된다.
다만, 도 6의 반도체 패키지(300-2)에서는 도 5에 도시된 반도체 패키지(300-1)와 달리 본딩 와이어가 생략되어 본딩 와이어 딜레이(tWIRE)가 존재하지 않는다.
도 7은 도 3에 도시된 반도체 패키지의 내부 구조의 또 다른 실시예를 나타낸 도면이다.
도 2 내지 도 7을 참조하면, 반도체 패키지(300-3)에서는 도 5에 도시된 반도체 패키지(300-1)와 달리 제1 칩(330-3) 내지 제4 칩(360-3)들의 장변이 제1 볼 그룹(320-3A)와 제2 볼 그룹(320-3B)이 위치한 면에 대해 수직으로 쌓이게 된다. 제1 칩(330-3) 및 제4 칩(360-3)과 그에 각각 대응하는 제1 볼 그룹(320-3A) 및 제2 볼 그룹(320-3B)은 각각 제1 본딩 와이어(380-3A)와 제2 본딩 와이어(380-3B)로 연결된다. 반도체 패키지(300-3)는 도 5에 도시된 반도체 패키지(300-1)와 상기 차이점을 제외하고, 실질적으로 동일하다.
커맨드 신호(CMD), 어드레스 신호(ADD) 및 메모리 클럭 신호(CK)가 제1 본딩 와이어(380-3A)를 통과하는데 소요되는 딜레이 시간을 제1 본딩 와이어 딜레이(tWIRE1)라 정의한다. 데이터 신호(DQ)와 데이터 스트로브 신호(DQS)가 제2 본딩 와이어(380-3B)를 통과하는데 소요되는 딜레이 시간을 제2 본딩 와이어 딜레이(tWIRE2)라 정의한다.
여기에서, 제1 칩(330-3)에 저장된 데이터를 리드하기 위해 반도체 패키지(300-3)에서 소요되는 총 딜레이 시간(tAA1)은 tAACHIP + 3*tTSVDQ + tWIRE1 + tWIRE2 에 해당한다. 제2 칩(340-3)에 저장된 데이터를 리드하기 위해 반도체 패키지(300-3)에서 소요되는 총 딜레이 시간(tAA2)은 tAACHIP + tTSVCMD + 2*tTSVDQ + tWIRE1 + tWIRE2 에 해당한다.
제3 칩(350-3)에 저장된 데이터를 리드하기 위해 반도체 패키지(300-3)에서 소요되는 총 딜레이 시간(tAA3)은 tAACHIP + 2*tTSVCMD + tTSVDQ + tWIRE1 + tWIRE2 에 해당한다. 제4 칩(360-3)에 저장된 데이터를 리드하기 위해 반도체 패키지(300-3)에서 소요되는 총 딜레이 시간(tAA4)은 tAACHIP + 3*tTSVCMD + tWIRE1 + tWIRE2 에 해당한다.
커맨드 TSV 딜레이(tTSVCMD)와 데이터 TSV 딜레이(tTSVDQ)는 모두 인접하는 칩들 간의 TSV에 의한 딜레이인바 동일한 값을 가진다고 가정하면, tAA1 내지 tAA4는 모두 tAACHIP + 3*tTSVCMD + tWIRE1 + tWIRE2(또는 tAACHIP + 3*tTSVDQ + tWIRE1 + tWIRE2)으로 동일한 값을 가진다.
즉, 제1 칩(330-3) 내지 제4 칩(360-3)에 저장된 데이터를 리드하기 위해 반도체 패키지(300-3)에서 소요되는 총 딜레이 시간들이 동일하여 칩들 간의 딜레이 시간의 차이는 없게 된다.
또한, 도 7처럼 제1 칩(330-3) 내지 제4 칩(360-3)이 수직으로 쌓이게 될 경우, 반도체 패키지(300-3)의 아랫면(제1 볼 그룹(320-3A) 및 제2 볼 그룹(320-3B)이 위치한 면)의 면적은 도 5과 도 6에 비해 감소되어 집적도를 높일 수 있다.
도 8은 도 5 또는 도 7에 도시된 반도체 패키지가 집적되는 일 실시예를 나타낸 도면이다.
도 5, 도 7 및 도 8을 참조하면, 반도체 패키지들(300A)은 A 방향을 따라 일렬로 배열될 수 있다. 반도체 패키지들(300A)은 동일한 커맨드 신호(CMD), 어드레스 신호(ADD), 메모리 클럭 신호(CK), 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 공유할 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.
각각의 반도체 패키지들(300A)은 도 5에 도시된 반도체 패키지(300-1) 또는 도 7에 도시된 반도체 패키지(300-3) 중 어느 하나에 해당할 수 있다.
도 9는 도 6에 도시된 반도체 패키지가 집적되는 일 실시예를 나타낸 도면이다.
도 6 및 도 9를 참조하면, 반도체 패키지들(300B)은 B 방향을 따라 일렬로 배열될 수 있다. 반도체 패키지들(300B)은 동일한 커맨드 신호(CMD), 어드레스 신호(ADD), 메모리 클럭 신호(CK), 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 공유할 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.
각각의 반도체 패키지들(300B)은 도 6에 도시된 반도체 패키지(300-2)에 해당할 수 있다.
도 10은 도 1에 도시된 메모리 장치를 포함하는 시스템의 일 실시 예를 나타낸다.
도 1, 도 5 내지 도 7 및 도 10을 참조하면, 시스템(400)은 전자 장치 또는 휴대용 장치(portable device)로 구현될 수 있다. 상기 휴대용 장치는 이동 전화기 (cellular phone), 스마트폰(smart phone), 또는 태블릿(tablet) PC로 구현될 수 있다.
시스템(400)은 프로세서(411)와 메모리 장치(413)를 포함한다. 메모리 장치(413)는 도 1의 메모리 장치(200)일 수 있다.
실시 예에 따라, 메모리 장치(413)는 반도체 패키지 형태로 패키징될 수 있다. 이 경우, 상기 반도체 패키지는 시스템 보드(미도시) 위에 마운트될 수 있다. 상기 반도체 패키지는 도 5에 도시된 반도체 패키지(300-1), 도 6에 도시된 반도체 패키지(300-2) 또는 도 7에 도시된 반도체 패키지(300-3)를 의미할 수 있다.
프로세서(411)는 메모리 장치(413)의 데이터 처리 동작, 예컨대 라이트 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(415)를 포함한다. 메모리 컨트롤러(415)는 시스템(400)의 전반적인 동작을 제어하는 프로세서(411)에 의하여 제어된다. 실시 예에 따라, 메모리 컨트롤러(415)는 프로세서(411)와 메모리 장치 (413) 사이에 접속될 수 있다. 프로세서(411)는 도 1의 호스트(100)에, 메모리 컨트롤러(415)는 도 1의 메모리 컨트롤러(150)에 각각 해당할 수 있다.
메모리 장치(413)에 저장된 데이터는, 프로세서(411)의 제어에 따라, 디스플레이(420)를 통하여 디스플레이될 수 있다.
무선 송수신기(430)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(430)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(411)가 처리할 수 있는 신호로 변환할 수 있다. 따라서 프로세서(411)는 무선 송수신기(430)로부터 출력된 신호를 처리하고, 처리된 신호를 메모리 장치(413)에 저장하거나 또는 디스플레이(420)를 통하여 디스플레이할 수 있다.
무선 송수신기(430)는 프로세서(411)로부터 출력된 신호를 무선 신호로 변환하고 변환된 무선 신호를 안테나(ANT)를 통하여 외부로 출력할 수 있다.
입력 장치(440)는 프로세서(411)의 동작을 제어하기 위한 제어 신호 또는 프로세서(411)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
프로세서(411)는 메모리 장치(413)로부터 출력된 데이터, 무선 송수신기(430)로부터 출력된 무선 신호, 또는 입력 장치(440)로부터 출력된 데이터가 디스플레이(420)를 통하여 디스플레이될 수 있도록 디스플레이(420)를 제어할 수 있다.
도 11은 도 1에 도시된 메모리 장치를 포함하는 시스템의 다른 실시 예를 나타낸다.
도 1, 도 5 내지 도 7 및 도 11을 참조하면, 시스템(500)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
시스템(500)은 시스템(500)의 전반적인 동작을 제어하기 위한 프로세서(511)와 메모리 장치(513)를 포함한다. 메모리 장치(513)는 도 1에 도시된 메모리 장치(200)를 의미할 수 있다.
실시 예에 따라, 메모리 장치(513)는 반도체 패키지 형태로 패키징될 수 있다. 상기 반도체 패키지는 시스템 보드(미도시) 위에 마운트될 수 있다. 상기 반도체 패키지는 도 5에 도시된 반도체 패키지(300-1), 도 6에 도시된 반도체 패키지(300-2) 또는 도 7에 도시된 반도체 패키지(300-3)를 의미할 수 있다.
프로세서(511)는 메모리 장치(513)의 동작을 제어하는 메모리 컨트롤러(515)를 포함할 수 있다. 프로세서(511)는 도 1의 호스트(100)에, 메모리 컨트롤러(515)는 도 1의 메모리 컨트롤러(150)에 각각 해당할 수 있다.
프로세서(511)는 입력 장치(520)에 의하여 발생한 입력 신호에 따라 메모리 장치(513)에 저장된 데이터를 디스플레이(530)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(520)는 터치 패드(touch pad) 또는 컴퓨터 마우스 (computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
도 12는 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.
도 1, 도 5 내지 도 7 및 도 12를 참조하면, 시스템(600)은 메모리 카드 (memory card) 또는 스마트 카드(smart card)로 구현될 수 있다.
시스템(600)은 메모리 장치(613), 메모리 컨트롤러(611) 및 카드 인터페이스(620)를 포함한다. 메모리 장치(613)는 도 1에 도시된 메모리 장치(200)를 의미할 수 있다.
실시 예에 따라, 메모리 장치(613)는 반도체 패키지 형태로 패키징될 수 있다. 상기 반도체 패키지는 시스템 보드(미도시) 위에 마운트될 수 있다. 상기 반도체 패키지는 도 5에 도시된 반도체 패키지(300-1), 도 6에 도시된 반도체 패키지(300-2) 또는 도 7에 도시된 반도체 패키지(300-3)를 의미할 수 있다.
메모리 컨트롤러(611)는 메모리 장치(613)와 카드 인터페이스(620) 사이에서 데이터의 교환을 제어할 수 있다. 메모리 컨트롤러(611)는 도 1에 도시된 메모리 컨트롤러(150)에 해당할 수 있다.
실시 예에 따라, 카드 인터페이스(620)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(620)는 호스트의 프로토콜에 따라 상기 호스트와 메모리 컨트롤러(611) 사이에서 데이터 교환을 인터페이싱할 수 있다.
시스템(600)이 컴퓨터, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트와 접속될 때, 상기 호스트는 카드 인터페이스(620)와 메모리 컨트롤러(611)를 통하여 메모리 장치(613)에 저장된 데이터를 주거나 받을 수 있다.
도 13은 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.
도 1, 도 5 내지 도 7 및 도 13을 참조하면, 시스템(700)은 디지털 카메라 또는 디지털 카메라가 부착된 포터블 디바이스(portable device)로 구현될 수 있다.
시스템(700)은 시스템(700)의 전반적인 동작을 제어하는 프로세서(711)와 메모리 장치(713)를 포함한다. 이때, 메모리 장치(713)는 도 1에 도시된 메모리 장치(200)를 의미할 수 있다.
실시 예에 따라, 메모리 장치(713)는 반도체 패키지 형태로 패키징될 수 있다. 상기 반도체 패키지는 시스템 보드(미도시) 위에 마운트될 수 있다. 상기 반도체 패키지는 도 5에 도시된 반도체 패키지(300-1), 도 6에 도시된 반도체 패키지(300-2) 또는 도 7에 도시된 반도체 패키지(300-3)를 의미할 수 있다.
시스템(700)의 이미지 센서(720)는 광학 이미지를 디지털 신호로 변환하고, 변환된 디지털 신호는 프로세서(711)의 제어 하에 메모리 장치(713)에 저장되거나 또는 디스플레이(730)를 통하여 디스플레이된다. 또한, 메모리 장치(713)에 저장된 디지털 신호는 프로세서(711)의 제어 하에 디스플레이(730)를 통하여 디스플레이된다.
도 14는 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.
도 1, 도 5 내지 도 7 및 도 14를 참조하면, 시스템(800)은 메모리 장치(813)와 시스템(800)의 전반적인 동작을 제어할 수 있는 프로세서(811)를 포함한다. 메모리 장치(813)는 도 1에 도시된 메모리 장치(200)를 의미할 수 있다.
실시 예에 따라, 메모리 장치(813)는 반도체 패키지 형태로 패키징될 수 있다. 상기 반도체 패키지는 시스템 보드(미도시) 위에 마운트될 수 있다. 상기 반도체 패키지는 도 5에 도시된 반도체 패키지(300-1), 도 6에 도시된 반도체 패키지(300-2) 또는 도 7에 도시된 반도체 패키지(300-3)를 의미할 수 있다.
프로세서(811)는 메모리 장치 (813)의 동작을 제어하기 위한 메모리 컨트롤러(815)를 포함한다. 프로세서(811)는 도 1의 호스트(100)에, 메모리 컨트롤러(815)는 도 1의 메모리 컨트롤러(150)에 각각 해당할 수 있다.
시스템(800)은 프로세서(811)의 동작 메모리(operation memory)로서 사용될 수 있는 메모리(840)를 포함한다. 메모리(840)는 ROM(read only memory) 또는 플래시 메모리와 같은 비휘발성 메모리로 구현될 수 있다.
시스템(800)에 접속된 호스트는 프로세서(811)와 호스트 인터페이스(830)를 통하여 메모리 장치(813)와 데이터를 주거나 받을 수 있다. 이때 메모리 컨트롤러(815)는 메모리 인터페이스의 기능을 수행할 수 있다.
실시 예에 따라, 시스템(800)은 ECC(error correction code) 블록 (820)을 더 포함할 수 있다.
프로세서(811)의 제어에 따라 동작하는 ECC 블록(820)은 메모리 컨트롤러(815)를 통하여 메모리 장치(813)로부터 읽혀진 데이터에 포함된 에러를 검출하고 정정할 수 있다.
프로세서(811)는 버스(801)를 통하여 ECC 블록(820), 호스트 인터페이스(830) 및 메모리(840) 사이에서 데이터의 교환을 제어할 수 있다.
시스템(800)은 USB(Universal Serial Bus) 메모리 드라이브 또는 메모리 스틱(memory stick)으로 구현될 수 있다.
도 15는 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.
채널(901)은 광학적 접속 수단을 의미할 수 있다. 상기 광학적 접속 수단은 광섬유(optical fiber), 광도파로(optical waveguide), 또는 광신호를 전송하는 매체를 의미할 수 있다.
도 1과 도 15를 참조하면, 시스템(900)은 제1시스템(1000)과 제2시스템(1100)을 포함할 수 있다.
제1시스템(1000)은 제1메모리 장치(100a)와 전광 변환 회로(1010)를 포함할 수 있다. 전광 변환 회로(1010)는 제1메모리 장치(100a)로부터 출력된 전기 신호를 광신호로 변환하고, 변환된 광신호를 광학적 접속 수단 (901)을 통하여 제2시스템(1100)으로 출력할 수 있다.
제2시스템(1100)은 광전 변환 회로(1120)와 제2메모리 장치(100b)를 포함한다. 광전 변환 회로(1120)는 광학적 접속 수단(901)을 통하여 입력된 광신호를 전기 신호로 변환하고, 변환된 전기 신호를 제2메모리 장치(100b)로 전송할 수 있다.
제1시스템(1000)은 광전 변환 회로(1020)를 더 포함하고, 제2시스템(1100)은 전광 변환 회로(1110)를 더 포함할 수 있다.
제2시스템(1100)이 제1시스템(1000)으로 데이터를 전송할 때, 전광 변환 회로(1110)는 제2메모리 장치(100b)로부터 출력된 전기 신호를 광신호로 변환하고, 변환된 광신호를 광학적 접속 수단(901)을 통하여 제1시스템(1000)으로 출력할 수 있다. 광전 변환 회로(1020)는 광학적 접속 수단(901)을 통하여 입력된 광신호를 전기 신호로 변환하고, 변환된 전기 신호를 제1메모리 장치(100a)로 전송할 수 있다. 각 메모리 장치(100a와 100b)의 구조와 동작은 도 1의 메모리 장치(200)의 구조와 동작과 실질적으로 동일하다. 또한, 각 메모리 장치(100a와 100b)는 반도체 패키지 형태로 구현될 수 있으며, 상기 반도체 패키지는 도 5에 도시된 반도체 패키지(300-1), 도 6에 도시된 반도체 패키지(300-2) 또는 도 7에 도시된 반도체 패키지(300-3)를 의미할 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
메모리 시스템(10)
호스트(100)
메모리 컨트롤러(150)
메모리 장치(200)
반도체 패키지(300)
볼(320)
TSV(370)

Claims (10)

  1. 외부로부터 제1 신호 그룹(first signal group)을 수신하는 제1 볼 그룹(first ball group);
    외부로 제2 신호 그룹(second signal group)을 전송하는 제2 볼 그룹(second ball group);
    상기 제1 볼 그룹에 연결되는 제1 칩(first chip); 및
    상기 제2 볼 그룹에 연결되고, 상기 제1 칩으로부터 상기 제1 신호 그룹과 상기 제2 신호 그룹을 수신하는 제2 칩(second chip)을 포함하는 반도체 패키지(semiconductor package).
  2. 제1항에 있어서,
    상기 제1 칩과 상기 제2 칩 각각의 장변이 상기 제1 볼 그룹 및 상기 제2 볼 그룹이 위치하는 면과 수직으로 배치되는 반도체 패키지.
  3. 제2항에 있어서,
    상기 제1 칩과 상기 제2 칩은 각각 상기 제1 볼 그룹과 상기 제2 볼 그룹에 본딩 와이어(bonding wire)를 통해 연결되는 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1 칩은 상기 제1 볼 그룹에 직접 연결되고,
    상기 제2 칩은 상기 제2 볼 그룹에 본딩 와이어(bonding wire)를 통해 연결되는 반도체 패키지.
  5. 제1항에 있어서,
    상기 제1 칩과 상기 제2 칩은 각각 상기 제1 볼 그룹과 상기 제2 볼 그룹에 직접 연결되는 반도체 패키지.
  6. 제1항에 있어서,
    상기 제1 칩과 상기 제2 칩 사이에 TSV를 통해 연결되는 적어도 하나 이상의 제3 칩을 더 포함하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 제1 신호 그룹은 커맨드 신호(commnand signal), 어드레스 신호(address signal) 및 메모리 클럭 신호(memory clock signal)을 포함하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 제2 신호 그룹은 데이터 신호(data signal) 및 데이터 스트로브 신호(data strobe signal)를 포함하는 반도체 패키지.
  9. 제1 칩; 및
    상기 제1 칩에 전기적으로 연결된 제2 칩을 포함하며,
    상기 제1 칩은 상기 제2 칩을 통해 외부로 데이터 신호(data signal)를 전송하고,
    상기 제2 칩은 상기 제1 칩을 통해 외부로부터 커맨드 신호(command signal)를 수신하는 반도체 패키지.
  10. 제9항에 있어서,
    외부로부터 상기 커맨드 신호를 수신하는 제1 볼 그룹(first ball group)과 외부로 상기 데이터 신호를 전송하는 제2 볼 그룹(second ball group)을 더 포함하는 반도체 패키지.
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