CN107017029B - 半导体存储设备以及包括其的存储系统 - Google Patents

Abstract

一种半导体存储设备包括：正常存储块，包括多个正常存储单元；冗余存储块，包括多个冗余存储单元，其中，所述多个冗余存储单元用于代替正常存储单元当中的缺陷单元；正常缓冲块，被配置为读出并放大存储在正常存储块中的数据；冗余缓冲块，被配置为读出并放大存储在冗余存储块中的数据；正常锁存块，被配置为基于正常控制信号从正常缓冲块取得数据并存储所述数据；以及冗余锁存块，被配置为基于冗余控制信号选择性地从冗余缓冲块取得数据并存储所述数据。

Description

半导体存储设备以及包括其的存储系统

对相关申请的交叉引用

本申请要求于2016年1月8日提交的第10-2016-0002705号韩国专利申请的优先权，该申请的公开通过引用而全部合并于此。

技术领域

本发明构思的示例实施例涉及一种半导体存储设备和/或一种包括所述半导体存储设备的存储系统。例如，至少某些示例实施例涉及一种用于选择性地控制冗余锁存器的操作的半导体存储设备和/或一种包括所述半导体存储设备的存储系统。

背景技术

当半导体存储设备、诸如动态随机存取存储器(DRAM)中的存储单元之中即使单个存储单元具有缺陷时，整个半导体存储设备会被分类为劣品。此时，就产量而言，丢弃所有存储单元会是效率低下的。为了避免这种低效并提高产量，可在半导体存储设备中提供冗余存储单元，并且，有故障的存储单元(即，缺陷单元)可由冗余存储单元来代替。

当对缺陷单元执行读取操作时，缺陷单元可由包括在冗余存储块中的冗余存储单元来代替，使得缺陷单元可被修复。例如，当正常列线被连接到缺陷单元时，整个正常列可由包括在冗余存储块中的冗余列线来代替。此时，一条正常列线可通过被一条冗余列线代替而得到修复。

通常，当对存储在存储单元中的数据执行读取操作时，行译码器可启用存储单元阵列中包含所述存储单元的行线(例如，字线)，并且，数据可由读出放大器来读出，并存储在锁存块中。锁存块可存储并处理多个数据以实现预取。预取是一种(例如)为了提高存储器存取速率而在对存储单元的每次存取时读取或写入多个数据的操作。

当数据被发送到锁存块时，会需要较快的速度。相应地，正常数据和冗余数据被存储在锁存器中，随后通过地址比较来实现列修复。然而，当未使用列修复时，在每次读取操作时会发生对来自冗余存储块的冗余数据的不必要传输。这种不必要传输会导致出现不必要的功耗。

发明内容

根据本发明构思的某些示例实施例，半导体存储设备可包括：正常存储块，包括多个正常存储单元；冗余存储块，包括用于代替正常存储单元当中的缺陷单元的多个冗余存储单元；正常缓冲块，被配置为用于读出并放大存储在正常存储块中的数据；冗余缓冲块，被配置为用于读出并放大存储在冗余存储块中的数据；正常锁存块，被配置为用于基于正常控制信号从正常缓冲块取得数据并存储所述数据；以及冗余锁存块，被配置为用于基于冗余控制信号选择性地从冗余缓冲块取得数据并存储所述数据。

根据本发明构思的另外的示例实施例，存储系统可包括多个半导体存储设备和被配置为用于控制所述半导体存储设备的存储控制器。所述半导体存储设备之中的每一个可包括：存储单元阵列，包括多个正常存储单元和多个冗余存储单元，其中，所述多个冗余存储单元中的每个用于代替正常存储单元当中的缺陷单元；读出放大器，被配置为用于读出并放大存储在存储单元阵列中的数据；锁存块，被配置为用于基于正常控制信号和冗余控制信号从读出放大器取得并存储数据；控制电路，被配置为用于将正常控制信号和冗余控制信号输出到锁存块；以及OTP存储器，被配置为用于存储修复信号。读出放大器可包括被配置为用于读出并放大存储在冗余存储单元中的数据的多个冗余缓冲器，并且，锁存块可包括被配置为用于访问冗余缓冲器当中的对应缓冲器的多个冗余锁存器。

根据本发明构思的另外的示例实施例，半导体存储设备可包括：锁存块，包括多个正常锁存器和多个冗余锁存器，其中，所述多个冗余锁存器被配置为用于基于冗余控制信号选择性地从包括在冗余存储单元中的修复单元取得冗余数据；以及控制器，被配置为用于基于修复信号选择性地将冗余控制信号提供给所述多个冗余锁存器之中的一些冗余锁存器，其中，所述修复信号指示所述多个冗余锁存器之中的哪些冗余锁存器被连接到修复单元。

附图说明

通过参照附图来详细描述本发明构思的某些示例实施例，本发明构思的示例实施例的上述和其他特点和优点将变得更加清楚，其中，在所述附图中：

图1是根据本发明构思的某些示例实施例的电子系统的示意性框图；

图2是根据本发明构思的某些示例实施例的存储系统的示意性框图；

图3是根据本发明构思的某些示例实施例的半导体存储设备的框图；

图4是根据本发明构思的某些示例实施例的控制电路的详细框图；以及

图5是根据本发明构思的某些示例实施例的半导体存储设备的操作的详细框图；

图6是根据本发明构思的某些示例实施例的包括图3中示出的半导体存储设备的计算机系统的框图；

图7是根据本发明构思的另外的示例实施例的包括图3中示出的半导体存储设备的计算机系统的框图；

图8是根据本发明构思的另外的示例实施例的包括图3中示出的半导体存储设备的计算机系统的框图；

图9是根据本发明构思的另外的示例实施例的包括图3中示出的半导体存储设备的计算机系统的框图；

图10是根据本发明构思的另外的示例实施例的包括图3中示出的半导体存储设备的计算机系统的框图；

图11是根据本发明构思的某些示例实施例的包括图3中示出的半导体存储设备100的数据处理系统1100的框图；

图12是包括图3中示出的半导体存储设备的多芯片封装的示意性概念图；以及

图13是图12中示出的多芯片封装的示例的三维概念图。

具体实施方式

图1是根据本发明构思的某些实施例的电子系统1的示意性框图。电子系统1可包括主机20和存储系统300。

主机20可使用接口协议(诸如外围组件互连Express(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行连接SCSI(SAS))与存储系统300通信。然而，主机20与存储系统300之间的接口协议不限于这些示例而可以是其他接口协议。例如，所述接口协议可以是通用串行总线(USB)接口协议、多媒体卡(MMC)接口协议、增强小型设备接口(ESDI)协议和集成驱动电子设备(IDE)接口协议。

存储系统300可包括存储控制器200和存储模块10。存储控制器200可控制存储系统300的全部操作。还可控制主机20与存储模块10之间的数据交换。

存储模块10可包括多个半导体存储设备100、100′和100″。在这里描述的示例实施例中，半导体存储设备100、100′和100″被实现为包括存储单元阵列(未示出)的动态随机存取存储器(DRAM)，在所述存储单元阵列中，多个存储单元按照行和列来排列，但是本发明构思的示例实施例不限于这些示例实施例。

当半导体存储设备100、100′和100″被实现为DRAM时，存储模块10可被实现为无缓冲双列直插存储模块(UDIMM)、寄存DIMM(RDIMM)或低负载DIMM(LR-DIMM)。此时，存储模块10还可包括缓冲器(未示出)或寄存器(未示出)。存储系统300可被安装在诸如移动设备、笔记本计算机或桌上型计算机的系统中，但是本发明构思的示例实施例不限于这些示例。

图2是根据本发明构思的某些示例实施例的存储系统300′的示意性框图。在图2中，只有一个半导体存储设备100与存储控制器200对应的情况将被描述为示例，但是本发明构思的示例实施例不限于此。

参照图2，存储控制器200可响应于主机20的请求将数据DAT输入到半导体存储设备100或从半导体存储设备100接收数据DAT。存储控制器200可连续地执行以下操作：将用于半导体存储设备100的激活操作的地址信号ADD和命令CMD发送到半导体存储设备100的操作、将用于写入/读取操作的地址信号ADD和命令CMD发送到半导体存储设备100的操作、将用于刷新操作的地址信号ADD和命令CMD发送到半导体存储设备100的操作。

图3是根据本发明构思的某些示例实施例的半导体存储设备100的框图。

参照图3，半导体存储设备100被显示为图1中示出的半导体存储设备100、100′和100″的示例。

半导体存储设备100可包括存储单元阵列110、行译码器120、列译码器130、读出放大器140、控制电路150、锁存块160、一次性可编程(OTP)存储器170、比较电路180和复用器(MUX)190。尽管未在图3中示出，但是半导体存储设备100可还包括地址缓冲器、输入/输出(I/O)电路、写入驱动器和位线预充电电路。此外，除了以上讨论的元件以外，半导体存储设备100可还包括其他元件。

存储单元阵列110可包括正常存储块111和冗余存储块115。正常存储块111可包括多个正常存储单元(未示出)。冗余存储块115可包括多个冗余存储单元(未示出)。

以下，正常存储单元当中的出现故障的单元被称为缺陷单元。冗余存储单元当中的代替缺陷单元来存储数据的单元被称为修复单元。缺陷单元可具有对应的修复单元。可存在多个缺陷单元和多个修复单元。缺陷单元可以是在半导体存储设备100的测试期间出现故障的存储单元，并且，修复单元可代替缺陷单元来存储数据。

尽管未在图3中未示，但是包括在存储单元阵列110中的所有存储单元之中的每一个存储单元可被连接到沿行方向形成的多条字线之一和沿列方向形成的多条位线之一。相应地，每个存储单元可对应于行地址XADD和列地址YADD。行地址XADD是沿行方向的地址，列方向YADD是沿列方向的地址。行地址XADD和列地址YADD可以是存储在地址缓冲器(未示出)中的信号。

行译码器120可接收行地址XADD并可对行地址XADD进行译码，以指定连接到数据将被输入到其中或数据将从其输出的存储单元的字线。半导体存储设备100还可包括行驱动器(未示出)，其中，所述行驱动器基于对行地址XADD进行译码的结果来启用与行地址XADD对应的字线。行驱动器可被包括在行译码器120中。以下假设行译码器120具有行驱动器的功能。换言之，行译码器120可对行地址XADD进行译码，并启用与行地址XADD对应的字线。例如，当由行译码器120接收的行地址XADD与第一字线对应时，行译码器120可启用第一字线。

列译码器130可对列地址YADD进行译码，以指定连接到数据将被输入到其中或数据将从其输出的存储单元的位线。存储单元阵列110可从由行地址XADD和列地址YADD指定的存储单元读出数据或将数据写入所述存储单元。

当半导体存储设备100执行读取操作时，读出放大器140可读出并放大每条位线的电压变化。读出放大器140可包括写入驱动器(未示出)。写入驱动器可将数据写入存储单元。然而，本发明构思的示例实施例并不受限于此。读出放大器140可包括正常缓冲块141和冗余缓冲块145。

正常缓冲块141可读出并放大与正常存储单元对应的数据。冗余缓冲块145可读出并放大与冗余存储单元对应的数据。控制电路150可控制锁存块160和MUX 190。

控制电路150可将多个控制信号NCON和RCON输出到缓存块160。控制信号NCON和RCON可包括正常控制信号NCON和冗余控制信号RCON。稍后将参照图4来描述与控制电路150的操作相关的细节。

可基于从控制电路150接收的控制信号NCON和RCON来启用锁存块160。当锁存块160在读取操作中被启用时，锁存块160可从读出放大器140接收数据并将所述数据存储在锁存块160中。锁存块160可包括n位锁存器，其中，“n”为至少为1的整数。锁存块160可包括正常锁存块161和冗余锁存块165。正常锁存块161和冗余锁存块165可以是8位锁存器。正常锁存块161可访问正常缓冲块141且冗余锁存块165可访问冗余缓冲块145，这将在稍后参照图4来详细描述。

OTP存储器170可存储修复信号RS和缺陷地址DADD。OTP存储器170可将修复信号RS输出到控制电路150(例如，图4中与控制电路150相关联的逻辑门153)并将缺陷地址DADD输出到比较电路180。修复信号RS可对应于冗余锁存块165。换言之，修复信号RS可指示在包括在冗余锁存块165中的多个冗余锁存器当中、已经被指派给与修复单元连接的位线的冗余锁存器。当冗余锁存块165是4位锁存器——这表示冗余锁存块165包括四个锁存器——且所述四个锁存器之中的第一锁存器被指派给与修复单元连接的位线时，则修复信号RS可针对所述四个锁存器之中的第一锁存器指示“开(ON)”并对所述四个锁存器之中的第二锁存器到第四锁存器指示“(关)OFF”。

修复信号RS可以是根据半导体存储设备100的测试结果而存储在OTP存储器170中的信号。

如上所述，缺陷单元可以是在半导体存储设备100的测试期间出现故障的存储单元，并且，缺陷地址DADD可以是根据半导体存储设备100的测试的结果而存储在OTP存储器170中的信号。

可使用熔丝、反熔丝或激光熔丝来实现OTP存储器170，但是本发明构思的示例实施例不限于此。这将在稍后参照图5来详细描述。

比较电路180可接收列地址YADD和缺陷地址DADD。比较电路180可将列地址YADD与缺陷地址DADD进行比较，并可基于比较结果将比较信号CS输出到MUX 190。比较电路180可输出比较信号CS，使得比较信号CS在列地址YADD与缺陷地址DADD不同的情况下指示MUX190选择正常锁存块161并在列地址YADD与缺陷地址DADD相同的情况下指示MUX 190选择冗余锁存块165。

例如，当列地址YADD与缺陷地址DADD相同时，比较电路180可输出处于高电平的比较信号CS。然而，当列地址YADD与缺陷地址DADD不同时，比较电路180可输出处于低电平的比较信号CS。然而，本发明构思的示例实施例不限于此。

MUX 190可基于从比较电路180接收的比较信号CS在正常锁存块161与冗余锁存块165两者之间选择一个。在读取操作中，MUX 190可在比较信号CS处于高电平时选择冗余锁存块165，并可在比较信号CS处于低电平时选择正常锁存块161。存储在由MUX 190选择的正常锁存块161或冗余锁存块165中的数据可被输出到I/O电路。

当半导体存储设备100执行写入操作时，写入驱动器可驱动包括在存储单元阵列110中的位线。

基于地址信号XADD和YADD从存储单元阵列110读取的数据可通过I/O电路被输出到存储控制器200。

图4是根据本发明构思的某些示例实施例的控制电路150的详细框图。

参照图4，控制电路150可包括控制信号产生电路151和逻辑门153。尽管在图4中示出的示例实施例中，逻辑门153是与(AND)门，但是本发明构思的示例实施例不限于此。以下为了便于描述，假设逻辑门153为与门。

控制信号产生电路151可产生正常控制信号NCON并将其输出到正常锁存块161。控制信号产生电路151还可将正常控制信号NCON输出到逻辑门153。

可基于正常控制信号NCON来启用正常锁存块161。在读取操作中，已经启用的正常锁存块161可从正常缓冲块141接收数据并存储所述数据。

逻辑门153可接收正常控制信号NCON和修复信号RS。逻辑门153可对正常控制信号NCON和修复信号RS执行逻辑运算(例如，与运算)以产生冗余控制信号RCON。不同于正常控制信号NCON，冗余控制信号RCON可允许冗余锁存块165仅从连接到修复单元的位线接收数据并存储所述数据。逻辑门153可将冗余控制信号RCON输出到冗余锁存块165。

可基于冗余控制信号RCON来启用冗余锁存块165。在读取操作中，已经启用的冗余锁存块165可选择性地从冗余缓冲块145接收数据并存储所述数据。

尽管在图4中示出的示例实施例中，逻辑门153与控制信号产生电路151分离，但是本发明构思的示例实施例不限于此。例如，在其他实施例中，控制信号产生电路151可包括逻辑门153并可直接产生冗余控制信号RCON。

此外，在某些示例实施例中，控制电路150可以是包括处理器和存储器的控制器。

存储器可以是计算机可读存储介质，其中，所述计算机可读存储介质通常包括随机存取存储器(RAM)、只读存储器(ROM)和/或永久海量存储器件(诸如盘驱动器)。

可通过布置在印刷电路板上的半导体芯片来实现所述处理器。所述处理器可以是算术逻辑单元、数字信号处理器、微型计算机、现场可编程阵列、可编程逻辑单元、微处理器或任何其他能够按照定义的方式响应于指令并运行指令的器件。

处理器可利用指令来进行编程，其中，指令将处理器230配置为专用计算机，以执行控制信号产生电路151、逻辑门153和比较电路180之中的一个或多个的操作。例如，处理器可基于修复信号RS将冗余控制信号提供给多个冗余锁存器RL之中的一些冗余锁存器，其中，所述修复信号RS指示所述多个冗余锁存器RL之中的哪一些被连接到冗余缓冲块145中的修复单元RC。此外，处理器可基于与修复单元RC相关联的缺陷地址以及从译码器接收的读取地址YADD将比较信号提供给MUX 190。

以下将描述锁存块160和MUX 190基于从控制电路150输出的控制信号NCON和RCON进行的操作。为了便于描述，假设半导体存储设备100执行读取操作，但是本发明构思的示例实施例不限于此。

包括在锁存块160中的正常锁存块161可接收正常控制信号NCON。正常锁存块161可基于正常控制信号NCON从正常缓冲块141取回数据并存储所述数据。

包括在锁存块160中的冗余锁存块165可接收冗余控制信号RCON。冗余锁存块165可基于冗余控制信号RCON选择性地从冗余缓冲块145取回数据并存储所述数据。换言之，不同于正常锁存块161，冗余锁存块165可选择性地取回并存储数据，以便存储仅存储在修复单元中的数据。

MUX 190可基于比较信号CS在正常锁存块161与冗余锁存块165两者之间选择一个。当比较信号CS处于高电平时，MUX 190可选择冗余锁存块165，并将数据从冗余锁存块165发送到I/O电路。然而，当比较信号CS处于低电平时，MUX 190可选择正常锁存块161，并将数据从正常锁存块161发送到I/O电路。然而，示例实施例不限于此。

图5是根据本发明构思的某些示例实施例的半导体存储设备100的操作的详细框图。

参照图3和图5，在参照图5描述的示例实施例中假设半导体存储设备100执行读取操作，但是本发明构思的示例实施例不限于此。

如上所述，行译码器120可启用存储单元阵列110中的一条特定字线。以下假设所述特定字线已经被行译码器120启用。

由行译码器120启用的字线可被连接到多个冗余存储单元RC1至RCr其中，“r”是至少为3的整数，并被连接到多个正常存储单元NC1至NCn，其中，“n”为至少为3的整数。图5中示出的每个存储单元可以是存储1位数据的单位单元。假设第二正常存储单元NC2是正常存储块111中的缺陷单元且冗余存储块115中的第一冗余存储单元RC1是代替缺陷单元的修复单元。

读出放大器140可根据列译码器130的控制来读出并放大存储在存储单元阵列110中的数据。具体说来，包括在冗余缓存块145中的冗余缓冲器RB1到RBr可分别读出并放大存储在冗余存储单元RC1到RCr中的数据。包括在正常缓冲块141中的正常缓冲器NB1到NBn可分别读出并放大存储在正常存储单元NC1到NCn中的数据。图5中示出的每个缓冲器可以是处理一位的单位缓冲器。

锁存块160可基于从控制信号产生电路151接收的控制信号NCON和RCON从正常缓冲块141和冗余缓冲块145取回数据并可存储所述数据。具体说来，包括在正常锁存块161中的正常锁存器NL1到NLy(其中，“y”是至少为3的整数)可基于正常控制信号NCON分别从正常缓冲器NB1到NBn取回数据，并可存储所述数据。包括在冗余锁存块165中的冗余锁存器RL1到RLx可基于冗余控制信号RCON选择性地分别从冗余缓冲器RB1到RBr取回数据，并可存储所述数据。图5中示出的每个锁存器可以是存储一位的单位锁存器。

尽管在图5中示出的实施例中，缓冲器的数量与锁存器的数量相同，但是本发明构思的示例实施例不限于此。例如，正常锁存块161和冗余锁存块165可包括两个、四个、八个或十六个单位锁存器。

OTP存储器170可存储修复信号RS。修复信号RS可对应于冗余锁存块165。换言之，修复信号RS可指示在包括在冗余锁存块165中的冗余锁存器RL1到RLx当中、被指派给与修复单元连接的位线的冗余锁存器。修复信号RS可以是根据半导体存储设备100的测试结果而存储在OTP存储器170中的信号。

OTP存储器170可包括多个单位存储器OM1到OMx，其中，单位存储器OM1到OMx分别对应于冗余锁存器RL1到RLx。相应地，冗余锁存器RL1到RLx之中的每一个冗余锁存器可根据存储在单位存储器OM1到OMx之中的对应单位存储器中的信号来进行操作。例如，当存储在第一单位存储器OM1中的信号处于高电平时，对应冗余控制信号RCON可以处于高电平。然而，当存储在第二单位存储器OM2中的信号处于低电平时，对应冗余控制信号RCON可处于低电平。

处于高电平的信号可被存储在与连接到修复单元的位线对应的单位存储器中，并且，处于低电平的信号可被存储在其他单位存储器中。参照图5，处于高电平的信号可被存储在与连接到修复单元RC1的位线对应的第一单位存储器OM1中，并且，处于低电平的信号可被存储在其他单位存储器OM2到OMx中

逻辑门153可包括多个与门。逻辑门153可对正常控制信号NCON和修复信号RS执行与运算，以产生冗余控制信号RCON。如上所述，由于第一单位存储器OM1输出处于高电平的信号，因此，只有第一冗余锁存器RL1根据与运算的结果而选择性地从第一冗余缓冲器RB1取回数据，并存储所述数据。由于其他单位存储器OM2到OMx输出处于低电平的信号，因此，根据与运算的结果，其他冗余锁存器RL2到RLx不取回数据。

图6是根据本发明构思的某些示例实施例的包括图3中示出的半导体存储设备100的计算机系统600的示图。

参照图6，计算机系统600可被实现为蜂窝电话、智能电话、个人数字助理(PDA)和/或无线通信设备。然而，示例实施例不限于此。

计算机系统600可包括半导体存储设备100以及控制半导体存储设备100的操作的存储控制器620。例如，存储控制器620可根据主机610的控制来控制半导体存储设备100的数据存取操作，例如，写入操作或读取操作。半导体存储设备100的数据可根据主机610和存储控制器620的控制而通过显示器630来进行显示。无线电收发器640可通过天线ANT来发送或接收无线电信号。无线电收发器640可将通过天线ANT接收的无线电信号转换为可由主机610处理的信号。相应地，主机610可处理从无线电收发器640输出的信号，并将处理的信号发送到存储控制器620或显示器630。存储控制器620可将由主机610处理的信号存储在半导体存储设备100中。无线电收发器640还可将从主机610输出的信号转换为无线电信号，并通过天线ANT将无线电信号输出到外部设备。

输入设备650使得用于控制主机610的操作的控制信号或将由主机610处理的数据能够被输入到半导体存储设备100。输入设备650可被实现为指示设备，诸如触摸板或计算机鼠标、键区或键盘。

主机610可控制显示器630的操作以显示从存储控制器620输出的数据、从无线电收发器640输出的数据或从输入设备650输出的数据。控制半导体存储设备100的操作的存储控制器620可被实现为主机610的一部分或被实现为单独的芯片。

图7是根据本发明构思的另外的示例实施例的包括图3中示出的半导体存储设备100的计算机系统700的框图。

参照图7，计算机系统700可被实现为个人计算机(PC)、平板PC、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器和/或MP4播放器。然而，示例实施例并不限于此。

计算机系统700可包括主机710、半导体存储设备100、控制半导体存储设备100的数据处理操作的存储控制器720、显示器730和输入设备740。

主机710可根据通过输入设备740输入的数据来通过显示器730显示存储在半导体存储设备100中的数据。可由指示设备、诸如触摸板或计算机鼠标、键区和/或键盘来实现输入设备740。

主机710可控制计算机系统700的整体操作和存储控制器720的操作。

根据某些示例实施例，可控制半导体存储设备100的操作的存储控制器720可被实现为主机710的一部分或被实现为单独的芯片。

图8是根据本发明构思的另外的示例实施例的包括图3中示出的半导体存储设备100的计算机系统800的框图。

参照图8，计算机系统800可被实现为图像处理设备，如，数码相机、配备有数码相机的蜂窝电话和/或配备有数码相机的智能电话。然而，示例实施例不限于此。

计算机系统800包括主机810、半导体存储设备100和控制半导体存储设备100的数据处理操作、诸如写入操作或读取操作的存储控制器820。计算机系统800还包括图像传感器830和显示器840。

包括在计算机系统800中的图像传感器830将光学图像转换为数字信号，并将数字信号输出到主机810或存储控制器820。数字信号可由主机810来控制以通过显示器840进行显示或通过存储控制器820而存储在半导体存储设备100中。

根据主机810或存储控制器820的控制，存储在半导体存储设备100中的数据可通过显示器840来进行显示。可控制半导体存储设备100的操作的存储控制器820可被实现为主机810的一部分或被实现为单独的芯片。

图9是根据本发明构思的另外的示例实施例的包括图3中示出的半导体存储设备100的计算机系统900的框图。

参照图9，计算机系统900包括半导体存储设备100以及控制半导体存储设备100的操作的主机910。

计算机系统900还包括系统存储器920、存储器接口930、纠错码(ECC)块940和/或主机接口950。

系统存储器920可用作主机910的操作存储器。可通过非易失性存储器(如只读存储器(ROM))或易失性存储器(如静态存取存储器(SRAM))来实现系统存储器920。

与计算系统900连接的主机910可通过存储器接口930和主机接口950与半导体存储设备100执行数据通信。

ECC块940受主机910控制以检测包括在通过存储器接口930从半导体存储设备100输出的数据中的错误位，纠正所述错误位，并将纠错后的数据通过主机接口950发送到主机。主机910可通过总线770来控制存储器接口930、ECC块940、主机接口950和系统存储器920之间的数据通信。计算机系统900可被实现为闪存驱动器、USB存储驱动器、IC-USB存储驱动器或存储棒。

图10是根据本发明构思的另外的实施例的包括图3中示出的半导体存储设备100的计算机系统1000的框图。

参照图10，计算机系统1000可被实现为主机计算机1010以及存储卡或智能卡。计算机系统1000包括主机计算机1010和存储卡1030。

主机计算机1010包括主机1040和主机接口1020。存储卡1030包括半导体存储设备100、存储控制器1050和卡接口1060。存储控制器1050可控制半导体存储设备100与卡接口1060之间的数据交换。

根据某些示例实施例，卡接口1060可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但是本发明构思的示例实施例不限于此。

当存储卡1030被安装在主机计算机1010中时，卡接口1060可将主机1040和存储控制器1050以接口互连，用于根据主机1040的协议来进行数据交换。卡接口1060可支持通用串行总线(USB)协议和片间(IC)-USB协议。这里，卡接口1060可指示支持由主机330使用的协议的硬件、在所述硬件中安装的软件或信号传输模式。

当计算机系统1000与主机计算机1010(诸如PC、平板PC、数码相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒)的主机接口1020连接时，主机接口1020可根据主机1040的控制，通过卡接口1060和存储控制器1050与半导体存储设备100执行数据通信。

图11是根据本发明构思的某些实施例的包括图3中示出的半导体存储设备100的数据处理系统1100的框图。

参照图11，在图11中，MOD(E/O)指示用作将电信号转换为光学信号的电光(E/O)转换器的光调制器，并且，DEM(O/E)指示用作将光学信号转换为电信号的光电(O/E)转换器的光解调器。

数据处理系统1100可包括中央处理单元(CPU)1100、多个数据总线1101-1、1101-2和1101-3、多个存储模块1140。

存储模块1140之中的每一个可通过分别连接到数据总线1101-1到1101-3的多个耦合器1111-1、1111-2和1111-3来发送和接收光学信号。根据某些实施例，耦合器1011-1到1011-3之中的每一个可通过电耦合器或光耦合器来实现。

CPU 1110包括第一光收发器1116——其包括至少一个光调制器MOD(E/O)和至少一个光解调器DEM(O/E)——和存储控制器1112。光解调器DEM(O/E)被用作O/E转换器。存储控制器1112受CPU 1110控制以控制第一光收发器1116的操作，例如，发送操作和接收操作。

例如，在写入操作期间，第一光收发器1116的第一光调制器MOD(E/O)依从存储控制器1112而从地址和控制信号产生调制的光信号ADD/CTRL，并将光信号ADD/CTRL发送到光通信总线1101-3。

在第一光收发器1116将光信号ADD/CTRL发送到光通信总线1101-3之后，第一光收发器1116的第二光调制器MOD(E/O)可产生调制的光写入数据WDATA，并将光写入数据WDATA发送到数据总线1101-2。

存储模块1140之中的每一个包括第二光收发器1130和多个存储设备100。每个存储模块1140可通过以下项来实现：光双列直插存储模块(UDIMM)、光全缓冲DIMM、光小型双列直插存储模块(SO-DIMM)、光寄存DIMM(RDIMM)、光低负载DIMM(LRDIMM)、光无缓冲DIMM(UDIMM)、光微型DIMM或光单列直插存储模块(SIMM)。

参照图11，包括在第二光收发器1130中的光解调器DEM(O/E)对通过数据总线1101-2接收的光写入数据WDATA进行解调，并将解调后的电信号发送到存储设备100之中的至少一个。

每个存储模块1140还可包括电缓冲器1133，其中，所述电缓冲器1133对从光解调器DEM(O/E)输出的电信号进行缓冲。例如，电缓冲器1133可对解调的电信号进行缓冲，并可将缓冲的电信号发送到存储设备100之中的至少一个。

在读取操作期间，从存储设备100输出的电信号被包括在第二光收发器1130中的光调制器MOD(E/O)调制为光读取数据RDATA。光读取数据RDATA通过数据总线1101-1被发送到包括在CPU 1110中的第一光解调器DEM(O/E)。第一光解调器DEM(O/E)对光读取数据RDATA进行解调，并将解调的电信号发送到存储控制器1112。

图12是包括图3中示出的半导体存储设备100的多芯片封装1200的示意概念图。

参照图12，多芯片封装1200可包括顺序地堆叠在封装基底1110上的多个半导体设备，即，第一芯片1230、第二芯片1240和第三芯片1250。半导体设备1230到1250之中的每一个可包括半导体存储设备100。用于控制半导体设备1230到1250的操作的存储控制器(未示出)可被包括在半导体设备1230到1250之中的至少一个之内，或者可被实现在封装基底1110上。硅通孔(TSV)(未示出)、结合(bonding)线(未示出)、凸点(未示出)或焊锡球1120可被用于将半导体设备1230到1250彼此电连接。

作为一个示例，第一半导体设备1230可以是包括输入/输出接口和存储控制器的逻辑晶片，并且，第二半导体设备1240和第三半导体设备1250可以是其上堆叠有多个存储设备的晶片并可包括存储单元阵列。此时，第二半导体设备1240的存储设备与第三半导体设备1250的存储设备可以是相同或不同类型的存储器。

作为替换方式，第一半导体设备1230到第三半导体设备1250之中的每一个可包括存储控制器。此时，存储控制器可与存储单元阵列位于同一晶片上，或者，存储控制器可与存储单元阵列位于不同的晶片上。

作为另一可替换方式，第一半导体设备1230可包括光学接口。存储控制器可位于第一半导体设备1230或第二半导体设备1240中，并且，存储设备可位于第二半导体设备1240或第三半导体设备1250中。存储设备可通过TSV与存储控制器连接。

可使用其中堆叠有存储控制器和存储单元阵列的混合存储立方体(HMC)来实现多芯片封装1200。当HMC被使用时，存储设备的性能由于带宽的增加而提升，并且，存储设备的面积得以最小化。结果，可降低功耗和制造成本。

图13是图12中示出的多芯片封装1200的示例1200’的三维概念图。参照图13，多芯片封装1200’包括按照堆叠结构通过TSV 1260而彼此连接的多个晶片1230到1250。晶片1230到1250之中的每一个可包括多个电路块(未示出)和外围电路，以实现半导体存储设备100的功能。晶片1230到1250可被称为单元阵列。可通过存储块来实现多个电路块。

TSV 1260可由包括金属(诸如铜(Cu))的导电材料来形成。TSV 1260排列在硅基底的中央。硅基底围绕TSV 1260。绝缘区域(未示出)可置于TSV 1260与硅基底之间。

如上所述，根据本发明构思的某些示例实施例，半导体存储设备和/或包括所述半导体存储设备的存储系统可选择性地控制冗余锁存器的操作，由此降低功耗。

尽管已经参照本发明构思的某些示例实施例具体示出并描述了本发明构思的示例实施例，但是本领域的普通技术人员将理解：在不脱离由权利要求限定的本发明构思的示例实施例的精神和范围的情况下，可在这里进行形式和细节上的各种改变。

Claims (19)

1.一种半导体存储设备，包括：

正常存储块，包括多个正常存储单元；

冗余存储块，包括多个冗余存储单元，其中，所述多个冗余存储单元被配置为代替正常存储单元当中的缺陷单元；

正常缓冲块，被配置为读出并放大存储在正常存储块中的正常数据；

冗余缓冲块，被配置为读出并放大存储在冗余存储块中的冗余数据，所述冗余缓冲块包括多个冗余缓冲器；

正常锁存块，被配置为基于正常控制信号从正常缓冲块取得正常数据并存储所述正常数据；以及

冗余锁存块，包括多个冗余锁存器，每个冗余锁存器被配置为当所述冗余锁存器被指派为活动冗余锁存器时，基于冗余控制信号选择性地从多个冗余缓冲器之中的相应一个冗余缓冲器取得冗余数据并存储所述冗余数据，所述活动冗余锁存器是所述多个冗余锁存器中与连接到修复单元的位线对应的一个冗余锁存器。

2.如权利要求1所述的半导体存储设备，还包括：

控制电路，被配置为产生正常控制信号和冗余控制信号；以及

一次性可编程(OTP)存储器，被配置为存储修复信号。

3.如权利要求1所述的半导体存储设备，其中，控制电路包括：

控制信号产生电路，被配置为产生对于正常锁存块的正常控制信号；以及

逻辑门，被配置为通过对正常控制信号和修复信号执行逻辑运算来产生冗余控制信号。

4.如权利要求3所述的半导体存储设备，其中：

OTP存储器被配置为基于半导体存储设备的测试来存储修复信号，其中，所述修复信号指示包括在冗余锁存块中的多个冗余锁存器当中、被指派给与修复单元连接的位线的冗余锁存器。

5.如权利要求4所述的半导体存储设备，其中，

正常缓冲块包括多个正常缓冲器，

正常锁存块包括多个正常锁存器，其中，所述正常锁存器之中的每一个被配置为基于正常控制信号来存储来自正常缓冲器之中的对应正常缓冲器的数据。

6.如权利要求3所述的半导体存储设备，还包括：

电路，被配置为基于缺陷地址和列地址来输出控制信号；以及

复用器，被配置为基于控制信号来选择正常锁存块和冗余锁存块之一。

7.如权利要求6所述的半导体存储设备，其中，缺陷地址是存储在OTP存储器列地址中的信号，其中，所述信号指示缺陷单元之一的列地址。

8.如权利要求3所述的半导体存储设备，其中，逻辑门包括：

与门，被配置为对正常控制信号和修复信号执行与运算。

9.如权利要求1所述的半导体存储设备，其中，

所述多个冗余锁存器包括活动冗余锁存器和未活动冗余锁存器，

冗余控制信号指定活动冗余锁存器，并且

未活动冗余锁存器被配置为不从所述对应冗余缓冲器接收并存储数据。

10.一种存储系统，包括：

多个半导体存储设备；以及

存储控制器，被配置为控制所述半导体存储设备，其中，所述半导体存储设备之中的每一个包括：

存储单元阵列，包括多个正常存储单元和多个冗余存储单元，其中，所述多个冗余存储单元之中的每一个被配置为代替正常存储单元当中的缺陷单元；

读出放大器，被配置为读出并放大存储在存储单元阵列中的数据，其中，读出放大器包括被配置为读出并放大存储在冗余存储单元中的数据的多个冗余缓冲器；

锁存块，被配置为基于正常控制信号和冗余控制信号从读出放大器取得并存储数据，其中，锁存块包括多个冗余锁存器，每个冗余锁存器被配置为当所述冗余锁存器被指派为活动冗余锁存器时，基于冗余控制信号选择性地从多个冗余缓冲器之中的相应一个冗余缓冲器取得冗余数据并存储所述冗余数据，所述活动冗余锁存器是所述多个冗余锁存器中与连接到修复单元的位线对应的一个冗余锁存器；

控制电路，被配置为产生正常控制信号和冗余控制信号；以及

一次性可编程OTP存储器，被配置为存储修复信号。

11.如权利要求10所述的存储系统，其中，

所述活动冗余锁存器被配置为基于冗余控制信号来进行操作，并且

所述活动冗余锁存器被配置为选择性地从所述多个冗余缓冲器之中的对应冗余缓冲器取得并存储数据。

12.如权利要求11所述的存储系统，其中，控制电路包括：

控制信号产生电路，被配置为产生正常控制信号；以及

逻辑门，被配置为通过对正常控制信号和修复信号执行逻辑运算来产生冗余控制信号。

13.如权利要求12所述的存储系统，其中，

OTP存储器被配置为基于半导体存储设备的测试来存储修复信号，其中，所述修复信号指示多个冗余锁存器当中被指派给与修复单元连接的位线的冗余锁存器。

14.如权利要求12所述的存储系统，其中，OTP存储器是熔丝、反熔丝和激光熔丝之一。

15.一种半导体存储设备，包括：

锁存块，包括多个正常锁存器和多个冗余锁存器，其中，每个冗余锁存器被配置为当所述冗余锁存器被指派为活动冗余锁存器时，基于冗余控制信号选择性地从包括在冗余存储单元中的修复单元取得冗余数据，所述活动冗余锁存器是所述多个冗余锁存器中与连接到修复单元的位线对应的一个冗余锁存器；以及

控制器，被配置为基于修复信号选择性地将冗余控制信号提供给所述多个冗余锁存器之中的一些冗余锁存器，其中，所述修复信号指示所述多个冗余锁存器之中的哪些冗余锁存器被连接到修复单元。

16.如权利要求15所述的半导体存储设备，其中，

所述多个正常锁存器被配置为基于正常控制信号从正常存储单元取得正常数据，

所述修复单元被配置为代替正常存储单元当中的缺陷单元，并且

所述控制器被配置为如果修复信号与正常控制信号匹配则选择性地将冗余控制信号提供给所述多个冗余锁存器之中的一些冗余锁存器。

17.如权利要求16所述的半导体存储设备，其中，所述控制器被配置为基于与修复单元相关联的缺陷地址和从译码器接收的读取地址来产生控制信号，并且，所述半导体存储设备还包括：

复用器，被配置为基于控制信号来读取正常数据和冗余数据之一，其中，所述正常数据来自所述多个正常锁存器，所述冗余数据来自所述多个冗余锁存器。

18.如权利要求15所述的半导体存储设备，还包括：

一次性可编程(OTP)存储器，被配置为存储修复信号。

19.如权利要求15所述的半导体存储设备，其中，所述控制器被配置为通过选择性地禁用所述多个冗余锁存器之中不与修复单元相关联的一些冗余锁存器来降低功耗。

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