KR102132211B1 - 리페어 회로, 퓨즈 회로 및 이를 포함하는 반도체 메모리 장치 - Google Patents

리페어 회로, 퓨즈 회로 및 이를 포함하는 반도체 메모리 장치 Download PDF

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Abstract

리페어 회로는 제1 퓨즈부, 제2 퓨즈부, 판단부 및 출력부를 포함한다. 제1 퓨즈부는 하나의 마스터 퓨즈를 포함하고, 마스터 퓨즈의 프로그램 여부를 나타내는 제1 마스터 신호를 발생한다. 제2 퓨즈부는 복수의 어드레스 퓨즈들을 포함하고, 어드레스 퓨즈들의 프로그램 여부를 나타내는 제1 어드레스 신호를 발생한다. 판단부는 제1 마스터 신호 및 제1 어드레스 신호에 기초하여 반전 프로그램 동작이 수행되었는지를 나타내는 검출 신호를 발생한다. 출력부는 제1 마스터 신호 및 검출 신호에 기초하여 정상 프로그램 동작 및 반전 프로그램 동작 중 하나가 수행되었는지를 나타내는 제2 마스터 신호를 발생하고, 정상 및 반전 프로그램 동작 중 하나가 수행된 경우에 제1 어드레스 신호 및 검출 신호에 기초하여 리페어 어드레스를 발생한다.

Description

리페어 회로, 퓨즈 회로 및 이를 포함하는 반도체 메모리 장치{REPAIR CIRCUIT, FUSE CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE INCLUDING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 반도체 메모리 장치에 포함되는 리페어 회로, 상기 리페어 회로에 포함되는 퓨즈 회로 및 상기 리페어 회로 및/또는 상기 퓨즈 회로를 포함하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 일반적으로 메모리 셀의 불량이 발생할 경우를 대비하여 리던던트(redundant) 메모리 셀들을 구비한다. 반도체 메모리 장치에 불량이 발생한 메모리 셀의 어드레스가 입력된 경우에, 정상 경로(normal path)를 차단하고 리던던시 경로(redundancy path)를 활성화시킴으로써 불량이 발생한 메모리 셀들을 리던던트 메모리 셀들로 대체하는 리페어(repair) 동작이 수행된다. 이러한 리페어 동작을 위하여 리페어 회로 및 퓨즈 회로가 이용될 수 있다.
본 발명의 일 목적은 상대적으로 작은 크기를 가지는 리페어 회로를 제공하는 것이다.
본 발명의 다른 목적은 상대적으로 짧은 프로그램 시간을 가지는 퓨즈 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 상기 리페어 회로 및/또는 상기 퓨즈 회로를 포함하는 반도체 메모리 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 리페어 회로는 제1 퓨즈부, 제2 퓨즈부, 판단부 및 출력부를 포함한다. 상기 제1 퓨즈부는 하나의 마스터 퓨즈를 포함하고, 상기 마스터 퓨즈의 프로그램 여부를 나타내는 제1 마스터 신호를 발생한다. 상기 제2 퓨즈부는 복수의 어드레스 퓨즈들을 포함하고, 상기 복수의 어드레스 퓨즈들의 프로그램 여부를 나타내는 제1 어드레스 신호를 발생한다. 상기 판단부는 상기 제1 마스터 신호 및 상기 제1 어드레스 신호에 기초하여, 상기 제1 퓨즈부 및 상기 제2 퓨즈부에 대한 반전(negative) 프로그램 동작이 수행되었는지 여부를 나타내는 검출 신호를 발생한다. 상기 출력부는 상기 제1 마스터 신호 및 상기 검출 신호에 기초하여, 상기 제1 퓨즈부 및 상기 제2 퓨즈부에 대한 정상(positive) 프로그램 동작 및 상기 반전 프로그램 동작 중 하나가 수행되었는지 여부를 나타내는 제2 마스터 신호를 발생하고, 상기 제1 퓨즈부 및 상기 제2 퓨즈부에 대한 상기 정상 프로그램 동작 및 상기 반전 프로그램 동작 중 하나가 수행된 경우에, 상기 제1 어드레스 신호 및 상기 검출 신호에 기초하여 정상(normal) 어드레스에 상응하는 리페어 어드레스를 발생한다.
일 실시예에서, 외부에서 수신되는 리페어 제어 신호에 기초하여 상기 제1 퓨즈부 및 상기 제2 퓨즈부에 대한 상기 정상 프로그램 동작 및 상기 반전 프로그램 동작 중 하나가 수행될 수 있다. 상기 리페어 어드레스의 비트들 중 제1 논리 레벨을 가지는 제1 비트들의 개수가 상기 복수의 어드레스 퓨즈들의 개수의 절반보다 작은 경우에, 상기 제1 퓨즈부 및 상기 제2 퓨즈부에 대한 상기 정상 프로그램 동작이 수행될 수 있다. 상기 제1 비트들의 개수가 상기 복수의 어드레스 퓨즈들의 개수의 절반보다 크거나 같고 상기 복수의 어드레스 퓨즈들의 개수보다 작은 경우에, 상기 제1 퓨즈부 및 상기 제2 퓨즈부에 대한 상기 반전 프로그램 동작이 수행될 수 있다.
상기 제1 비트들의 개수가 상기 복수의 어드레스 퓨즈들의 개수와 같은 경우에, 상기 제1 퓨즈부 및 상기 제2 퓨즈부에 대한 상기 정상 프로그램 동작이 수행될 수 있다.
일 실시예에서, 상기 판단부는 상기 제1 어드레스 신호의 비트들 중 적어도 하나가 제1 논리 레벨을 가지고 상기 제1 마스터 신호가 제2 논리 레벨을 가지는 경우에, 상기 반전 프로그램 동작이 수행된 것으로 판단하고 상기 검출 신호를 활성화시킬 수 있다.
상기 출력부는 상기 검출 신호가 활성화된 경우에, 상기 제1 마스터 신호를 반전하여 상기 제2 마스터 신호로서 출력하고 상기 제1 어드레스 신호의 비트들을 반전하여 상기 리페어 어드레스로서 출력하며, 상기 검출 신호가 비활성화된 경우에, 상기 제1 마스터 신호를 상기 제2 마스터 신호로서 출력하고 상기 제1 어드레스 신호를 상기 리페어 어드레스로서 출력할 수 있다.
일 실시예에서, 상기 출력부는 제1 인버터, 제1 출력 스위치, 복수의 제2 인버터들 및 복수의 제2 출력 스위치들을 포함할 수 있다. 상기 제1 인버터는 상기 제1 마스터 신호를 반전할 수 있다. 상기 제1 출력 스위치는 상기 검출 신호에 기초하여, 상기 제1 마스터 신호 및 상기 제1 마스터 신호의 반전 신호 중 하나를 상기 제2 마스터 신호로서 출력할 수 있다. 상기 복수의 제2 인버터들은 상기 제1 어드레스 신호의 비트들을 반전할 수 있다. 상기 복수의 제2 출력 스위치들은 상기 검출 신호에 기초하여, 상기 제1 어드레스 신호 및 상기 제1 어드레스 신호의 반전 신호 중 하나를 상기 리페어 어드레스로서 출력할 수 있다.
일 실시예에서, 상기 마스터 퓨즈는 프로그램 전압의 서로 다른 레벨에서 프로그램되는 적어도 두 개의 안티퓨즈 소자들을 포함할 수 있다.
상기 적어도 두 개의 안티퓨즈 소자들은 전기적으로 분리되어 있으며, 동시에 프로그램될 수 있다.
일 실시예에서, 상기 리페어 회로는 상기 제2 마스터 신호, 상기 리페어 어드레스 및 상기 정상 어드레스에 기초하여 출력 어드레스를 발생하는 리페어 제어부를 더 포함할 수 있다.
상기 리페어 제어부는 상기 제2 마스터 신호가 제1 논리 레벨을 가지는 경우에 상기 리페어 어드레스를 상기 출력 어드레스로서 출력하며, 상기 제2 마스터 신호가 제2 논리 레벨을 가지는 경우에 상기 정상 어드레스를 상기 출력 어드레스로서 출력할 수 있다.
일 실시예에서, 상기 리페어 제어부는 마스터 래치, 복수의 어드레스 래치들 및 복수의 어드레스 비교기들을 포함할 수 있다. 상기 마스터 래치는 상기 제2 마스터 신호의 값을 저장할 수 있다. 상기 복수의 어드레스 래치들은 상기 리페어 어드레스의 비트들의 값들을 저장할 수 있다. 상기 복수의 어드레스 비교기들은 상기 제2 마스터 신호에 기초하여, 상기 리페어 어드레스 및 상기 정상 어드레스 중 하나를 상기 출력 어드레스로서 출력할 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 퓨즈 회로는 제1 안티퓨즈 소자, 제1 선택 트랜지스터, 제1 프로그램 트랜지스터, 제1 스위치, 제2 안티퓨즈 소자, 제2 선택 트랜지스터, 제2 프로그램 트랜지스터 및 제2 스위치를 포함한다. 상기 제1 선택 트랜지스터는 상기 제1 안티퓨즈 소자와 제1 노드 사이에 연결된다. 상기 제1 프로그램 트랜지스터는 상기 제1 노드와 접지 전압 사이에 연결된다. 상기 제1 스위치는 상기 제1 노드와 연결되고, 제1 프로그램 출력 신호를 선택적으로 출력한다. 상기 제2 안티퓨즈 소자는 상기 제1 안티퓨즈 소자와 전기적으로 분리된다. 상기 제2 선택 트랜지스터는 상기 제2 안티퓨즈 소자와 제2 노드 사이에 연결된다. 상기 제2 프로그램 트랜지스터는 상기 제2 노드와 상기 접지 전압 사이에 연결된다. 상기 제2 스위치는 상기 제2 노드와 연결되고, 제2 프로그램 출력 신호를 선택적으로 출력한다.
상기 제1 선택 트랜지스터의 게이트 단자 및 상기 제2 선택 트랜지스터의 게이트 단자에는 선택 신호가 공통적으로 인가되고, 상기 제1 프로그램 트랜지스터의 게이트 단자 및 상기 제2 프로그램 트랜지스터의 게이트 단자에는 프로그램 제어 신호가 공통적으로 인가될 수 있다. 상기 선택 신호 및 상기 프로그램 제어 신호가 활성화되는 경우에 상기 제1 및 제2 안티퓨즈 소자들이 동시에 프로그램될 수 있다.
상기 제1 스위치 및 상기 제2 스위치에는 스위치 제어 신호가 공통적으로 인가될 수 있다. 상기 선택 신호 및 상기 스위치 제어 신호가 활성화되는 경우에 상기 제1 및 제2 프로그램 출력 신호들이 동시에 출력될 수 있다.
일 실시예에서, 상기 퓨즈 회로는 기준 신호, 상기 제1 프로그램 출력 신호 및 상기 제2 프로그램 출력 신호에 기초하여, 상기 제1 및 제2 안티퓨즈 소자들이 정상적으로 프로그램되었는지 여부를 나타내는 센싱 출력 신호를 발생하는 센싱부를 더 포함할 수 있다.
상기 센싱부는 상기 제1 및 제2 프로그램 출력 신호들의 합과 상기 기준 신호를 비교하여 상기 센싱 출력 신호의 논리 레벨을 결정할 수 있다.
일 실시예에서, 상기 제1 안티퓨즈 소자의 제1 단 및 상기 제2 안티퓨즈 소자의 제1 단에는 프로그램 전압이 인가될 수 있다. 상기 제1 안티퓨즈 소자 및 상기 제2 안티퓨즈 소자는 상기 프로그램 전압의 서로 다른 레벨에서 프로그램될 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 셀 어레이, 리페어 회로 및 어드레스 디코더를 포함한다. 상기 메모리 셀 어레이는 정상(normal) 메모리 셀들과 리던던트(redundant) 메모리 셀들을 포함한다. 상기 리페어 회로는 하나의 마스터 퓨즈 및 복수의 어드레스 퓨즈들을 포함하고, 상기 정상 메모리 셀들에 불량이 발생한 경우에 리페어 제어 신호에 기초하여 정상(positive) 프로그램 동작 및 반전(negative) 프로그램 동작 중 하나를 수행한다. 상기 어드레스 디코더는 상기 리페어 회로의 출력에 기초하여 상기 정상 메모리 셀들 또는 상기 리던던트 메모리 셀들을 선택적으로 액세스한다. 상기 리페어 회로는 제1 퓨즈부, 제2 퓨즈부, 판단부 및 출력부를 포함한다. 상기 제1 퓨즈부는 상기 마스터 퓨즈의 프로그램 여부를 나타내는 제1 마스터 신호를 발생한다. 상기 제2 퓨즈부는 상기 복수의 어드레스 퓨즈들의 프로그램 여부를 나타내는 제1 어드레스 신호를 발생한다. 상기 판단부는 상기 제1 마스터 신호 및 상기 제1 어드레스 신호에 기초하여, 상기 제1 퓨즈부 및 상기 제2 퓨즈부에 대한 상기 반전 프로그램 동작이 수행되었는지 여부를 나타내는 검출 신호를 발생한다. 상기 출력부는 상기 제1 마스터 신호 및 상기 검출 신호에 기초하여, 상기 제1 퓨즈부 및 상기 제2 퓨즈부에 대한 상기 정상 프로그램 동작 및 상기 반전 프로그램 동작 중 하나가 수행되었는지 여부를 나타내는 제2 마스터 신호를 발생하고, 상기 제1 퓨즈부 및 상기 제2 퓨즈부에 대한 상기 정상 프로그램 동작 및 상기 반전 프로그램 동작 중 하나가 수행된 경우에, 상기 제1 어드레스 신호 및 상기 검출 신호에 기초하여 정상(normal) 어드레스에 상응하는 리페어 어드레스를 발생한다.
일 실시예에서, 상기 어드레스 디코더는 상기 제2 마스터 신호가 제1 논리 레벨을 가지는 경우에 상기 리페어 어드레스에 기초하여 상기 리던던트 메모리 셀들을 액세스하며, 상기 제2 마스터 신호가 제2 논리 레벨을 가지는 경우에 상기 정상 어드레스에 기초하여 상기 정상 메모리 셀들을 액세스할 수 있다.
일 실시예에서, 상기 리페어 회로는 상기 제2 마스터 신호의 논리 레벨에 따라서 상기 리페어 어드레스 및 상기 정상 어드레스 중 하나를 출력 어드레스로서 출력하는 리페어 제어부를 더 포함할 수 있다. 상기 어드레스 디코더는 상기 출력 어드레스에 기초하여 상기 정상 메모리 셀들 또는 상기 리던던트 메모리 셀들을 선택적으로 액세스할 수 있다.
상기와 같은 본 발명의 실시예들에 따른 리페어 회로는, 하나의 리페어 어드레스를 저장하는데 하나의 마스터 퓨즈만이 요구되며, 어드레스 퓨즈들을 포함하는 제2 퓨즈부뿐 아니라 상기 마스터 퓨즈를 포함하는 제1 퓨즈부에 대해서도 정상 프로그램 동작 또는 상기 반전 프로그램 동작을 선택적으로 수행함으로써, 상대적으로 작은 크기를 가지며 퓨즈 프로그램 시간이 감소될 수 있다.
또한, 상기와 같은 본 발명의 실시예들에 따른 퓨즈 회로는, 프로그램 전압의 서로 다른 레벨에서 프로그램되는 적어도 두 개의 안티퓨즈 소자들을 포함하며, 상기 적어도 두 개의 안티퓨즈 소자들을 전기적으로 분리시키고 실질적으로 동시에 프로그램함으로써, 퓨즈 프로그램 시간이 감소될 수 있다.
따라서, 본 발명의 실시예들에 따른 리페어 회로 및/또는 퓨즈 회로를 포함하는 반도체 메모리 장치의 테스트 시간이 감소될 수 있다.
도 1은 본 발명의 실시예들에 따른 리페어 회로를 나타내는 블록도이다.
도 2a 및 2b는 도 1의 리페어 회로에서 수행되는 정상 프로그램 동작 및 반전 프로그램 동작을 설명하기 위한 도면들이다.
도 3은 도 1의 리페어 회로의 동작을 나타내는 순서도이다.
도 4는 도 1의 리페어 회로에 포함되는 판단부의 일 예를 나타내는 도면이다.
도 5는 도 1의 리페어 회로에 포함되는 출력부의 일 예를 나타내는 도면이다.
도 6은 도 1의 리페어 회로의 동작을 나타내는 순서도이다.
도 7은 본 발명의 실시예들에 따른 리페어 회로를 나타내는 블록도이다.
도 8은 도 7의 리페어 회로에 포함되는 리페어 제어부의 일 예를 나타내는 도면이다.
도 9는 본 발명의 실시예들에 따른 퓨즈 회로를 나타내는 도면이다.
도 10a, 10b 및 11은 도 9의 퓨즈 회로의 동작을 설명하기 위한 도면들이다.
도 12는 본 발명의 실시예들에 따른 퓨즈 회로를 나타내는 도면이다.
도 13은 본 발명의 실시예들에 따른 퓨즈 어레이 회로를 나타내는 도면이다.
도 14 및 15는 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 블록도들이다.
도 16 및 17은 본 발명의 실시예들에 따른 반도체 메모리 장치를 테스트하는 테스트 시스템을 나타내는 블록도들이다.
도 18은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 모듈을 나타내는 블록도이다.
도 19는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 리페어 회로를 나타내는 블록도이다.
도 1을 참조하면, 리페어 회로(100)는 제1 퓨즈부(110), 제2 퓨즈부(120), 판단부(130) 및 출력부(140)를 포함한다.
제1 퓨즈부(110)는 하나의 마스터 퓨즈(112)를 포함하고, 마스터 퓨즈(112)의 프로그램 여부를 나타내는 제1 마스터 신호(MS1)를 발생한다. 예를 들어, 제1 마스터 신호(MS1)는 마스터 퓨즈(112)가 프로그램된 경우에 제1 논리 레벨(예를 들어, "1")을 가지고 마스터 퓨즈(112)가 프로그램되지 않은 경우에 제2 논리 레벨(예를 들어, "0")을 가질 수 있다.
마스터 퓨즈(112)는 적어도 하나의 안티퓨즈 소자를 포함하는 퓨즈 회로의 형태로 구현될 수 있다. 이 경우, 마스터 퓨즈(112)가 프로그램되었다는 것은 상기 적어도 하나의 안티퓨즈 소자가 절연 파괴(rupture)되었다는 것을 나타낼 수 있다. 제1 퓨즈부(110)에서 출력되는 제1 마스터 신호(MS1)는 상기 적어도 하나의 안티퓨즈 소자가 정상적으로 절연 파괴되었는지 여부를 나타내는 상기 퓨즈 회로의 센싱 출력 신호에 상응할 수 있다.
일 실시예에서, 마스터 퓨즈(112)는 하나의 안티퓨즈를 포함하며, 하나의 선택 트랜지스터, 하나의 프로그램 트랜지스터 및 하나의 스위치를 더 포함할 수 있다. 다른 실시예에서, 프로그램 특성을 향상시키기 위하여, 마스터 퓨즈(112)는 프로그램 전압의 서로 다른 레벨에서 프로그램되는 적어도 두 개의 안티퓨즈 소자들을 포함하며, 하나의 선택 트랜지스터, 하나의 프로그램 트랜지스터 및 하나의 스위치를 더 포함할 수 있다. 이 경우, 상기 적어도 두 개의 안티퓨즈 소자들은 전기적으로 연결되어 있으며, 동시에 또는 순차적으로 프로그램될 수 있다. 또 다른 실시예에서, 프로그램 특성을 향상시키기 위하여, 마스터 퓨즈(112)는 프로그램 전압의 서로 다른 레벨에서 프로그램되는 적어도 두 개의 안티퓨즈 소자들을 포함하며, 두 개의 선택 트랜지스터, 두 개의 프로그램 트랜지스터 및 두 개의 스위치를 더 포함할 수 있다. 이 경우, 도 9를 참조하여 후술하는 것처럼, 상기 적어도 두 개의 안티퓨즈 소자들은 전기적으로 분리되어 있으며, 동시에 프로그램될 수 있다.
제2 퓨즈부(120)는 복수의 어드레스 퓨즈들(122a, ..., 122n)을 포함하고, 복수의 어드레스 퓨즈들(122a, ..., 122n)의 프로그램 여부를 나타내는 제1 어드레스 신호(ADDR1)를 발생한다. 제1 어드레스 신호(ADDR1)는 복수의 비트들을 포함할 수 있다. 예를 들어, 제1 어드레스 신호(ADDR1)의 비트들 각각은 복수의 어드레스 퓨즈들(122a, ..., 122n) 중 상응하는 어드레스 퓨즈가 프로그램된 경우에 상기 제1 논리 레벨을 가지고 상기 상응하는 어드레스 퓨즈가 프로그램되지 않은 경우에 상기 제2 논리 레벨을 가질 수 있다. 제2 퓨즈부(120)는 불량 메모리 셀을 리던던트 메모리 셀로 대체하는 리페어 동작을 수행하기 위한 리페어 어드레스(RADDR)를 저장할 수 있다. 제2 퓨즈부(120)가 n(n은 2 이상의 자연수)개의 어드레스 퓨즈들을 포함하는 경우에, 제1 어드레스 신호(ADDR1)는 n비트의 리페어 어드레스에 상응하는 n비트 신호일 수 있다.
복수의 어드레스 퓨즈들(122a, ..., 122n) 각각은 마스터 퓨즈(112)와 실질적으로 동일한 구조를 가질 수 있다. 예를 들어, 복수의 어드레스 퓨즈들(122a, ..., 122n) 각각은 적어도 하나의 안티퓨즈 소자를 포함하는 퓨즈 회로의 형태로 구현될 수 있다. 제2 퓨즈부(120)에서 출력되는 제1 어드레스 신호(ADDR1)의 상기 비트들 각각은 상기 적어도 하나의 안티퓨즈 소자가 정상적으로 절연 파괴되었는지 여부를 나타내는 상기 퓨즈 회로의 센싱 출력 신호에 상응할 수 있다.
일 실시예에서, 외부에서 수신되는 리페어 제어 신호(RCON)에 기초하여 제1 퓨즈부(110) 및 제2 퓨즈부(120)에 대한 정상(positive) 프로그램 동작 및 반전(negative) 프로그램 동작 중 하나가 수행될 수 있다. 상기 정상 프로그램 동작은 리페어 어드레스(RADDR)를 반전하지 않고 직접 저장하는 동작을 나타내며, 상기 반전 프로그램 동작은 리페어 어드레스(RADDR)를 반전하여 저장하는 동작을 나타낸다. 도 9를 참조하여 후술하는 것처럼, 리페어 제어 신호(RCON)는 프로그램 전압, 선택 신호, 프로그램 제어 신호 및 스위치 제어 신호 등을 포함할 수 있다.
도 2a 및 2b는 도 1의 리페어 회로에서 수행되는 정상 프로그램 동작 및 반전 프로그램 동작을 설명하기 위한 도면들이다.
도 2a는 상기 정상 프로그램 동작을 설명하기 위한 표이며, 도 2b는 상기 반전 프로그램 동작을 설명하기 위한 표이다. 도 2a 및 2b에서는 리페어 어드레스가 7비트 어드레스이고 리페어 회로가 7개의 어드레스 퓨즈들을 포함하는 경우를 가정하여 상기 정상 프로그램 동작 및 상기 반전 프로그램 동작을 설명한다. 도 2a 및 2b에서, A1, A2, A3, A4, A5, A6 및 A7은 상기 리페어 어드레스의 비트들을 나타내고, FMST는 상기 제1 퓨즈부에 포함되는 마스터 퓨즈를 나타내며, F1, F2, F3, F4, F5, F6 및 F7은 상기 제2 퓨즈부에 포함되고 상기 리페어 어드레스의 비트들에 대응되는 어드레스 퓨즈들을 나타낸다. 예를 들어, 리페어 어드레스의 비트(A1)는 어드레스 퓨즈(F1)에 대응될 수 있다. PG는 퓨즈가 프로그램된 상태를 나타내며, NP는 퓨즈가 프로그램되지 않은 상태를 나타낸다.
도 2a를 참조하면, 리페어 어드레스의 제1 비트들(A4, A5)은 상기 제1 논리 레벨(예를 들어, "1")을 가지고 리페어 어드레스의 제2 비트들(A1, A2, A3, A6, A7)은 상기 제2 논리 레벨(예를 들어, "0")을 가진다. 상기 정상 프로그램 동작이 수행되는 경우에, 마스터 퓨즈(FMST)는 프로그램되고, 상기 리페어 어드레스의 제1 비트들(A4, A5)에 상응하는 어드레스 퓨즈들(F4, F5)은 프로그램되며, 상기 리페어 어드레스의 제2 비트들(A1, A2, A3, A6, A7)에 상응하는 어드레스 퓨즈들(F1, F2, F3, F6, F7)은 프로그램되지 않을 수 있다. 이 경우, 어드레스 퓨즈들(F1, ..., F7)에는 상기 리페어 어드레스가 직접 저장되며, 리페어 회로는 어드레스 퓨즈들(F1, ..., F7)의 출력을 상기 리페어 어드레스로서 제공할 수 있다.
도 2b를 참조하면, 리페어 어드레스의 제1 비트들(A1, A3, A5, A6, A7)은 상기 제1 논리 레벨(예를 들어, "1")을 가지고 리페어 어드레스의 제2 비트들(A2, A4)은 상기 제2 논리 레벨(예를 들어, "0")을 가진다. 상기 반전 프로그램 동작이 수행되는 경우에, 마스터 퓨즈(FMST)는 프로그램되지 않고, 상기 리페어 어드레스의 제1 비트들(A1, A3, A5, A6, A7)에 상응하는 어드레스 퓨즈들(F1, F3, F5, F6, F7)은 프로그램되지 않으며, 상기 리페어 어드레스의 제2 비트들(A2, A4)에 상응하는 어드레스 퓨즈들(F2, F4)은 프로그램될 수 있다. 이 경우, 어드레스 퓨즈들(F1, ..., F7)에는 반전된 리페어 어드레스가 저장되며, 리페어 회로는 어드레스 퓨즈들(F1, ..., F7)의 출력을 반전하여 상기 리페어 어드레스로서 제공할 수 있다.
다시 도 1을 참조하면, 판단부(130)는 제1 마스터 신호(MS1) 및 제1 어드레스 신호(ADDR1)에 기초하여 검출 신호(DS)를 발생한다. 검출 신호(DS)는 제1 퓨즈부(110) 및 제2 퓨즈부(120)에 대한 상기 반전 프로그램 동작이 수행되었는지 여부를 나타낸다. 예를 들어, 상기 제1 어드레스 신호(ADDR1)의 비트들 중 적어도 하나가 상기 제1 논리 레벨(예를 들어, "1")을 가지고 제1 마스터 신호(MS1)가 상기 제2 논리 레벨(예를 들어, "0")을 가지는 경우에, 판단부(130)는 상기 반전 프로그램 동작이 수행된 것으로 판단하고 검출 신호(DS)를 활성화시킬 수 있다.
출력부(140)는 제1 마스터 신호(MS1) 및 검출 신호(DS)에 기초하여 제2 마스터 신호(MS2)를 발생한다. 제2 마스터 신호(MS2)는 제1 퓨즈부(110) 및 제2 퓨즈부(120)에 대한 상기 정상 프로그램 동작 및 상기 반전 프로그램 동작 중 하나가 수행되었는지 여부를 나타낸다. 또한, 제1 퓨즈부(110) 및 제2 퓨즈부(120)에 대한 상기 정상 프로그램 동작 및 상기 반전 프로그램 동작 중 하나가 수행된 경우에, 출력부(140)는 제1 어드레스 신호(ADDR1) 및 검출 신호(DS)에 기초하여 정상(normal) 어드레스에 상응하는 리페어(repair) 어드레스(RADDR)를 발생한다.
예를 들어, 검출 신호(DS)가 활성화된 경우에, 출력부(140)는 제1 마스터 신호(MS1)를 반전하여 제2 마스터 신호(MS2)로서 출력하고 상기 제1 어드레스 신호(ADDR1)의 비트들을 반전하여 리페어 어드레스(RADDR)로서 출력할 수 있다. 검출 신호(DS)가 비활성화된 경우에, 출력부(140)는 제1 마스터 신호(MS1)를 제2 마스터 신호(MS2)로서 출력하고 제1 어드레스 신호(ADDR1)를 리페어 어드레스(RADDR)로서 출력할 수 있다. 제2 마스터 신호(MS2)는 상기 정상 프로그램 동작 및 상기 반전 프로그램 동작 중 하나가 수행된 경우에 상기 제1 논리 레벨(예를 들어, "1")을 가지고 상기 정상 프로그램 동작 및 상기 반전 프로그램 동작이 수행되지 않은 경우에 상기 제2 논리 레벨(예를 들어, "0")을 가질 수 있다.
본 발명의 실시예들에 따른 리페어 회로(100)는, 리페어 회로(100)를 포함하는 반도체 메모리 장치에 불량 메모리 셀이 존재하는 경우에, 상기 불량 메모리 셀을 리던던트 메모리 셀로 대체하는데 이용되는 리페어 어드레스(RADDR)를 저장하고 이를 출력할 수 있다. 구체적으로, 리페어 어드레스(RADDR)의 비트들 중에서 상기 제1 논리 레벨을 가지는 비트들의 개수에 따라서 상기 정상 프로그램 동작 또는 상기 반전 프로그램 동작을 선택적으로 수행함으로써, 상기 리페어 어드레스를 저장하는데 소요되는 퓨즈 프로그램 시간이 감소될 수 있다. 또한 본 발명의 실시예들에 따른 리페어 회로(100)는, 하나의 마스터 퓨즈(112)만을 포함하고, 어드레스 퓨즈들(122a, ..., 122n)을 포함하는 제2 퓨즈부(120)뿐 아니라 마스터 퓨즈(112)를 포함하는 제1 퓨즈부(110)에 대해서도 상기 정상 프로그램 동작 또는 상기 반전 프로그램 동작을 선택적으로 수행함으로써, 상대적으로 작은 크기를 가지며 상기 퓨즈 프로그램 시간이 더욱 감소될 수 있다.
도 3은 도 1의 리페어 회로의 동작을 나타내는 순서도이다. 도 3은 도 1의 리페어 회로(100)에서 제1 퓨즈부(110) 및 제2 퓨즈부(120)에 대한 상기 정상 프로그램 동작 및 상기 반전 프로그램 동작 중 하나가 수행되는 과정, 즉 도 1의 리페어 회로(100)가 프로그램 모드로 동작하는 경우를 나타낸다.
도 1 및 3을 참조하면, 리페어 회로(100)를 포함하는 반도체 메모리 장치(예를 들어, 도 16의 820 또는 도 17의 920)를 테스트하여 리페어 어드레스(RADDR)를 검출한다(단계 S110). 상기 리페어 어드레스(RADDR)의 비트들 중 상기 제1 논리 레벨(예를 들어, "1")을 가지는 제1 비트들의 개수를 카운트한다(단계 S120). 상기 리페어 어드레스(RADDR)의 제1 비트들의 개수에 기초하여 제1 퓨즈부(110) 및 제2 퓨즈부(120)에 대한 프로그램 방식이 결정되며, 상기 정상 프로그램 동작 및 상기 반전 프로그램 동작 중 하나를 수행하기 위한 리페어 제어 신호(RCON)가 발생될 수 있다.
상기 리페어 어드레스(RADDR)의 제1 비트들의 개수가 n/2(n은 2 이상의 자연수)보다 크거나 같고 n보다 작은 경우에(단계 S130: 예), 제1 퓨즈부(110) 및 제2 퓨즈부(120)에 대한 상기 반전 프로그램 동작이 수행된다(단계 S140). 여기서, n은 상기 리페어 어드레스(RADDR)의 비트들의 총 개수 및 제2 퓨즈부(120)에 포함되는 어드레스 퓨즈들(122a, ..., 122n)의 총 개수에 상응할 수 있다.
예를 들어, 상기 리페어 어드레스가 7비트 어드레스라고 가정하면, 상기 제1 논리 레벨(예를 들어, "1")을 가지는 상기 리페어 어드레스의 제1 비트들의 개수가 4개, 5개 또는 6개인 경우에 상기 반전 프로그램 동작이 수행될 수 있다. 이 때, 도 2b를 참조하여 상술한 것처럼, 마스터 퓨즈(112)는 프로그램되지 않고, 상기 리페어 어드레스의 제1 비트들에 상응하는 어드레스 퓨즈들은 프로그램되지 않으며, 상기 리페어 어드레스의 비트들 중 상기 제2 논리 레벨(예를 들어, "0")을 가지는 제2 비트들에 상응하는 어드레스 퓨즈들은 프로그램될 수 있다.
상기 리페어 어드레스(RADDR)의 제1 비트들의 개수가 n/2보다 작거나 n과 같은 경우에(단계 S130: 아니오), 제1 퓨즈부(110) 및 제2 퓨즈부(120)에 대한 상기 정상 프로그램 동작이 수행된다(단계 S150).
예를 들어, 상기 리페어 어드레스가 7비트 어드레스라고 가정하면, 상기 제1 논리 레벨(예를 들어, "1")을 가지는 상기 리페어 어드레스의 제1 비트들의 개수가 0개, 1개, 2개, 3개 또는 7개인 경우에 상기 정상 프로그램 동작이 수행될 수 있다. 이 때, 도 2a를 참조하여 상술한 것처럼, 마스터 퓨즈(112)는 프로그램되고, 상기 리페어 어드레스의 제1 비트들에 상응하는 어드레스 퓨즈들은 프로그램되며, 상기 리페어 어드레스의 제2 비트들에 상응하는 어드레스 퓨즈들은 프로그램되지 않을 수 있다.
단계 S110, S120 및 S130은 상기 반도체 메모리 장치의 외부에 배치되는 메모리 컨트롤러(예를 들어, 도 16의 810) 또는 테스트 장치(예를 들어, 도 17의 910)에 의해 수행될 수 있으며, 이에 대해서는 도 16 및 17을 참조하여 후술하도록 한다.
도 4는 도 1의 리페어 회로에 포함되는 판단부의 일 예를 나타내는 도면이다.
도 4를 참조하면, 판단부(130)는 인버터(132), OR 게이트(134) 및 AND 게이트(136)를 포함할 수 있다.
인버터(132)는 제1 마스터 신호(MS1)를 반전할 수 있다. OR 게이트(134)는 제1 어드레스 신호(ADDR1)의 비트들(FA1, ..., FAn)에 대한 OR 연산을 수행할 수 있다. AND 게이트(136)는 인버터(132)의 출력 및 OR 게이트(134)의 출력에 대한 AND 연산을 수행하여 검출 신호(DS)를 발생할 수 있다. 상기 반전 프로그램 동작이 수행된 경우에, 검출 신호(DS)는 활성화되어 상기 제1 논리 레벨(예를 들어, "1")을 가질 수 있다. 상기 정상 프로그램 동작이 수행된 경우에, 또는 상기 정상 프로그램 동작 및 상기 반전 프로그램 동작이 모두 수행되지 않은 경우에, 검출 신호(DS)는 비활성화되어 상기 제2 논리 레벨(예를 들어, "0")을 가질 수 있다.
실시예에 따라서, 판단부(130)는 제1 어드레스 신호(ADDR1)의 비트들(FA1, ..., FAn) 중 적어도 하나가 상기 제1 논리 레벨을 가지고 제1 마스터 신호(MS1)가 상기 제2 논리 레벨을 가지는 경우에 검출 신호(DS)를 활성화시키기 위한 임의의 구조를 가질 수 있다.
도 5는 도 1의 리페어 회로에 포함되는 출력부의 일 예를 나타내는 도면이다.
도 5를 참조하면, 출력부(140)는 제1 인버터(142), 제1 출력 스위치(144), 복수의 제2 인버터들(146a, ..., 146n) 및 복수의 제2 출력 스위치들(148a, ..., 148n)을 포함할 수 있다.
제1 인버터(142)는 제1 마스터 신호(MS1)를 반전할 수 있다. 제1 출력 스위치(144)는 검출 신호(DS)에 기초하여 제1 마스터 신호(MS1) 및 제1 마스터 신호(MS1)의 반전 신호(/MS1) 중 하나를 제2 마스터 신호(MS2)로서 출력할 수 있다. 예를 들어, 검출 신호(DS)가 활성화된 경우에, 제1 마스터 신호(MS1)의 반전 신호(/MS1)가 제2 마스터 신호(MS2)로서 출력될 수 있다. 검출 신호(DS)가 비활성화된 경우에, 제1 마스터 신호(MS1)가 제2 마스터 신호(MS2)로서 출력될 수 있다.
복수의 제2 인버터들(146a, ..., 146n)은 제1 어드레스 신호(ADDR1)의 비트들(FA1, ..., FAn)을 반전할 수 있다. 복수의 제2 출력 스위치들(148a, ..., 148n)은 검출 신호(DS)에 기초하여 제1 어드레스 신호(ADDR1) 및 제1 어드레스 신호(ADDR1)의 반전 신호 중 하나를 리페어 어드레스(RADDR)로서 출력할 수 있다.
예를 들어, 제2 출력 스위치(148a)는 검출 신호(DS)에 기초하여 제1 어드레스 신호(ADDR1)의 비트(FA1) 및 반전 비트(/FA1) 중 하나를 리페어 어드레스(RADDR)의 비트(RA1)로서 출력할 수 있다. 제2 출력 스위치(148n)는 검출 신호(DS)에 기초하여 제1 어드레스 신호(ADDR1)의 비트(FAn) 및 반전 비트(/FAn) 중 하나를 리페어 어드레스(RADDR)의 비트(RAn)로서 출력할 수 있다. 검출 신호(DS)가 활성화된 경우에, 반전 비트들(/FA1, ..., /FAn)이 리페어 어드레스(RADDR)의 비트들(RA1, ..., RAn)로서 출력될 수 있다. 검출 신호(DS)가 비활성화된 경우에, 비트들(FA1, ..., FAn)이 리페어 어드레스(RADDR)의 비트들(RA1, ..., RAn)로서 출력될 수 있다.
실시예에 따라서, 출력부(140)는 검출 신호(DS)에 기초하여 제1 마스터 신호(MS1) 또는 제1 마스터 신호(MS1)의 반전 신호(/MS1)를 선택적으로 출력하고, 제1 어드레스 신호(ADDR1) 또는 상기 제1 어드레스 신호(ADDR1)의 반전 신호를 선택적으로 출력하기 위한 임의의 구조를 가질 수 있다.
도 6은 도 1의 리페어 회로의 동작을 나타내는 순서도이다. 도 6은 도 1의 리페어 회로(100)에서 제1 퓨즈부(110) 및 제2 퓨즈부(120)에 대한 상기 정상 프로그램 동작 및 상기 반전 프로그램 동작 중 하나가 수행된 이후에 리페어 어드레스(RADDR)를 발생하는 과정, 즉 도 1의 리페어 회로(100)가 센싱 모드로 동작하는 경우를 나타낸다.
도 1 및 6을 참조하면, 판단부(130)는 제1 마스터 신호(MS1)의 논리 레벨 및 상기 제1 어드레스 신호(ADDR1)의 비트들의 논리 레벨에 기초하여 상기 정상 프로그램 동작 및 상기 반전 프로그램 동작이 수행되었는지 여부를 판단한다.
제1 마스터 신호(MS1)가 상기 제1 논리 레벨(예를 들어, "1")을 가지는 경우에(단계 S210: 예), 판단부(130)는 제1 퓨즈부(110) 및 제2 퓨즈부(120)에 대한 상기 정상 프로그램 동작이 수행된 것으로 판단하고(단계 S250), 검출 신호(DS)를 비활성화시킨다. 출력부(140)는 비활성화된 검출 신호(DS)에 기초하여 제1 마스터 신호(MS1)를 제2 마스터 신호(MS2)로서 출력하고 제1 어드레스 신호(ADDR1)를 리페어 어드레스(RADDR)로서 출력한다(단계 S260).
제1 마스터 신호(MS1)가 상기 제2 논리 레벨(예를 들어, "0")을 가지고(단계 S210: 아니오) 상기 제1 어드레스 신호(ADDR1)의 비트들 중 적어도 하나가 상기 제1 논리 레벨을 가지는 경우에(단계 S220: 예), 판단부(130)는 제1 퓨즈부(110) 및 제2 퓨즈부(120)에 대한 상기 반전 프로그램 동작이 수행된 것으로 판단하고(단계 S230), 검출 신호(DS)를 활성화시킨다. 출력부(140)는 활성화된 검출 신호(DS)를 기초로 제1 마스터 신호(MS1)를 반전하여 제2 마스터 신호(MS2)로서 출력하고 상기 제1 어드레스 신호(ADDR1)의 비트들을 반전하여 리페어 어드레스(RADDR)로서 출력한다(단계 S240).
제1 마스터 신호(MS1)가 상기 제2 논리 레벨을 가지고(단계 S210: 아니오) 상기 제1 어드레스 신호(ADDR1)의 비트들 전부가 상기 제2 논리 레벨을 가지는 경우에(단계 S220: 아니오), 판단부(130)는 상기 정상 프로그램 동작 및 상기 반전 프로그램 동작이 수행되지 않은 것으로 판단하고 검출 신호(DS)를 비활성화시킨다. 출력부(140)는 비활성화된 검출 신호(DS)에 기초하여 제1 마스터 신호(MS1)를 제2 마스터 신호(MS2)로서 출력하고 제1 어드레스 신호(ADDR1)를 리페어 어드레스(RADDR)로서 출력한다(단계 S260). 제2 마스터 신호(MS2)가 상기 제2 논리 레벨을 가지는 경우에, 리페어 어드레스(RADDR)는 사용되지 않을 수 있다.
도 7은 본 발명의 실시예들에 따른 리페어 회로를 나타내는 블록도이다.
도 7을 참조하면, 리페어 회로(100a)는 제1 퓨즈부(110), 제2 퓨즈부(120), 판단부(130) 및 출력부(140)를 포함하며, 리페어 제어부(150)를 더 포함할 수 있다.
도 7의 리페어 회로(100a)에 포함되는 제1 퓨즈부(110), 제2 퓨즈부(120), 판단부(130) 및 출력부(140)는 도 1의 리페어 회로(100)에 포함되는 제1 퓨즈부(110), 제2 퓨즈부(120), 판단부(130) 및 출력부(140)와 각각 실질적으로 동일할 수 있다.
리페어 제어부(150)는 제2 마스터 신호(MS2), 리페어 어드레스(RADDR) 및 외부에서 수신되는 정상 어드레스(NADDR)에 기초하여 출력 어드레스(OADDR)를 발생할 수 있다. 예를 들어, 상기 정상 프로그램 동작 및 상기 반전 프로그램 동작 중 하나가 수행되어 제2 마스터 신호(MS2)가 상기 제1 논리 레벨(예를 들어, "1")을 가지는 경우에, 리페어 제어부(150)는 리페어 어드레스(RADDR)를 출력 어드레스(OADDR)로서 출력할 수 있다. 상기 정상 프로그램 동작 및 상기 반전 프로그램 동작이 모두 수행되지 않아 제2 마스터 신호(MS2)가 상기 제2 논리 레벨(예를 들어, "0")을 가지는 경우에, 리페어 제어부(150)는 정상 어드레스(NADDR)를 출력 어드레스(OADDR)로서 출력할 수 있다.
도 8은 도 7의 리페어 회로에 포함되는 리페어 제어부의 일 예를 나타내는 도면이다.
도 8을 참조하면, 리페어 제어부(150)는 마스터 래치(152), 복수의 어드레스 래치들(154a, ..., 154n) 및 복수의 어드레스 비교기들(156a, ..., 156n)을 포함할 수 있다.
마스터 래치(152)는 제2 마스터 신호(MS2)의 값을 저장할 수 있다. 복수의 어드레스 래치들(154a, ..., 154n)은 리페어 어드레스(RADDR)의 비트들(RA1, ..., RAn)의 값들을 저장할 수 있다. 예를 들어, 제1 어드레스 래치(154a)는 리페어 어드레스(RADDR)의 비트(RA1)의 값을 저장하고, 제n 어드레스 래치(154n)는 리페어 어드레스(RADDR)의 비트(RAn)의 값을 저장할 수 있다.
복수의 어드레스 비교기들(156a, ..., 156n)은 마스터 래치(152)에 저장된 제2 마스터 신호(MS2)에 기초하여 어드레스 래치들(154a, ..., 154n)에 저장된 리페어 어드레스(RADDR) 및 외부에서 수신되는 정상 어드레스(NADDR) 중 하나를 출력 어드레스(OADDR)로서 출력할 수 있다. 예를 들어, 제1 어드레스 비교기(156a)는 제2 마스터 신호(MS2)가 상기 제1 논리 레벨(예를 들어, "1")을 가지는 경우에 리페어 어드레스(RADDR)의 비트(RA1)를 출력 어드레스(OADDR)의 비트(OA1)로서 출력하고, 제2 마스터 신호(MS2)가 상기 제2 논리 레벨(예를 들어, "0")을 가지는 경우에 정상 어드레스(NADDR)의 비트(NA1)를 출력 어드레스(OADDR)의 비트(OA1)로서 출력할 수 있다. 제n 어드레스 비교기(156n)는 제2 마스터 신호(MS2)가 상기 제1 논리 레벨을 가지는 경우에 리페어 어드레스(RADDR)의 비트(RAn)를 출력 어드레스(OADDR)의 비트(OAn)로서 출력하고, 제2 마스터 신호(MS2)가 상기 제2 논리 레벨을 가지는 경우에 정상 어드레스(NADDR)의 비트(NAn)를 출력 어드레스(OADDR)의 비트(OAn)로서 출력할 수 있다.
실시예에 따라서, 리페어 제어부(150)는 제2 마스터 신호(MS2)에 기초하여 리페어 어드레스(RADDR) 또는 정상 어드레스(NADDR)를 선택적으로 출력하기 위한 임의의 구조를 가질 수 있다.
설명의 편의상, 리페어 회로가 하나의 리페어 어드레스를 저장하는 경우에 기초하여 본 발명의 실시예들을 설명하였으나, 본 발명의 실시예들에 따른 리페어 회로는 복수의 리페어 어드레스들을 저장하도록 구현될 수도 있다. 예를 들어, x(x는 2 이상의 자연수)개의 n비트 리페어 어드레스들을 저장하고자 하는 경우에, 본 발명의 실시예들에 따른 리페어 회로는 x개의 마스터 퓨즈들 및 x*n개의 어드레스 퓨즈들을 포함할 수 있다. 리페어 제어 신호(RCON)에 기초하여 상기 정상 또는 반전 프로그램 동작들이 개별적 및/또는 순차적으로 수행되어 x개의 리페어 어드레스들이 저장될 수 있고, x개의 리페어 어드레스들이 직접적으로 제공되거나 정상 어드레스와 x개의 리페어 어드레스들을 비교하여 출력 어드레스가 제공될 수 있다.
도 9는 본 발명의 실시예들에 따른 퓨즈 회로를 나타내는 도면이다.
도 9를 참조하면, 퓨즈 회로(200)는 제1 안티퓨즈 소자(210), 제1 선택 트랜지스터(TS1), 제1 프로그램 트랜지스터(TP1), 제1 스위치(230), 제2 안티퓨즈 소자(220), 제2 선택 트랜지스터(TS2), 제2 프로그램 트랜지스터(TP2) 및 제2 스위치(240)를 포함한다.
제1 선택 트랜지스터(TS1)는 제1 안티퓨즈 소자(210)와 제1 노드(N1) 사이에 연결된다. 제1 프로그램 트랜지스터(TP1)는 제1 노드(N1)와 접지 전압(VSS) 사이에 연결된다. 제1 스위치(230)는 제1 노드(N1)와 연결되고, 제1 안티퓨즈 소자(210)에 대한 프로그램 결과에 상응하는 제1 프로그램 출력 신호(PS1)를 선택적으로 출력한다.
제2 안티퓨즈 소자(220)는 제1 안티퓨즈 소자(210)와 전기적으로 분리된다. 제2 선택 트랜지스터(TS2)는 상기 제2 안티퓨즈 소자(220)와 제2 노드(N2) 사이에 연결된다. 제2 프로그램 트랜지스터(TP2)는 제2 노드(N2)와 접지 전압(VSS) 사이에 연결된다. 제2 스위치(240)는 제2 노드(N2)와 연결되고, 제2 안티퓨즈 소자(220)에 대한 프로그램 결과에 상응하는 제2 프로그램 출력 신호(PS2)를 선택적으로 출력한다.
일 실시예에서, 제1 안티퓨즈 소자(210)의 제1 단 및 제2 안티퓨즈 소자(220)의 제1 단에는 프로그램 전압(VP)이 인가될 수 있다. 도 11을 참조하여 후술하는 것처럼, 제1 안티퓨즈 소자(210) 및 제2 안티퓨즈 소자(220)는 프로그램 전압(VP)의 서로 다른 레벨에서 프로그램될 수 있다.
일 실시예에서, 제1 선택 트랜지스터(TS1)의 게이트 단자 및 제2 선택 트랜지스터(TS2)의 게이트 단자에는 선택 신호(SEL)가 공통적으로 인가되고, 제1 프로그램 트랜지스터(TP1)의 게이트 단자 및 제2 프로그램 트랜지스터(TP2)의 게이트 단자에는 프로그램 제어 신호(PGM)가 공통적으로 인가될 수 있다. 도 10a를 참조하여 후술하는 것처럼, 선택 신호(SEL) 및 프로그램 제어 신호(PGM)가 활성화되는 경우에 제1 및 제2 안티퓨즈 소자들(210, 220)이 실질적으로 동시에 프로그램될 수 있다.
일 실시예에서, 제1 스위치(230) 및 제2 스위치(240)에는 스위치 제어 신호(SEN)가 공통적으로 인가될 수 있다. 도 10b를 참조하여 후술하는 것처럼, 선택 신호(SEL) 및 스위치 제어 신호(SEN)가 활성화되는 경우에 제1 및 제2 프로그램 출력 신호들(PS1, PS2)이 실질적으로 동시에 출력될 수 있다.
본 발명의 실시예들에 따른 퓨즈 회로(200)는, 프로그램 전압(VP)의 서로 다른 레벨에서 프로그램되는 두 개의 안티퓨즈 소자들(210, 220)을 포함함으로써, 향상된 프로그램 특성을 가질 수 있다. 또한, 두 개의 안티퓨즈 소자들(210, 220)을 전기적으로 분리시킴으로써, 프로그램 특성의 저하 없이 안티퓨즈 소자들(210, 220)이 실질적으로 동시에 프로그램될 수 있다. 따라서, 안티퓨즈 소자들(210, 220)을 프로그램하는데 소요되는 퓨즈 프로그램 시간이 감소될 수 있다.
도 10a, 10b 및 11은 도 9의 퓨즈 회로의 동작을 설명하기 위한 도면들이다. 도 10a는 프로그램 모드에서 도 9의 퓨즈 회로(200)의 동작을 나타내고, 도 10b는 센싱 모드에서 도 9의 퓨즈 회로(200)의 동작을 나타내며, 도 11은 안티퓨즈 소자들(210, 220)의 절연 파괴 전압을 나타내는 그래프이다.
도 10a를 참조하면, 상기 프로그램 모드에서 프로그램 전압(VP), 선택 신호(SEL) 및 프로그램 제어 신호(PGM)가 활성화될 수 있다. 이 때, 프로그램 전압(VP)에서 제1 노드(N1)를 경유하여 접지 전압(VSS)까지 연결되는 제1 경로(P1)가 활성화되며, 제1 경로(P1)를 따라 전류가 흐르고 제1 안티퓨즈 소자(210)가 프로그램될 수 있다. 또한, 프로그램 전압(VP)에서 제2 노드(N2)를 경유하여 접지 전압(VSS)까지 연결되는 제2 경로(P2)가 활성화되며, 제2 경로(P2)를 따라 전류가 흐르고 제2 안티퓨즈 소자(220)가 프로그램될 수 있다.
상술한 것처럼, 상기 프로그램 모드에서 제1 경로(P1)와 제2 경로(P2)는 서로 전기적으로 분리되지만 실질적으로 동시에 활성화될 수 있다. 따라서, 제1 및 제2 안티퓨즈 소자들(210, 220)은 서로 독립적으로, 하지만 실질적으로 동시에 프로그램될 수 있다.
도 10b를 참조하면, 상기 센싱 모드에서 프로그램 전압(VP), 선택 신호(SEL) 및 스위치 제어 신호(SEN)가 활성화될 수 있다. 이 때, 프로그램 전압(VP)에서 제1 노드(N1)를 경유하여 제1 스위치(230)까지 연결되는 제3 경로(P3)가 활성화되며, 제3 경로(P3)를 따라 제1 프로그램 출력 신호(PS1)가 제공될 수 있다. 또한, 프로그램 전압(VP)에서 제2 노드(N2)를 경유하여 제2 스위치(240)까지 연결되는 제4 경로(P4)가 활성화되며, 제4 경로(P4)를 따라 제2 프로그램 출력 신호(PS2)가 제공될 수 있다.
상술한 것처럼, 상기 센싱 모드에서 제3 경로(P3)와 제4 경로(P4)는 실질적으로 동시에 활성화될 수 있다. 따라서, 제1 및 제2 프로그램 출력 신호들(PS1, PS2)이 실질적으로 동시에 출력될 수 있다.
도 11을 참조하면, 제1 라인(212)은 프로그램 전압(VP)의 레벨에 따라 제1 안티퓨즈 소자(210)를 통과하여 흐르는 전류의 레벨을 나타내며, 제2 라인(222)은 프로그램 전압(VP)의 레벨에 따라 제2 안티퓨즈 소자(220)를 통과하여 흐르는 전류의 레벨을 나타낸다. 제1 안티퓨즈 소자(210)는 프로그램 전압(VP)의 제1 레벨(V1)에서 절연 파괴되며, 제1 레벨(V1) 이상의 프로그램 전압(VP)이 인가되는 경우에 제1 안티퓨즈 소자(210)가 도통될 수 있다. 제2 안티퓨즈 소자(220)는 프로그램 전압(VP)의 제2 레벨(V2)에서 절연 파괴되며, 제2 레벨(V2) 이상의 프로그램 전압(VP)이 인가되는 경우에 제2 안티퓨즈 소자(220)가 도통될 수 있다.
일 실시예에서, 제1 안티퓨즈 소자(210)는 공핍형(depletion type) 모스(Metal Oxide Semiconductor; MOS) 트랜지스터를 포함하고, 제2 안티퓨즈 소자(220)는 증가형(enhancement type) 모스 트랜지스터를 포함할 수 있다. 다른 실시예에서, 제1 및 제2 안티퓨즈 소자들(210, 220)은 모두 공핍형 모스 트랜지스터를 포함할 수 있다. 또 다른 실시예에서, 제1 및 제2 안티퓨즈 소자들(210, 220)은 모두 증가형 모스 트랜지스터를 포함할 수 있다.
도 12는 본 발명의 실시예들에 따른 퓨즈 회로를 나타내는 도면이다.
도 12를 참조하면, 퓨즈 회로(200a)는 제1 안티퓨즈 소자(210), 제1 선택 트랜지스터(TS1), 제1 프로그램 트랜지스터(TP1), 제1 스위치(230), 제2 안티퓨즈 소자(220), 제2 선택 트랜지스터(TS2), 제2 프로그램 트랜지스터(TP2) 및 제2 스위치(240)를 포함하며, 센싱부(250)를 더 포함할 수 있다.
도 12의 퓨즈 회로(200a)에 포함되는 제1 안티퓨즈 소자(210), 제1 선택 트랜지스터(TS1), 제1 프로그램 트랜지스터(TP1), 제1 스위치(230), 제2 안티퓨즈 소자(220), 제2 선택 트랜지스터(TS2), 제2 프로그램 트랜지스터(TP2) 및 제2 스위치(240)는 도 9의 퓨즈 회로(200)에 포함되는 제1 안티퓨즈 소자(210), 제1 선택 트랜지스터(TS1), 제1 프로그램 트랜지스터(TP1), 제1 스위치(230), 제2 안티퓨즈 소자(220), 제2 선택 트랜지스터(TS2), 제2 프로그램 트랜지스터(TP2) 및 제2 스위치(240)와 각각 실질적으로 동일할 수 있다.
센싱부(250)는 기준 신호(REF), 제1 프로그램 출력 신호(PS1) 및 제2 프로그램 출력 신호(PS2)에 기초하여 센싱 출력 신호(SOUT)를 발생할 수 있다. 센싱 출력 신호(SOUT)는 제1 및 제2 안티퓨즈 소자들(210, 220)이 정상적으로 프로그램되었는지 여부를 나타낼 수 있다. 도 10b를 참조하여 상술한 것처럼, 제1 및 제2 프로그램 출력 신호들(PS1, PS2)은 상기 센싱 모드에서 출력되므로, 센싱 출력 신호(SOUT) 또한 상기 센싱 모드에서 출력될 수 있다.
일 실시예에서, 제1 및 제2 안티퓨즈 소자들(210, 220)은 상기 프로그램 모드에서 서로 전기적으로 분리되고 상기 센싱 모드에서 서로 전기적으로 연결될 수 있다. 다시 말하면, 상기 프로그램 모드에서는 도 10a를 참조하여 상술한 것과 실질적으로 동일하게 제1 및 제2 안티퓨즈 소자들(210, 220)이 프로그램될 수 있다. 상기 센싱 모드에서는 제1 및 제2 프로그램 출력 신호들(PS1, PS2)이 센싱부(250)의 제1 단자에 동시에 인가되며, 센싱부(250)는 상기 제1 단자에 인가되는 제1 및 제2 프로그램 출력 신호들(PS1, PS2)의 합(예를 들어, 전류 합(current sum))과 제2 단자에 인가되는 기준 신호(REF)를 비교하여 센싱 출력 신호(SOUT)의 논리 레벨을 결정할 수 있다. 예를 들어, 센싱 출력 신호(SOUT)는 제1 및 제2 안티퓨즈 소자들(210, 220)이 프로그램된 경우에 제1 논리 레벨(예를 들어, "1")을 가지고 제1 및 제2 안티퓨즈 소자들(210, 220)이 프로그램되지 않은 경우에 제2 논리 레벨(예를 들어, "0")을 가질 수 있다.
본 발명의 실시예들에 따른 퓨즈 회로(200a)는, 제1 및 제2 안티퓨즈 소자들(210, 220)이 전기적으로 분리되어 프로그램되며, 제1 및 제2 프로그램 출력 신호들(PS1, PS2)의 합에 기초하여 센싱 출력 신호(SOUT)를 발생함으로써, 제1 및 제2 안티퓨즈 소자들(210, 220) 중 적어도 하나가 비정상적으로 프로그램되더라도 신뢰성이 향상된 센싱 출력 신호(SOUT)를 발생할 수 있다.
실시예에 따라서, 본 발명의 실시예들에 따른 리페어 회로에 포함되는 마스터 퓨즈(도 1의 112) 및 어드레스 퓨즈들(도 1의 122a, ..., 122n) 각각은 도 9의 퓨즈 회로(200) 또는 도 12의 퓨즈 회로(200a)의 형태로 구현될 수 있다.
설명의 편의상, 하나의 퓨즈 회로가 전기적으로 분리된 두 개의 안티퓨즈 소자들을 포함하는 경우에 기초하여 본 발명의 실시예들을 설명하였으나, 본 발명의 실시예들에 따른 퓨즈 회로는 전기적으로 분리된 세 개 이상의 안티퓨즈 소자들을 포함할 수도 있다.
도 13은 본 발명의 실시예들에 따른 퓨즈 어레이 회로를 나타내는 도면이다.
도 13을 참조하면, 퓨즈 어레이 회로(300)는 퓨즈 어레이(301) 및 센싱부(350)를 포함한다.
퓨즈 어레이(301)는 복수의 행들과 복수의 열들로 이루어진 매트릭스 형태로 배열된 복수의 퓨즈 회로들(FC1, FC2, FC3, FC4, FC5, FC6, FC7, FC8, FC9)을 포함한다. 도시의 편의상, 퓨즈 어레이(301)가 9개의 퓨즈 회로들을 포함하는 것으로 도시하였으나, 상기 퓨즈 어레이에 포함되는 퓨즈 회로들의 개수는 실시예에 따라서 다양하게 변경될 수 있다.
복수의 퓨즈 회로들(FC1, ..., FC9) 각각은 도 9의 퓨즈 회로(200)일 수 있다. 즉, 복수의 퓨즈 회로들(FC1, ..., FC9) 각각은 제1 안티퓨즈 소자들(AF11, AF12, AF13, AF14, AF15, AF16, AF17, AF18, AF19) 중 하나 및 제2 안티퓨즈 소자들(AF21, AF22, AF23, AF24, AF25, AF26, AF27, AF28, AF29) 중 하나를 포함할 수 있다. 제1 안티퓨즈 소자들(AF11, ..., AF19) 및 제2 안티퓨즈 소자들(AF21, ..., AF29)은 전기적으로 분리될 수 있다.
퓨즈 어레이(301)에 포함되는 복수의 퓨즈 회로들(FC1, ..., FC9)은 선택 신호(SELk, k는 2 이상의 자연수이며, 도 13에서 k는 9), 프로그램 제어 신호(PGMk) 및 스위치 제어 신호(SENk)를 기초로 프로그램 모드 및 센싱 모드로 동작하며, 제1 프로그램 출력 신호(PS1k) 및 제2 프로그램 출력 신호(PS2k)를 발생한다. 예를 들어, 제1 퓨즈 회로(FC1)에 상응하는 선택 신호(예를 들어, SEL1) 및 프로그램 제어 신호(예를 들어, PGM1)가 활성화된 경우에(즉, 상기 프로그램 모드에서) 제1 퓨즈 회로(FC1)에 포함된 제1 및 제2 안티퓨즈 소자들(AF11, AF21)이 프로그램되고, 제1 퓨즈 회로(FC1)에 상응하는 상기 선택 신호(예를 들어, SEL1) 및 스위치 제어 신호(예를 들어, SEN1)가 활성화된 경우에(즉, 상기 센싱 모드에서) 제1 퓨즈 회로(FC1)로부터 제1 및 제2 프로그램 출력 신호들(예를 들어, PS11 및 PS21)이 출력될 수 있다.
센싱부(350)는 상기 센싱 모드에서 기준 신호(REF), 제1 프로그램 출력 신호(PS1k) 및 제2 프로그램 출력 신호(PS2k)에 기초하여 센싱 출력 신호(SOUTk)를 발생한다. 예를 들어, 제1 퓨즈 회로(FC1)로부터 제1 및 제2 프로그램 출력 신호들(예를 들어, PS11 및 PS21)이 출력되는 경우에, 제1 퓨즈 회로(FC1)에 포함된 제1 및 제2 안티퓨즈 소자들(AF11, AF21)이 정상적으로 프로그램되었는지 여부를 나타내는 센싱 출력 신호(예를 들어, SOUT1)가 발생될 수 있다.
실시예에 따라서, 본 발명의 실시예들에 따른 리페어 회로에 포함되는 마스터 퓨즈(도 1의 112) 및 어드레스 퓨즈들(도 1의 122a, ..., 122n)은 도 13의 퓨즈 어레이 회로(300)의 형태로 구현될 수 있다.
도 14 및 15는 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 블록도들이다.
도 14를 참조하면, 반도체 메모리 장치(500)는 메모리 셀 어레이(510), 어드레스 디코더(540) 및 리페어 회로(550)를 포함한다.
메모리 셀 어레이(510)는 정상(normal) 메모리 셀 어레이(520) 및 리던던트(redundant) 메모리 셀 어레이(530)를 포함한다. 정상 메모리 셀 어레이(520)는 복수의 정상 메모리 셀들을 포함하고, 리던던트 메모리 셀 어레이(530)는 복수의 리던던트 메모리 셀들을 포함한다.
리페어 회로(550)는 하나의 마스터 퓨즈 및 복수의 어드레스 퓨즈들을 포함하고, 상기 정상 메모리 셀들에 불량이 발생한 경우에 리페어 제어 신호(RCON)에 기초하여 정상 프로그램 동작 및 반전 프로그램 동작 중 하나를 수행한다. 리페어 회로(550)는 도 1의 리페어 회로(100)일 수 있으며, 상기 정상 프로그램 동작 및 상기 반전 프로그램 동작 중 하나가 수행되었는지 여부를 나타내는 제2 마스터 신호(MS2) 및 리페어 어드레스(RADDR)를 발생할 수 있다.
어드레스 디코더(540)는 리페어 회로(550)의 출력에 기초하여 상기 정상 메모리 셀들 또는 상기 리던던트 메모리 셀들을 선택적으로 액세스한다. 예를 들어, 제2 마스터 신호(MS2)가 제1 논리 레벨(예를 들어, "1")을 가지는 경우에, 어드레스 디코더(540)는 상기 정상 프로그램 동작 및 상기 반전 프로그램 동작 중 하나가 수행된 것으로 판단하고, 정상 어드레스(NADDR)에 상응하는 리페어 어드레스(RADDR)에 기초하여 상기 리던던트 메모리 셀들을 액세스할 수 있다. 제2 마스터 신호(MS2)가 제2 논리 레벨(예를 들어, "0")을 가지는 경우에, 어드레스 디코더(540)는 상기 정상 프로그램 동작 및 상기 반전 프로그램 동작이 모두 수행되지 않은 것으로 판단하고, 정상 어드레스(NADDR)에 기초하여 상기 정상 메모리 셀들을 액세스할 수 있다.
실시예에 따라서, 어드레스 디코더(540)는 메모리 셀 어레이(510)의 워드라인을 선택하기 위한 행 디코더 또는 메모리 셀 어레이(510)의 비트라인을 선택하기 위한 열 디코더일 수 있으며, 행 디코더 및 열 디코더를 모두 포함할 수도 있다. 즉, 리페어 회로(550)는 행 단위로 불량 메모리 셀을 리페어하기 위한 구성일 수도 있고, 열 단위로 불량 메모리 셀을 리페어하기 위한 구성일 수도 있다.
도 15를 참조하면, 반도체 메모리 장치(600)는 메모리 셀 어레이(610), 어드레스 디코더(640) 및 리페어 회로(650)를 포함한다.
메모리 셀 어레이(610)는 정상 메모리 셀 어레이(620) 및 리던던트 메모리 셀 어레이(630)를 포함한다. 정상 메모리 셀 어레이(620)는 복수의 정상 메모리 셀들을 포함하고, 리던던트 메모리 셀 어레이(630)는 복수의 리던던트 메모리 셀들을 포함한다.
리페어 회로(650)는 하나의 마스터 퓨즈 및 복수의 어드레스 퓨즈들을 포함하고, 상기 정상 메모리 셀들에 불량이 발생한 경우에 리페어 제어 신호(RCON)에 기초하여 정상 프로그램 동작 및 반전 프로그램 동작 중 하나를 수행한다. 리페어 회로(650)는 도 8의 리페어 회로(100a)일 수 있으며, 상기 정상 프로그램 동작 및 상기 반전 프로그램 동작 중 하나가 수행되었는지 여부를 나타내는 제2 마스터 신호(MS2)의 논리 레벨에 따라서 리페어 어드레스(RADDR) 및 정상 어드레스(NADDR) 중 하나를 출력 어드레스(OADDR)로서 출력할 수 있다.
어드레스 디코더(640)는 리페어 회로(650)의 출력, 즉 출력 어드레스(OADDR)에 기초하여 상기 정상 메모리 셀들 또는 상기 리던던트 메모리 셀들을 선택적으로 액세스한다.
도 16 및 17은 본 발명의 실시예들에 따른 반도체 메모리 장치를 테스트하는 테스트 시스템을 나타내는 블록도들이다.
도 16을 참조하면, 테스트 시스템(800)은 메모리 컨트롤러(810) 및 반도체 메모리 장치(820)를 포함한다.
반도체 메모리 장치(820)는 도 14의 반도체 메모리 장치(500) 또는 도 15의 반도체 메모리 장치(600)일 수 있으며, 리페어 회로(822)를 포함할 수 있다. 리페어 회로(822)는 도 1의 리페어 회로(100) 또는 도 8의 리페어 회로(100a)일 수 있으며, 하나의 마스터 퓨즈 및 복수의 어드레스 퓨즈들을 포함하여 구현될 수 있다. 또한, 상기 마스터 퓨즈 및 상기 어드레스 퓨즈들 각각은 도 9의 퓨즈 회로(200) 또는 도 12의 퓨즈 회로(200a)의 형태로 구현될 수도 있고, 상기 마스터 퓨즈 및 상기 어드레스 퓨즈들은 도 13의 퓨즈 어레이 회로(300)의 형태로 구현될 수도 있다. 따라서, 리페어 회로(822)는 상대적으로 작은 크기를 가지고 퓨즈 프로그램 시간이 감소되며, 리페어 회로(822)를 포함하는 반도체 메모리 장치(820)의 테스트 시간이 감소될 수 있다.
메모리 컨트롤러(810)는 반도체 메모리 장치(820)의 전반적인 동작을 제어할 수 있다. 또한, 메모리 컨트롤러(810)는 커맨드(CMD), 정상 어드레스(NADDR) 및 데이터(DAT)에 기초하여 반도체 메모리 장치(820)를 테스트하고, 리페어 제어 신호(RCON)를 발생할 수 있다.
메모리 컨트롤러(810)는 검출부(812), 카운팅부(814) 및 퓨즈 프로그램 제어부(816)를 포함할 수 있다. 검출부(812)는 상기 테스트의 결과 불량 메모리 셀이 발생한 경우에, 상기 불량 메모리 셀에 대한 리페어 동작을 수행하기 위한 리페어 어드레스(RADDR)를 검출할 수 있다. 카운팅부(814)는 리페어 어드레스(RADDR)의 비트들 중 제1 논리 레벨(예를 들어, "1")을 가지는 제1 비트들의 개수를 카운트하여 카운트 신호(CNT)를 발생할 수 있다. 퓨즈 프로그램 제어부(816)는 카운트 신호(CNT)를 기초로 리페어 회로(822)에 대한 프로그램 방식을 결정할 수 있다. 예를 들어, 도 3의 단계 S130에 도시된 방식에 기초하여 리페어 회로(822)에 대한 프로그램 방식이 결정되며, 정상 프로그램 동작 및 반전 프로그램 동작 중 하나를 수행하기 위한 리페어 제어 신호(RCON)가 발생될 수 있다.
도 17을 참조하면, 테스트 시스템(900)은 메모리 컨트롤러(910) 및 반도체 메모리 장치(920)를 포함한다.
반도체 메모리 장치(920)는 도 14의 반도체 메모리 장치(500) 또는 도 15의 반도체 메모리 장치(600)일 수 있으며, 리페어 회로(922)를 포함할 수 있다. 리페어 회로(922)는 도 1의 리페어 회로(100) 또는 도 8의 리페어 회로(100a)일 수 있으며, 하나의 마스터 퓨즈 및 복수의 어드레스 퓨즈들을 포함하여 구현될 수 있다. 또한, 상기 마스터 퓨즈 및 상기 어드레스 퓨즈들 각각은 도 9의 퓨즈 회로(200) 또는 도 12의 퓨즈 회로(200a)의 형태로 구현될 수도 있고, 상기 마스터 퓨즈 및 상기 어드레스 퓨즈들은 도 13의 퓨즈 어레이 회로(300)의 형태로 구현될 수도 있다. 따라서, 리페어 회로(922)는 상대적으로 작은 크기를 가지고 퓨즈 프로그램 시간이 감소되며, 리페어 회로(922)를 포함하는 반도체 메모리 장치(920)의 테스트 시간이 감소될 수 있다.
테스트 장치(910)는 커맨드(CMD), 정상 어드레스(NADDR) 및 데이터(DAT)에 기초하여 반도체 메모리 장치(920)를 테스트하고, 리페어 제어 신호(RCON)를 발생할 수 있다. 테스트 장치(910)는 검출부(912), 카운팅부(914) 및 퓨즈 프로그램 제어부(916)를 포함할 수 있다. 도 17의 테스트 장치(910)에 포함되는 검출부(912), 카운팅부(914) 및 퓨즈 프로그램 제어부(916)는 도 16의 메모리 컨트롤러(810)에 포함되는 검출부(812), 카운팅부(814) 및 퓨즈 프로그램 제어부(816)와 각각 실질적으로 동일할 수 있다.
도 18은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 모듈을 나타내는 블록도이다.
도 18을 참조하면, 메모리 모듈(1100)은 복수의 반도체 메모리 장치들(1120)을 포함할 수 있다. 실시예에 따라서, 메모리 모듈(1100)은 UDIMM(Unbuffered Dual In-line Memory Module), RDIMM(Registered Dual In-line Memory Module), FBDIMM(Fully Buffered Dual In-line Memory Module), LRDIMM(Load Reduced Dual In-line Memory Module) 또는 다른 메모리 모듈일 수 있다.
메모리 모듈(1100)은 메모리 컨트롤러(미도시)로부터 복수의 신호선들을 통하여 커맨드, 어드레스, 및 데이터를 수신하고, 상기 커맨드, 어드레스, 및 데이터를 버퍼링하여 반도체 메모리 장치들(1120)에 제공하는 버퍼(1110)를 더 포함할 수 있다.
버퍼(1110)와 반도체 메모리 장치들(1120) 사이의 데이터 전송선들은 포인트-투-포인트 방식으로 연결될 수 있다. 또한, 버퍼(1110)와 반도체 메모리 장치들(1120) 사이의 커맨드/어드레스 전송선들은 멀티-드롭 방식, 데이지-체인 방식, 또는 플라이-바이 데이지-체인 방식으로 연결될 수 있다. 버퍼(1110)가 상기 커맨드, 어드레스, 및 데이터를 모두 버퍼링하므로, 상기 메모리 컨트롤러는 버퍼(1110)의 로드만을 구동함으로써 메모리 모듈(1100)과 인터페이스 할 수 있다. 이에 따라, 메모리 모듈(1100)은 보다 많은 수의 반도체 메모리 장치들(1120) 및 메모리 랭크들을 포함할 수 있고, 메모리 시스템은 보다 많은 수의 메모리 모듈들(1100)을 포함할 수 있다.
반도체 메모리 장치들(1120) 각각은 도 14의 반도체 메모리 장치(500) 또는 도 15의 반도체 메모리 장치(600)일 수 있으며, 하나의 마스터 퓨즈 및 복수의 어드레스 퓨즈들을 구비하는 도 1의 리페어 회로(100) 또는 도 8의 리페어 회로(100a)를 포함할 수 있다. 또한, 상기 마스터 퓨즈 및 상기 어드레스 퓨즈들 각각은 도 9의 퓨즈 회로(200) 또는 도 12의 퓨즈 회로(200a)의 형태로 구현될 수도 있고, 상기 마스터 퓨즈 및 상기 어드레스 퓨즈들은 도 13의 퓨즈 어레이 회로(300)의 형태로 구현될 수도 있다. 따라서, 상기 리페어 회로의 크기 및 퓨즈 프로그램 시간이 감소되며, 반도체 메모리 장치들(1120)의 테스트 시간이 감소될 수 있다.
도 19는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 19를 참조하면, 컴퓨팅 시스템(1300)은 프로세서(1310), 시스템 컨트롤러(1320) 및 메모리 시스템(1330)을 포함한다. 컴퓨팅 시스템(1300)은 입력 장치(1350), 출력 장치(1360) 및 저장 장치(1370)를 더 포함할 수 있다.
메모리 시스템(1330)은 복수의 메모리 모듈들(1334) 및 메모리 모듈들(1334)을 제어하기 위한 메모리 컨트롤러(1332)를 포함한다. 메모리 모듈들(1334)은 적어도 하나의 반도체 메모리 장치를 포함하며, 메모리 컨트롤러(1332)는 시스템 컨트롤러(1320)에 포함될 수 있다. 메모리 모듈들(1334) 각각은 도 18의 메모리 모듈(1100)일 수 있으며, 하나의 마스터 퓨즈 및 복수의 어드레스 퓨즈들을 구비하는 도 1의 리페어 회로(100) 또는 도 8의 리페어 회로(100a)를 포함할 수 있다. 또한, 상기 마스터 퓨즈 및 상기 어드레스 퓨즈들 각각은 도 9의 퓨즈 회로(200) 또는 도 12의 퓨즈 회로(200a)의 형태로 구현될 수도 있고, 상기 마스터 퓨즈 및 상기 어드레스 퓨즈들은 도 13의 퓨즈 어레이 회로(300)의 형태로 구현될 수도 있다. 따라서, 상기 리페어 회로의 크기 및 퓨즈 프로그램 시간이 감소되며, 메모리 모듈들(1334)의 테스트 시간이 감소될 수 있다.
프로세서(1310)는 특정 계산들 또는 태스크들을 실행할 수 있다. 프로세서(1310)는 프로세서 버스를 통하여 시스템 컨트롤러(1320)에 연결될 수 있다. 시스템 컨트롤러(1320)는 확장 버스를 통하여 입력 장치(1350), 출력 장치(1360) 및 저장 장치(1370)에 연결될 수 있다. 이에 따라, 프로세서(1310)는 시스템 컨트롤러(1320)를 통하여 입력 장치(1350), 출력 장치(1360), 또는 저장 장치(1370)를 제어할 수 있다.
본 발명은 리페어 회로를 구비하는 반도체 메모리 장치 및 이를 포함하는 다양한 장치 및 시스템에 적용될 수 있다. 따라서 본 발명은 휴대폰, 스마트 폰, PDA, PMP, 디지털 카메라, 캠코더, PC, 서버 컴퓨터, 워크스테이션, 노트북, 디지털 TV, 셋-탑 박스, 음악 재생기, 휴대용 게임 콘솔, 네비게이션 시스템, 스마트 카드, 프린터 등과 같은 다양한 전자 기기에 유용하게 이용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 하나의 마스터 퓨즈를 포함하고, 상기 마스터 퓨즈의 프로그램 여부를 나타내는 제1 마스터 신호를 발생하는 제1 퓨즈부;
    복수의 어드레스 퓨즈들을 포함하고, 상기 복수의 어드레스 퓨즈들의 프로그램 여부를 나타내는 제1 어드레스 신호를 발생하는 제2 퓨즈부;
    상기 제1 마스터 신호 및 상기 제1 어드레스 신호에 기초하여, 상기 제1 퓨즈부 및 상기 제2 퓨즈부에 대한 반전(negative) 프로그램 동작이 수행되었는지 여부를 나타내는 검출 신호를 발생하는 판단부; 및
    상기 제1 마스터 신호 및 상기 검출 신호에 기초하여, 상기 제1 퓨즈부 및 상기 제2 퓨즈부에 대한 정상(positive) 프로그램 동작 및 상기 반전 프로그램 동작 중 하나가 수행되었는지 여부를 나타내는 제2 마스터 신호를 발생하고, 상기 제1 퓨즈부 및 상기 제2 퓨즈부에 대한 상기 정상 프로그램 동작 및 상기 반전 프로그램 동작 중 하나가 수행된 경우에, 상기 제1 어드레스 신호 및 상기 검출 신호에 기초하여 정상(normal) 어드레스에 상응하는 리페어 어드레스를 발생하는 출력부를 포함하고,
    상기 판단부는,
    상기 제1 어드레스 신호의 비트들 중 적어도 하나가 제1 논리 레벨을 가지고 상기 제1 마스터 신호가 제2 논리 레벨을 가지는 경우에, 상기 반전 프로그램 동작이 수행된 것으로 판단하고 상기 검출 신호를 활성화시키는 리페어 회로.
  2. 제 1 항에 있어서,
    외부에서 수신되는 리페어 제어 신호에 기초하여 상기 제1 퓨즈부 및 상기 제2 퓨즈부에 대한 상기 정상 프로그램 동작 및 상기 반전 프로그램 동작 중 하나가 수행되며,
    상기 리페어 어드레스의 비트들 중 상기 제1 논리 레벨을 가지는 제1 비트들의 개수가 상기 복수의 어드레스 퓨즈들의 개수의 절반보다 작은 경우에, 상기 제1 퓨즈부 및 상기 제2 퓨즈부에 대한 상기 정상 프로그램 동작이 수행되고,
    상기 제1 비트들의 개수가 상기 복수의 어드레스 퓨즈들의 개수의 절반보다 크거나 같고 상기 복수의 어드레스 퓨즈들의 개수보다 작은 경우에, 상기 제1 퓨즈부 및 상기 제2 퓨즈부에 대한 상기 반전 프로그램 동작이 수행되는 것을 특징으로 하는 리페어 회로.
  3. 제 2 항에 있어서,
    상기 제1 비트들의 개수가 상기 복수의 어드레스 퓨즈들의 개수와 같은 경우에, 상기 제1 퓨즈부 및 상기 제2 퓨즈부에 대한 상기 정상 프로그램 동작이 수행되는 것을 특징으로 하는 리페어 회로.
  4. 삭제
  5. 제 1 항에 있어서, 상기 출력부는,
    상기 검출 신호가 활성화된 경우에, 상기 제1 마스터 신호를 반전하여 상기 제2 마스터 신호로서 출력하고 상기 제1 어드레스 신호의 비트들을 반전하여 상기 리페어 어드레스로서 출력하며,
    상기 검출 신호가 비활성화된 경우에, 상기 제1 마스터 신호를 상기 제2 마스터 신호로서 출력하고 상기 제1 어드레스 신호를 상기 리페어 어드레스로서 출력하는 것을 특징으로 하는 리페어 회로.
  6. 제 1 항에 있어서,
    상기 제2 마스터 신호, 상기 리페어 어드레스 및 상기 정상 어드레스에 기초하여 출력 어드레스를 발생하는 리페어 제어부를 더 포함하는 것을 특징으로 하는 리페어 회로.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 정상(normal) 메모리 셀들과 리던던트(redundant) 메모리 셀들을 포함하는 메모리 셀 어레이;
    하나의 마스터 퓨즈 및 복수의 어드레스 퓨즈들을 포함하고, 상기 정상 메모리 셀들에 불량이 발생한 경우에 리페어 제어 신호에 기초하여 정상(positive) 프로그램 동작 및 반전(negative) 프로그램 동작 중 하나를 수행하는 리페어 회로; 및
    상기 리페어 회로의 출력에 기초하여 상기 정상 메모리 셀들 또는 상기 리던던트 메모리 셀들을 선택적으로 액세스하는 어드레스 디코더를 포함하고,
    상기 리페어 회로는,
    상기 마스터 퓨즈의 프로그램 여부를 나타내는 제1 마스터 신호를 발생하는 제1 퓨즈부;
    상기 복수의 어드레스 퓨즈들의 프로그램 여부를 나타내는 제1 어드레스 신호를 발생하는 제2 퓨즈부;
    상기 제1 마스터 신호 및 상기 제1 어드레스 신호에 기초하여, 상기 제1 퓨즈부 및 상기 제2 퓨즈부에 대한 상기 반전 프로그램 동작이 수행되었는지 여부를 나타내는 검출 신호를 발생하는 판단부; 및
    상기 제1 마스터 신호 및 상기 검출 신호에 기초하여, 상기 제1 퓨즈부 및 상기 제2 퓨즈부에 대한 상기 정상 프로그램 동작 및 상기 반전 프로그램 동작 중 하나가 수행되었는지 여부를 나타내는 제2 마스터 신호를 발생하고, 상기 제1 퓨즈부 및 상기 제2 퓨즈부에 대한 상기 정상 프로그램 동작 및 상기 반전 프로그램 동작 중 하나가 수행된 경우에, 상기 제1 어드레스 신호 및 상기 검출 신호에 기초하여 정상(normal) 어드레스에 상응하는 리페어 어드레스를 발생하는 출력부를 포함하고,
    상기 판단부는,
    상기 제1 어드레스 신호의 비트들 중 적어도 하나가 제1 논리 레벨을 가지고 상기 제1 마스터 신호가 제2 논리 레벨을 가지는 경우에, 상기 반전 프로그램 동작이 수행된 것으로 판단하고 상기 검출 신호를 활성화시키는 반도체 메모리 장치.
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