CN115841839B - 熔丝阵列电路 - Google Patents

Abstract

本申请实施例涉及一种熔丝阵列电路，包括：列选择信号线；编程电压线组，包括偶编程电压线和奇编程电压线；至少一个第一熔丝单元，第一端与所述列选择信号线连接，第二端与所述偶编程电压线连接；至少一个第二熔丝单元，第一端与所述列选择信号线连接，第二端与所述奇编程电压线连接；其中，所述第一熔丝单元和所述第二熔丝单元一一对应，所述第一熔丝单元与对应的所述第二熔丝单元共享同一所述列选择信号线，且所述偶编程电压线和所述奇编程电压线传输的信号处于有效电平的时间不同。本申请实施例可以实现高密度的熔丝阵列电路。

Description

熔丝阵列电路

技术领域

本申请实施例涉及半导体存储技术领域，特别是涉及一种熔丝阵列电路。

背景技术

动态随机存取存储器（Dynamic Random Access Memory，简称DRAM）等半导体结构中设有熔丝阵列电路。熔丝阵列电路包括多个熔丝单元（英文：Fuse cell），多个熔丝单元彼此间隔设置且呈阵列排布，同一行的熔丝单元与同一条行选择信号线连接，同一列的熔丝单元与同一条列选择信号线连接。

熔丝单元的尺寸与可靠性成负相关。随着制程工艺的不断微缩，熔丝单元的可靠性急剧下降，从而导致熔丝阵列电路的微缩遇到瓶颈。因此，高密度的熔丝阵列电路亟待发掘。

发明内容

基于此，有必要提供一种可以实现进一步微缩的熔丝阵列电路。

一种熔丝阵列电路，所述熔丝阵列电路包括：

列选择信号线；

编程电压线组，包括偶编程电压线和奇编程电压线；

至少一个第一熔丝单元，第一端与所述列选择信号线连接，第二端与所述偶编程电压线连接；

至少一个第二熔丝单元，第一端与所述列选择信号线连接，第二端与所述奇编程电压线连接；

其中，所述第一熔丝单元和所述第二熔丝单元一一对应，所述第一熔丝单元与对应的所述第二熔丝单元共享同一所述列选择信号线，且所述偶编程电压线和所述奇编程电压线传输的信号处于有效电平的时间不同。

在其中一个实施例中，所述熔丝阵列电路包括多个所述第一熔丝单元和多个所述第二熔丝单元，每个所述第一熔丝单元和对应的所述第二熔丝单元沿第一方向堆叠，多个所述第一熔丝单元沿第二方向间隔排布且沿第三方向间隔排布，多个所述第二熔丝单元沿所述第二方向间隔排布且沿所述第三方向间隔排布，所述第一方向、所述第二方向和所述第三方向两两垂直。

在其中一个实施例中，所述列选择信号线沿所述第二方向延伸。

在其中一个实施例中，所述偶编程电压线和所述奇编程电压线均沿所述第三方向延伸。

在其中一个实施例中，所述熔丝阵列电路包括至少一个熔丝区，所述熔丝区包括偶数个熔丝部，每个所述熔丝部包括至少一个熔丝阵列，所述偶数个熔丝部包括数量相同的第一熔丝部和第二熔丝部，所述第一熔丝部的每个所述熔丝阵列包括多个所述第一熔丝单元，所述第二熔丝部的每个所述熔丝阵列包括多个所述第二熔丝单元。

在其中一个实施例中，所述第一熔丝单元和对应的所述第二熔丝单元位于同一个所述熔丝区中。

在其中一个实施例中，当第一选择信号处于有效电平，且所述偶编程电压线传输的信号处于有效电平时，则所述偶编程电压线连接的所述第一熔丝单元被读取，所述第一选择信号为广播时所述第一熔丝部的使能信号；当第二选择信号处于有效电平，且所述奇编程电压线传输的信号处于有效电平时，则所述奇编程电压线连接的所述第二熔丝单元被读取，所述第二选择信号为广播时所述第二熔丝部的使能信号。

在其中一个实施例中，所述第一选择信号和所述第二选择信号交替处于有效电平。

在其中一个实施例中，所述熔丝阵列电路包括多个编程电压线组，所述第一选择信号每次处于有效电平时，同一个所述第一熔丝部中的所述第一熔丝单元连接的各条所述偶编程电压线传输的信号依次处于有效电平；所述第二选择信号每次处于有效电平时，同一个所述第二熔丝部中的所述第二熔丝单元连接的各条所述奇编程电压线传输的信号依次处于有效电平。

在其中一个实施例中，所述第一熔丝单元和所述第二熔丝单元均包括可变电阻结构和阈值选通结构，所述可变电阻结构被配置为在第一预设电压下从高阻态转变为低阻态，所述阈值选通结构被配置为在第二预设电压下导通；

所述第一熔丝单元的所述可变电阻结构和所述阈值选通结构串联在所述列选择信号线和所述偶编程电压线之间，所述第二熔丝单元的所述阈值选通结构和所述可变电阻结构串联在所述列选择信号线和所述奇编程电压线之间。

在其中一个实施例中，所述第一熔丝单元和/或所述第二熔丝单元至少部分埋入所述列选择信号线的内部。

在其中一个实施例中，包括如下特征中的至少一种：

所述可变电阻结构的材料包括氧化铪、氧化锆、氧化铊和氧化铝中至少一种；

所述阈值选通结构的材料包括氧化钛、氧化铪、氧化钛铪和碲锡锗相变材料中的至少一种；

所述列选择信号线的材料包括钨、铜、钛、铝、铊、铪、铷、氧化铟锡、导电玻璃和氧化铟镓锌中的至少一种。

在其中一个实施例中，所述第一熔丝单元和所述第二熔丝单元中的所述可变电阻结构的材料相同或不同，所述第一熔丝单元和所述第二熔丝单元中的所述阈值选通结构的材料相同或不同。

在其中一个实施例中，所述熔丝阵列电路形成于存储结构的预设区域内，所述预设区域包括第一金属层的表面、第二金属层的表面、顶层金属层的表面中的至少一个。

在其中一个实施例中，所述预设区域为DRAM中所述第一金属层和所述第二金属层之间临近电容结构的空余位置。

上述熔丝阵列电路包括列选择信号线、编程电压线组、至少一个第一熔丝单元和至少一个第二熔丝单元，编程电压线组包括偶编程电压线和奇编程电压线，第一熔丝单元的两端分别与列选择信号线和偶编程电压线连接，通过在列选择信号线和偶编程电压线之间形成一定的电压，可以击穿或者读取第一熔丝单元；第二熔丝单元的两端分别与列选择信号线和奇编程电压线连接，通过在列选择信号线和奇编程电压线之间形成一定的电压，可以击穿或者读取第二熔丝单元。第一熔丝单元和第二熔丝单元一一对应，第一熔丝单元与对应的第二熔丝单元共享同一列选择信号线，这样熔丝阵列电路中列选择信号线的数量可以减少一半，有效降低熔丝阵列电路的尺寸。而且偶编程电压线和奇编程电压线传输的信号处于有效电平的时间不同，这样共享同一列选择信号线的第一熔丝单元和第二熔丝单元之间不会出现冲突的情况，从而避免产生误操作的问题。因此，上述熔丝阵列电路可以实现进一步微缩。

附图说明

为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请一实施例中提供的熔丝阵列电路的结构示意图；

图2为本申请一实施例中提供的熔丝阵列电路的立体结构示意图；

图3为本申请一实施例中提供的熔丝阵列电路从俯视角度得到的内部关系示意图；

图4为本申请一实施例中提供的熔丝阵列电路从仰视角度得到的内部关系图；

图5为本申请一实施例中提供的熔丝阵列电路的信号关系示意图；

图6为本申请一实施例中提供的第一熔丝单元和第二熔丝单元的结构示意图。

附图标记说明：

100、熔丝阵列电路；

10、列选择信号线；20、编程电压线组，21、偶编程电压线，22、奇编程电压线；30、第一熔丝单元，40、第二熔丝单元，51、可变电阻结构，52、阈值选通结构；

110、熔丝区，121、第一熔丝部，122、第二熔丝部，130、熔丝阵列；

A、第一方向，B、第二方向，C、第三方向。

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。

可以理解，本申请所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说，在不脱离本申请的范围的情况下，可以将第一电阻称为第二电阻，且类似地，可将第二电阻称为第一电阻。第一电阻和第二电阻两者都是电阻，但其不是同一电阻。

可以理解，以下实施例中的“连接”，如果被连接的电路、模块、单元等相互之间具有电信号或数据的传递，则应理解为“电连接”、“通信连接”等。

在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中使用的术语“和/或”包括相关所列项目的任何及所有组合。

请参考图1，在本申请的一实施例中，提供了一种熔丝阵列电路100，包括列选择信号线10、编程电压线组20、至少一个第一熔丝单元30（图中采用标记有“第一”字样的方框进行示例）和至少一个第二熔丝单元40（图中采用标记有“第二”字样的方框进行示例）。编程电压线组20包括偶编程电压线21和奇编程电压线22。第一熔丝单元30的第一端与列选择信号线10连接，第一熔丝单元30的第二端与偶编程电压线21连接。第二熔丝单元40的第一端与列选择信号线10连接，第二熔丝单元40的第二端与奇编程电压线22连接。其中，第一熔丝单元30和第二熔丝单元40一一对应，第一熔丝单元30与对应的第二熔丝单元40共享同一列选择信号线10，且偶编程电压线21和奇编程电压线22传输的信号处于有效电平的时间不同。

具体地，第一熔丝单元30和第二熔丝单元40均为熔丝阵列电路100中的熔丝单元。熔丝单元的电压在击穿之前为第一电压，并在击穿之后为第二电压，第一电压和第二电压中的一个近乎为零。示例性地，熔丝单元可以为反熔丝或者激光熔丝。

如图1所示，熔丝阵列电路100包括多条列选择信号线10、多条偶编程电压线21、多条奇编程电压线22、多个第一熔丝单元30和多个第二熔丝单元40。熔丝阵列电路100中的熔丝单元（第一熔丝单元30或者第二熔丝单元40）呈多行多列排布。列选择信号线10为沿熔丝单元排布的列方向延伸的信号线。多条列选择信号线10与多列熔丝单元一一对应，每条列选择信号线10连接对应列的各个熔丝单元。

偶编程电压线21和奇编程电压线22为沿熔丝单元排布的行方向延伸的信号线，也可以称为行选择信号线。多条偶编程电压线21与多行第一熔丝单元30一一对应，每条偶编程电压线21连接对应行的各个第一熔丝单元30。多条奇编程电压线22与多行第二熔丝单元40一一对应，每条奇编程电压线22连接对应行的各个第二熔丝单元40。

其中，偶编程电压线21和奇编程电压线22仅用于将一种编程电压线与另一种编程电压线区分。在本实施例中，根据连接的熔丝单元的不同，将编程电压线划分为偶编程电压线21和奇编程电压线22。具体来说，与第一熔丝单元30连接的编程电压线称为偶编程电压线21，与第二熔丝单元40连接的编程电压线称为奇编程电压线22。在不脱离本申请的范围的情况下，举例来说，也可以将与第一熔丝单元连接的编程电压线称为奇编程电压线，与第二熔丝单元连接的编程电压线称为偶编程电压线。类似地，还可以将偶编程电压线称为第一编程电压线，奇编程电压线称为第二编程电压线，或者将奇编程电压线称为第一编程电压线，偶编程电压线称为第二编程电压线。综上，偶编程电压线和奇编程电压线只是表示不同的编程电压线，并不对先后顺序等进行限定。

在实际应用中，偶编程电压线21传输的信号处于有效电平和无效电平中的一个，并且可以在有效电平和无效电平之间切换。例如，偶编程电压线21传输的信号之前处于有效电平，当前可以保持为有效电平，也可以切换为无效电平。又如，偶编程电压线21传输的信号之前处于无效电平，当前可以保持为无效电平，也可以切换为有效电平。

其中，当偶编程电压线21传输的信号处于有效电平时，偶编程电压线21和列选择信号线10之间形成一定的电压，连接于偶编程电压线21和列选择信号线10之间的第一熔丝单元30被击穿或者读取。当偶编程电压线21传输的信号处于无效电平时，偶编程电压线21和列选择信号线10之间未形成电压，连接于偶编程电压线21和列选择信号线10之间的第一熔丝单元30无动作。

同样地，奇编程电压线22传输的信号处于有效电平和无效电平中的一个，并且可以在有效电平和无效电平之间切换。当奇编程电压线22传输的信号处于有效电平时，奇编程电压线22和列选择信号线10之间形成一定的电压，连接于奇编程电压线22和列选择信号线10之间的第二熔丝单元40被击穿或者读取。当奇编程电压线22传输的信号处于无效电平时，奇编程电压线22和列选择信号线10之间未形成电压，连接于奇编程电压线22和列选择信号线10之间的第二熔丝单元40无动作。

在本实施例中，第一熔丝单元30与对应的第二熔丝单元40共享同一列选择信号线10，即第一熔丝单元30与对应的第二熔丝单元40连接于同一列选择信号线10，可以减小熔丝阵列电路100的体积，有利于降低熔丝阵列电路100制备的复杂度，从而提高熔丝阵列电路100的可靠性。

如果偶编程电压线21和奇编程电压线22传输的信号同时处于有效电平，则第一熔丝单元30与对应的第二熔丝单元40之间会出现冲突的情况。例如，同时读取第一熔丝单元30与对应的第二熔丝单元40的时候，只要第一熔丝单元30与对应的第二熔丝单元40中的至少一个被击穿，都会读取到击穿的数据，此时并不能确定被击穿的是第一熔丝单元30还是第二熔丝单元40。本实施例中偶编程电压线21和奇编程电压线22传输的信号处于有效电平的时间不同，使得第一熔丝单元30和第二熔丝单元40被击穿或者读取的时间不同。这样在任意一个时刻，共享同一列选择信号线10的第一熔丝单元30和第二熔丝单元40中至多只有一个被击穿或者读取，不会出现冲突的情况。

上述实施例中，熔丝阵列电路100包括列选择信号线10、编程电压线组20、至少一个第一熔丝单元30和至少一个第二熔丝单元40，编程电压线组20包括偶编程电压线21和奇编程电压线22，第一熔丝单元30的两端分别与列选择信号线10和偶编程电压线21连接，通过在列选择信号线10和偶编程电压线21之间形成一定的电压，可以击穿或者读取第一熔丝单元；第二熔丝单元40的两端分别与列选择信号线10和奇编程电压线22连接，通过在列选择信号线10和奇编程电压线22之间形成一定的电压，可以击穿或者读取第二熔丝单元40。第一熔丝单元30和第二熔丝单元40一一对应，第一熔丝单元30与对应的第二熔丝单元40共享同一列选择信号线10，这样熔丝阵列电路100中列选择信号线10的数量可以减少一半，有效降低熔丝阵列电路100的尺寸。而且偶编程电压线21和奇编程电压线22传输的信号处于有效电平的时间不同，这样共享同一列选择信号线10的第一熔丝单元30和第二熔丝单元40之间不会出现冲突的情况，从而避免产生误操作的问题。因此，上述熔丝阵列电路可以实现进一步微缩。

可选地，第一熔丝单元30连接的偶编程电压线21传输的信号处于有效电平的时间，与对应的第二熔丝单元40连接的奇编程电压线22传输的信号处于有效电平的时间之间的差值相等。

在一个实施例中，如图2所示，熔丝阵列电路100包括多个第一熔丝单元30和多个第二熔丝单元40，每个第一熔丝单元30和对应的第二熔丝单元40沿第一方向A堆叠，多个第一熔丝单元30沿第二方向B间隔排布且沿第三方向C间隔排布，多个第二熔丝单元40沿第二方向B间隔排布且沿第三方向C间隔排布，第一方向A、第二方向B和第三方向C两两垂直。

示例性地，如图2所示，列选择信号线10沿第二方向B延伸。

示例性地，如图2所示，偶编程电压线21和奇编程电压线22均沿第三方向C延伸。

在实际应用中，第一方向A为垂直于衬底的纵向，第二方向B和第三方向C均为平行于衬底的横向，此时每个第一熔丝单元30和对应的第二熔丝单元40沿纵向堆叠，多个第一熔丝单元30彼此间隔设置于一层，多个第二熔丝单元40彼此间隔设置于另一层。

相关技术中，所有的熔丝单元（包括第一熔丝单元30和第二熔丝单元40）间隔设置于同一层，平面占用面积较大。本实施例中的第一熔丝单元30和第二熔丝单元40对称设置于两层，如第一熔丝单元30设置于上层，第二熔丝单元40设置于下层，通过纵向的扩展减少横向的尺寸，将平面占用面积减少一半，有利于提高熔丝阵列电路100的集成度。

图3为本申请一实施例中提供的熔丝阵列电路从俯视角度得到的内部关系示意图，图4为本申请一实施例中提供的熔丝阵列电路从仰视角度得到的内部关系示意图。结合图3和图4，在一个实施例中，熔丝阵列电路100包括至少一个熔丝区（英文：fuse region）110，熔丝区110包括偶数个熔丝部（英文：fuse segment），每个熔丝部包括至少一个熔丝阵列（英文：fuse array）130，偶数个熔丝部包括数量相同的第一熔丝部121和第二熔丝部122，第一熔丝部121的每个熔丝阵列130包括多个第一熔丝单元30，第二熔丝部122的每个熔丝阵列130包括多个第二熔丝单元40。

具体地，各个熔丝部分别为第一熔丝部121和第二熔丝部122中的一个。每个熔丝区110中的偶数个熔丝部中，一半的熔丝部为第一熔丝部121，另一半的熔丝部为第二熔丝部122。每个第一熔丝部121中的每个熔丝阵列130中，只有第一熔丝单元30，没有第二熔丝单元40。每个第二熔丝部122中的每个熔丝阵列130中，只有第二熔丝单元40，没有第一熔丝单元30。

示例性地，熔丝阵列电路100中熔丝区110的数量可以为5个~15个，如5个、6个、7个、8个、10个、15个等。熔丝区110中熔丝部的数量可以为2个~8个，如2个、4个、6个、8个等，熔丝部12中熔丝阵列130的数量可以为10个~20个，如10个、11个、12个、15个、20个等。例如，熔丝阵列电路100包括10个熔丝区110，每个熔丝区110包括4个熔丝部，每个熔丝部包括15个熔丝阵列130。

示例性地，第一熔丝单元30和对应的第二熔丝单元40位于同一个熔丝区110中。

具体地，同一个熔丝区110中的第一熔丝部121和第二熔丝部122一一对应，第一熔丝部121中的熔丝阵列130中的第一熔丝单元30与对应的第二熔丝部122中的熔丝阵列130中的第二熔丝单元40一一对应。

在一个实施例中，当第一选择信号EFsDataLd＜0＞处于有效电平，且偶编程电压线21传输的信号VfsE＜n:0＞处于有效电平时，则偶编程电压线21连接的第一熔丝单元30被读取，第一选择信号EFsDataLd＜0＞为广播时第一熔丝部121的使能信号。当第二选择信号EFsDataLd＜1＞处于有效电平，且奇编程电压线22传输的信号VfsO＜n:0＞处于有效电平时，则奇编程电压线22连接的第二熔丝单元40被读取，第二选择信号EFsDataLd＜1＞为广播时第二熔丝部122的使能信号。

其中，第一选择信号EFsDataLd＜0＞和第二选择信号EFsDataLd＜1＞均为熔丝部的选择信号，在广播时分别选择不同的熔丝部进行读取。

第一选择信号EFsDataLd＜0＞是控制读取第一熔丝部121中的第一熔丝单元30的使能信号。当第一选择信号EFsDataLd＜0＞处于有效电平时，可以对一个第一熔丝部121中的第一熔丝单元30进行操作，具体操作的第一熔丝部121由地址信号确定。例如，segment0和segment2均为第一熔丝部121。当第一选择信号EFsDataLd＜0＞处于有效电平时，如果接收到segment0的地址信号，则对segment0中的第一熔丝单元30进行读取；如果接收到segment2的地址信号，则对segment2中的第一熔丝单元30进行读取。进一步地，第一熔丝单元30在连接的偶编程电压线21传输的信号处于有效电平时进行读取。

第二选择信号EFsDataLd＜1＞是控制读取第二熔丝部122中的第二熔丝单元40的使能信号。当第二选择信号EFsDataLd＜1＞处于有效电平时，可以对一个第二熔丝部122中的第二熔丝单元40进行操作，具体操作的第二熔丝部122由地址信号确定。例如，segment1和segment3均为第二熔丝部122。当第二选择信号EFsDataLd＜1＞处于有效电平时，如果接收到segment1的地址信号，则对segment1中的第二熔丝单元40进行读取；如果接收到segment3的地址信号，则对segment3中的第二熔丝单元40进行读取。进一步地，第二熔丝单元40在连接的奇编程电压线22传输的信号处于有效电平时进行读取。

示例性地，如图5所示，第一选择信号EFsDataLd＜0＞和第二选择信号EFsDataLd＜1＞交替处于有效电平。例如，如图5所示，首先是第一选择信号EFsDataLd＜0＞处于有效电平，此时接收到segment0（图中采用“Seg0”表示）的地址信号，对segment0中的第一熔丝单元30进行读取。然后是第二选择信号EFsDataLd＜1＞处于有效电平，此时接收到segment1（图中采用“Seg1”表示）的地址信号，对segment1中的第二熔丝单元40进行读取。接着是第一选择信号EFsDataLd＜0＞处于有效电平，此时接收到segment2（图中采用“Seg2”表示）的地址信号，对segment2中的第一熔丝单元30进行读取。最后是第二选择信号EFsDataLd＜1＞处于有效电平，此时接收到segment3（图中采用“Seg3”表示）的地址信号，对segment3中的第二熔丝单元40进行读取。

示例性地，熔丝阵列电路100包括多个编程电压线组20，第一选择信号EFsDataLd＜0＞每次处于有效电平时，同一个第一熔丝部121中的第一熔丝单元30连接的各条偶编程电压线21传输的信号VfsE＜n:0＞依次处于有效电平；第二选择信号EFsDataLd＜1＞每次处于有效电平时，同一个第二熔丝部122中的第二熔丝单元40连接的各条奇编程电压线22传输的信号VfsO＜n:0＞依次处于有效电平。其中，n≥0且n为整数。

例如，第一熔丝部121中的第一熔丝单元30连接有n+1条偶编程电压线21。n+1条偶编程电压线21依次为第1条偶编程电压线21至第n+1条偶编程电压线21，即第1条偶编程电压线21、第2条偶编程电压线21、第3条偶编程电压线21……第n+1条偶编程电压线21。n+1条偶编程电压线21各自传输的信号依次为VfsE＜0＞至VfsE＜n＞，即VfsE＜0＞、VfsE＜1＞、VfsE＜2＞……VfsE＜n＞。

第二熔丝部122中的第二熔丝单元40连接有n+1条奇编程电压线22。n+1条奇编程电压线22依次为第1条奇编程电压线22至第n+1条奇编程电压线22，即第1条奇编程电压线22、第2条奇编程电压线22、第3条奇编程电压线22……第n+1条奇编程电压线22。n+1条奇编程电压线22各自传输的信号依次为VfsO＜0＞至VfsO＜n＞，即VfsO＜0＞、VfsO＜1＞、VfsO＜2＞……VfsO＜n＞。

在第一阶段，第一选择信号EFsDataLd＜0＞处于有效电平，第二选择信号EFsDataLd＜1＞处于无效电平，第1条奇编程电压线22传输的信号VfsO＜0＞至第n+1条奇编程电压线22传输的信号VfsO＜n＞均处于无效电平。第一阶段包括n+1个子阶段，与n+1条偶编程电压线21一一对应。在第一阶段的各个子阶段，对应的偶编程电压线21传输的信号处于有效电平，其它的偶编程电压线21传输的信号均处于无效电平。

具体地，在第一阶段的第1个子阶段，第1条偶编程电压线21传输的信号VfsE＜0＞处于有效电平，第2条偶编程电压线21传输的信号VfsE＜1＞至第n+1条偶编程电压线21传输的信号VfsE＜n＞均处于无效电平。在第一阶段的第2个子阶段，第2条偶编程电压线21传输的信号VfsE＜1＞处于有效电平，第1条偶编程电压线21传输的信号VfsE＜0＞、以及第3条偶编程电压线21传输的信号VfsE＜2＞至第n+1条偶编程电压线21传输的信号VfsE＜n＞均处于无效电平。在第一阶段的第3个子阶段，第3条偶编程电压线21传输的信号VfsE＜2＞处于有效电平，第1条偶编程电压线21传输的信号VfsE＜0＞至第2条偶编程电压线21传输的信号VfsE＜1＞、以及第4条偶编程电压线21传输的信号VfsE＜3＞至第n+1条偶编程电压线21传输的信号VfsE＜n＞均处于无效电平……在第一阶段的第n+1个子阶段，第n+1条偶编程电压线21传输的信号VfsE＜n＞处于有效电平，第1条偶编程电压线21传输的信号VfsE＜0＞至第n条偶编程电压线21传输的信号VfsE＜n-1＞均处于无效电平。

其它的奇数个阶段，如第三阶段、第五阶段等，与第一阶段相同，在此不再详述。

在第二阶段，第二选择信号EFsDataLd＜1＞处于有效电平，第一选择信号EFsDataLd＜0＞处于无效电平，第1条偶编程电压线21传输的信号VfsE＜0＞至第n+1条偶编程电压线21传输的信号VfsE＜n＞均处于无效电平。第二阶段包括n+1个子阶段，与n+1条奇编程电压线22一一对应。在第二阶段的各个子阶段，对应的奇编程电压线22传输的信号处于有效电平，其它的奇编程电压线22传输的信号均处于无效电平。

具体地，在第二阶段的第1个子阶段，第1条奇编程电压线22传输的信号VfsO＜0＞处于有效电平，第2条奇编程电压线22传输的信号VfsO＜1＞至第n+1条奇编程电压线22传输的信号VfsO＜n＞均处于无效电平。在第二阶段的第2个子阶段，第2条奇编程电压线22传输的信号VfsO＜1＞处于有效电平，第1条奇编程电压线22传输的信号VfsO＜0＞、以及第3条奇编程电压线22传输的信号VfsO＜2＞至第n+1条奇编程电压线22传输的信号VfsO＜n＞均处于无效电平。在第一阶段的第3个子阶段，第3条奇编程电压线22传输的信号VfsO＜2＞处于有效电平，第1条奇编程电压线22传输的信号VfsO＜0＞至第2条奇编程电压线22传输的信号VfsO＜1＞、以及第4条奇编程电压线22传输的信号VfsO＜3＞至第n+1条奇编程电压线22传输的信号VfsO＜n＞均处于无效电平……在第一阶段的第n+1个子阶段，第n+1条奇编程电压线22传输的信号VfsO＜n＞处于有效电平，第1条奇编程电压线22传输的信号VfsO＜0＞至第n条奇编程电压线22传输的信号VfsO＜n-1＞均处于无效电平。

其它的偶数个阶段，如第四阶段、第六阶段等，与第二阶段相同，在此不再详述。

上述实施例中，第一选择信号EFsDataLd＜0＞和第二选择信号EFsDataLd＜1＞交替处于有效电平，并且第一选择信号EFsDataLd＜0＞每次处于有效电平时，同一个第一熔丝部121中的第一熔丝单元30连接的各条偶编程电压线21传输的信号VfsE＜n:0＞依次处于有效电平，第二选择信号EFsDataLd＜1＞每次处于有效电平时，同一个第二熔丝部122中的第二熔丝单元40连接的各条奇编程电压线22传输的信号VfsO＜n:0＞依次处于有效电平，这样偶编程电压线21连接的第一熔丝单元30和奇编程电压线22连接的第二熔丝单元40之间、不同偶编程电压线21连接的第一熔丝单元30之间，不同奇编程电压线22连接的第二熔丝单元40之间都是错开读取，可以有效避免冲突的出现。

在其他实施例中，偶编程电压线21传输的信号VfsE＜n:0＞和奇编程电压线22传输的信号VfsO＜n:0＞交替处于有效电平。例如，在第1个阶段，第一选择信号EFsDataLd＜0＞和第1条偶编程电压线21传输的信号VfsE＜0＞处于有效电平，此时第二选择信号EFsDataLd＜1＞、第1条奇编程电压线22传输的信号VfsO＜0＞至第n+1条奇编程电压线22传输的信号VfsO＜n＞、以及第2条偶编程电压线21传输的信号VfsE＜1＞至第n+1条偶编程电压线21传输的信号VfsE＜n＞均处于无效电平。在第2个阶段，第二选择信号EFsDataLd＜1＞和第1条奇编程电压线22传输的信号VfsO＜0＞均处于有效电平，此时第一选择信号EFsDataLd＜0＞、第1条偶编程电压线21传输的信号VfsE＜0＞至第n+1条偶编程电压线21传输的信号VfsE＜n＞、以及第2条奇编程电压线22传输的信号VfsO＜1＞至第n+1条奇编程电压线22传输的信号VfsO＜n＞均处于无效电平。在第3个阶段，第一选择信号EFsDataLd＜0＞和第2条偶编程电压线21传输的信号VfsE＜1＞处于有效电平，此时第二选择信号EFsDataLd＜1＞、第1条奇编程电压线22传输的信号VfsO＜0＞至第n+1条奇编程电压线22传输的信号VfsO＜n＞、第1条偶编程电压线21传输的信号VfsE＜0＞、以及第3条偶编程电压线21传输的信号VfsE＜2＞至第n+1条偶编程电压线21传输的信号VfsE＜n＞均处于无效电平。在第4个阶段，第二选择信号EFsDataLd＜1＞和第2条奇编程电压线22传输的信号VfsO＜1＞均处于有效电平，此时第一选择信号EFsDataLd＜0＞、第1条偶编程电压线21传输的信号VfsE＜0＞至第n+1条偶编程电压线21传输的信号VfsE＜n＞、第1条奇编程电压线22传输的信号VfsO＜0＞、以及第3条奇编程电压线22传输的信号VfsO＜2＞至第n+1条奇编程电压线22传输的信号VfsO＜n＞均处于无效电平……在第2*n+1个阶段，第一选择信号EFsDataLd＜0＞和第n+1条偶编程电压线21传输的信号VfsE＜n＞处于有效电平，此时第二选择信号EFsDataLd＜1＞、第1条奇编程电压线22传输的信号VfsO＜0＞至第n+1条奇编程电压线22传输的信号VfsO＜n＞、以及第1条偶编程电压线21传输的信号VfsE＜0＞至第n条偶编程电压线21传输的信号VfsE＜n-1＞均处于无效电平。在第2*n+2个阶段，第二选择信号EFsDataLd＜1＞和第n+1条奇编程电压线22传输的信号VfsO＜n＞均处于有效电平，此时第一选择信号EFsDataLd＜0＞、第1条偶编程电压线21传输的信号VfsE＜0＞至第n+1条偶编程电压线21传输的信号VfsE＜n＞、以及第1条奇编程电压线22传输的信号VfsO＜0＞至第n条奇编程电压线22传输的信号VfsO＜n-1＞均处于无效电平。

在一个实施例中，如图6所示，第一熔丝单元30和第二熔丝单元40均包括可变电阻结构51和阈值选通结构52，可变电阻结构51被配置为在第一预设电压下从高阻态转变为低阻态，阈值选通结构52被配置为在第二预设电压下导通。第一熔丝单元30的可变电阻结构51和阈值选通结构52串联在列选择信号线10和偶编程电压线21之间，第二熔丝单元40的阈值选通结构52和可变电阻结构51串联在列选择信号线10和奇编程电压线22之间。

具体地，可以是可变电阻结构51位于阈值选通结构52和列选择信号线10之间，也可以是阈值选通结构52位于可变电阻结构51和列选择信号线10之间。示例性地，可以沿第一方向A依次设置偶编程电压线21、第一熔丝单元30中的阈值选通结构52、第一熔丝单元30中的可变电阻结构51、列选择信号线10、第二熔丝单元40中的可变电阻结构51、第二熔丝单元40中的阈值选通结构52、奇编程电压线22，也可以沿第一方向A依次设置偶编程电压线21、第一熔丝单元30中的可变电阻结构51、第一熔丝单元30中的阈值选通结构52、列选择信号线10、第二熔丝单元40中的阈值选通结构52、第二熔丝单元40中的可变电阻结构51、奇编程电压线22，还可以沿第一方向A依次设置偶编程电压线21、第一熔丝单元30中的阈值选通结构52、第一熔丝单元30中的可变电阻结构51、列选择信号线10、第二熔丝单元40中的阈值选通结构52、第二熔丝单元40中的可变电阻结构51、奇编程电压线22，还可以沿第一方向A依次设置偶编程电压线21、第一熔丝单元30中的可变电阻结构51、第一熔丝单元30中的阈值选通结构52、列选择信号线10、第二熔丝单元40中的可变电阻结构51、第二熔丝单元40中的阈值选通结构52、奇编程电压线22。

在实际应用中，击穿第一熔丝单元30或者第二熔丝单元40时，施加在可变电阻结构51上的电压达到第一预设电压，可变电阻结构51从高阻态转变为低阻态。此时，施加在阈值选通结构52上的电压达到第二预设电压。读取第一熔丝单元30或者第二熔丝单元40时，施加在阈值选通结构52上的电压达到第二预设电压，阈值选通结构52导通。其中，击穿第一熔丝单元30或者第二熔丝单元40时施加在可变电阻结构51和阈值选通结构52上的电压之和，大于读取第一熔丝单元30或者第二熔丝单元40时施加在可变电阻结构51和阈值选通结构52上的电压之和，避免读取第一熔丝单元30或者第二熔丝单元40时出现误击穿的情况。

示例性地，第一预设电压和第二预设电压之和为0~4V，如3V、3.5V、4V等；第二预设电压为0~2V，如1V、1.5V、2V等。

假设第一熔丝单元30和第二熔丝单元40中只有可变电阻结构51，没有阈值选通结构52。当列选择信号线10和偶编程电压线21之间施加电压时，如果偶编程电压线21连接的至少一个第一熔丝单元30中的可变电阻结构51被击穿，则电流会直接通过这个被击穿的第一熔丝单元30，导致其它的第一熔丝单元30上无法形成电压而进行读取，从而出现串扰的问题。同样地，当列选择信号线10和奇编程电压线22之间施加电压时，如果奇编程电压线22连接的至少一个第二熔丝单元40中的可变电阻结构51被击穿，则电流会直接通过这个被击穿的第二熔丝单元40，导致其它的第二熔丝单元40上无法形成电压而进行读取，从而出现串扰的问题。另外，类似于读取过程，击穿过程中也可能出现串扰的问题。

上述实施例中，第一熔丝单元30和第二熔丝单元40均包括可变电阻结构51和阈值选通结构52，第一熔丝单元30的可变电阻结构51和阈值选通结构52串联在列选择信号线10和偶编程电压线21之间，第二熔丝单元40的阈值选通结构52和可变电阻结构51串联在列选择信号线10和奇编程电压线22之间，这样将阈值选通结构52与可变电阻结构51一起串联在列选择信号线10和偶编程电压线21或奇编程电压线22之间，可以防止击穿和读取的时候出现串扰。

示例性地，第一熔丝单元30和/或第二熔丝单元40至少部分埋入列选择信号线10的内部。

示例性地，第一熔丝单元30至少部分埋入偶编程电压线21，和/或第二熔丝单元40至少部分埋入奇编程电压线22。

上述实施例中，第一熔丝单元30和/或第二熔丝单元40至少部分埋入列选择信号线10的内部，第一熔丝单元30至少部分埋入偶编程电压线21，以及第二熔丝单元40至少部分埋入奇编程电压线22，均可以进一步减少熔丝阵列电路100占用的空间，有利于提高熔丝阵列电路100的集成度，并且还可以增大第一熔丝单元30和/或第二熔丝单元40与列选择信号线10的接触面积，降低第一熔丝单元30和/或第二熔丝单元40与列选择信号线10之间的接触电阻。

示例性地，可变电阻结构51的材料包括氧化铪、氧化锆、氧化铊和氧化铝中至少一种。

示例性地，阈值选通结构52的材料包括氧化钛、氧化铪、氧化钛铪和碲锡锗相变材料中的至少一种。

示例性地，列选择信号线10的材料包括钨、铜、钛、铝、铊、铪、铷、氧化铟锡、导电玻璃和氧化铟镓锌中的至少一种。

示例性地，偶编程电压线21的材料包括钨、铜、钛、铝、铊、铪、铷、氧化铟锡、导电玻璃和氧化铟镓锌中的至少一种，奇编程电压线22的材料包括钨、铜、钛、铝、铊、铪、铷、氧化铟锡、导电玻璃和氧化铟镓锌中的至少一种。

可选地，第一熔丝单元30和第二熔丝单元40中的可变电阻结构51的材料相同或不同。

可选地，第一熔丝单元30和第二熔丝单元40中的阈值选通结构52的材料相同或不同。

上述实施例中，第一熔丝单元30和第二熔丝单元40中的可变电阻结构51的材料相同，和/或第一熔丝单元30和第二熔丝单元40中的阈值选通结构52的材料相同，此时制备工艺简单，方便实现。

由于偶编程电压线21和奇编程电压线22传输的信号处于有效电平的时间不同，因此第一熔丝单元30和第二熔丝单元40被击穿或者读取的时间不同，从而第一熔丝单元30和第二熔丝单元40被击穿或者读取的电压可以不同。第一熔丝单元30和第二熔丝单元40中的可变电阻结构51的材料不同，和/或第一熔丝单元30和第二熔丝单元40中的阈值选通结构52的材料不同，可以对第一熔丝单元30和第二熔丝单元40的击穿或者读取设定不同的电压和/或电流，从而避免出现误操作，更方便直观地进行击穿或者读取。

具体地，可变电阻结构51的厚度为5埃~10埃，如5埃、6埃、7埃、8埃、9埃、10埃等。

示例性地，阈值选通结构52的厚度小于或等于2纳米，如0.5纳米、1纳米、1.5纳米、2纳米等。

在一个实施例中，熔丝阵列电路100形成于存储结构的预设区域内，预设区域包括第一金属层的表面、第二金属层的表面、顶层金属层的表面中的至少一个。

上述实施例中，熔丝阵列电路100可以形成于非有源区（有源区英文：activearea，简称：AA），从而节省有源区的面积。

示例性地，预设区域为DRAM中第一金属层和第二金属层之间临近电容结构的空余位置。

上述实施例中，熔丝阵列电路100形成于DRAM的电容层，充分利用电容结构附近的空间，减少熔丝阵列电路100制备的复杂度，减小制备产品的体积，降低制造成本。

示例性地，熔丝阵列电路100可以应用于记录DRAM中错误的存储阵列的地址。

在其他实施例中，预设区域也可以为一次性可编程存储器（英文：One TimeProgrammable，简称：OTP）中的空余位置，也可以为Nand闪存（英文：Nand flash Memory）、NOR闪存（英文：NOR flash Memory）、磁阻式随机存取内存（英文：Magnetic Random AccessMemory，简称：MRAM）、静态随机存取存储器（英文：Static Random-AccessMemory，简称：SRAM）、铁电存储器（英文：ferroelectric Random Access Memory，简称：FeRAM）、相变随机存储器（英文：Phase Change RandomAccess Memory，简称：PCRAM）等存储器中的空余位置。

在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (15)

1.一种熔丝阵列电路，其特征在于，所述熔丝阵列电路包括：

列选择信号线；

编程电压线组，包括偶编程电压线和奇编程电压线；

至少一个第一熔丝单元，第一端与所述列选择信号线连接，第二端与所述偶编程电压线连接；

至少一个第二熔丝单元，第一端与所述列选择信号线连接，第二端与所述奇编程电压线连接；

其中，所述第一熔丝单元和所述第二熔丝单元一一对应，所述第一熔丝单元与对应的所述第二熔丝单元共享同一所述列选择信号线，且所述偶编程电压线和所述奇编程电压线传输的信号处于有效电平的时间不同；

所述熔丝阵列电路包括多个编程电压线组，所述多个编程电压线组中的所述奇编程电压线组成奇编程电压线组，所述多个编程电压线组中的所述偶编程电压线组成偶编程电压线组，所述奇编程电压线组和所述偶编程电压线组传输的信号处于有效电平的时间不同；当所述奇编程电压线组传输的信号处于有效电平时，所述奇编程电压线组中的所述奇编程电压线传输的信号依次处于有效电平；当所述偶编程电压线组传输的信号处于有效电平时，所述偶编程电压线组中的所述偶编程电压线传输的信号依次处于有效电平。

2.根据权利要求1所述的熔丝阵列电路，其特征在于，所述熔丝阵列电路包括多个所述第一熔丝单元和多个所述第二熔丝单元，每个所述第一熔丝单元和对应的所述第二熔丝单元沿第一方向堆叠，多个所述第一熔丝单元沿第二方向间隔排布且沿第三方向间隔排布，多个所述第二熔丝单元沿所述第二方向间隔排布且沿所述第三方向间隔排布，所述第一方向、所述第二方向和所述第三方向两两垂直。

3.根据权利要求2所述的熔丝阵列电路，其特征在于，所述列选择信号线沿所述第二方向延伸。

4.根据权利要求3所述的熔丝阵列电路，其特征在于，所述偶编程电压线和所述奇编程电压线均沿所述第三方向延伸。

5.根据权利要求1-4任一项所述的熔丝阵列电路，其特征在于，所述熔丝阵列电路包括至少一个熔丝区，所述熔丝区包括偶数个熔丝部，所述偶数个熔丝部包括数量相同的第一熔丝部和第二熔丝部，每个所述熔丝部包括至少一个熔丝阵列，所述第一熔丝部的每个所述熔丝阵列包括多个所述第一熔丝单元，所述第二熔丝部的每个所述熔丝阵列包括多个所述第二熔丝单元。

6.根据权利要求5所述的熔丝阵列电路，其特征在于，所述第一熔丝单元和对应的所述第二熔丝单元位于同一个所述熔丝区中。

7.根据权利要求5所述的熔丝阵列电路，其特征在于，当第一选择信号处于有效电平，且所述偶编程电压线传输的信号处于有效电平时，则所述偶编程电压线连接的所述第一熔丝单元被读取，所述第一选择信号为广播时所述第一熔丝部的使能信号；当第二选择信号处于有效电平，且所述奇编程电压线传输的信号处于有效电平时，则所述奇编程电压线连接的所述第二熔丝单元被读取，所述第二选择信号为广播时所述第二熔丝部的使能信号。

8.根据权利要求7所述的熔丝阵列电路，其特征在于，所述第一选择信号和所述第二选择信号交替处于有效电平。

9.根据权利要求8所述的熔丝阵列电路，其特征在于，所述第一选择信号每次处于有效电平时，同一个所述第一熔丝部中的所述第一熔丝单元连接的各条所述偶编程电压线传输的信号依次处于有效电平；所述第二选择信号每次处于有效电平时，同一个所述第二熔丝部中的所述第二熔丝单元连接的各条所述奇编程电压线传输的信号依次处于有效电平。

10.根据权利要求1-4任一项所述的熔丝阵列电路，其特征在于，所述第一熔丝单元和所述第二熔丝单元均包括可变电阻结构和阈值选通结构，所述可变电阻结构被配置为在第一预设电压下从高阻态转变为低阻态，所述阈值选通结构被配置为在第二预设电压下导通；

所述第一熔丝单元的所述可变电阻结构和所述阈值选通结构串联在所述列选择信号线和所述偶编程电压线之间，所述第二熔丝单元的所述阈值选通结构和所述可变电阻结构串联在所述列选择信号线和所述奇编程电压线之间。

11.根据权利要求10所述的熔丝阵列电路，其特征在于，所述第一熔丝单元和/或所述第二熔丝单元至少部分埋入所述列选择信号线的内部。

12.根据权利要求10所述的熔丝阵列电路，其特征在于，包括如下特征中的至少一种：

所述可变电阻结构的材料包括氧化铪、氧化锆、氧化铊和氧化铝中至少一种；

所述阈值选通结构的材料包括氧化钛、氧化铪、氧化钛铪和碲锡锗相变材料中的至少一种；

所述列选择信号线的材料包括钨、铜、钛、铝、铊、铪、铷、氧化铟锡、导电玻璃和氧化铟镓锌中的至少一种。

13.根据权利要求12所述的熔丝阵列电路，其特征在于，所述第一熔丝单元和所述第二熔丝单元中的所述可变电阻结构的材料相同或不同，所述第一熔丝单元和所述第二熔丝单元中的所述阈值选通结构的材料相同或不同。

14.根据权利要求1-4任一项所述的熔丝阵列电路，其特征在于，所述熔丝阵列电路形成于存储结构的预设区域内，所述预设区域包括第一金属层的表面、第二金属层的表面、顶层金属层的表面中的至少一个。

15.根据权利要求14所述的熔丝阵列电路，其特征在于，所述预设区域为动态随机存取存储器中所述第一金属层和所述第二金属层之间临近电容结构的空余位置。

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