CN110931058B - 具有puc结构的存储器件 - Google Patents

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Abstract

本发明公开了一种具有PUC结构的存储器件。存储器件包括：第一外围区域和第二外围区域，与数据输入/输出相关的外围电路被设置在其中；正常单元区域，其被设置在所述第一外围区域上，并且在所述正常单元区域中形成有储存数据的多个存储单元；以及虚设单元区域，其被设置在所述第二外围区域上，并且在所述虚设单元区域中形成有多个虚设单元，所述多个虚设单元形成多个电容器。

Description

具有PUC结构的存储器件
相关申请的交叉引用
本申请要求于2018年9月19日在韩国知识产权局提交的申请号为No.10-2018-0112172的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的各种实施例涉及一种半导体设计技术，并且更具体地涉及一种在具有外围在单元之下(Peri Under Cell，PUC)结构的存储器件中确保电容的方法。
背景技术
通常，存储器件可以被划分成在其中设置储存数据的存储单元阵列的核心区域(即，正常单元区域)，以及在其中设置与数据输入/输出相关的外围电路的外围区域。外围区域可以包括用于执行预定功能的单位电路，以及用于供应稳定电源电压的电容器。电容器通常被设计在自由空间中。然而，最近，随着芯片尺寸因为存储器件的高度集成而减小，存在对减小外围电路的占用面积和尺寸的需要。因此，可以形成电容器的空间趋于减小。
最近，正在积极地对用于替代DRAM和快闪存储器的下一代存储器件进行研究。这样的下一代存储器中的一种是电阻式存储器件，该电阻式存储器件使用如下的材料：在其电阻根据施加至其的偏压而快速改变时可以在至少两种不同的电阻状态之间切换，即可变电阻材料。电阻式存储器件的代表性示例可以包括电阻式随机存取存储器(RRAM)、相变随机存取存储器(PCRAM)、磁随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)等。
特别地，电阻式存储器件构成具有交叉点结构的存储单元阵列。该交叉点结构是指如下的结构：在其中形成多个底部电极(例如多个行线(字线))和多个顶部电极(例如多个列线(位线))以致彼此交叉，并且在底部电极和顶部电极的每个交叉点处设置存储单元，在所述存储单元中可变电阻元件和选择元件彼此串联耦接。
交叉点存储器件可以被配置成具有PUC结构，在所述PUC结构中，当将器件集成在半导体衬底上时将外围区域设置在核心区域之下。此时，与DRAM不同，由于交叉点存储器件不能使用单元电容器，所以电容器的容量是绝对不足的。因此，迫切需要一种用于确保交叉点存储器件中的电容的方法。
发明内容
各种实施例涉及一种具有PUC结构的存储器件，其中可以使用形成在外围区域上的虚设单元来形成多个电容器。
根据实施例，一种存储器件可以包括：第一外围区域和第二外围区域，与数据输入/输出相关的外围电路被设置在所述第一外围区域和第二外围区域中；正常单元区域，所述正常单元区域被设置在第一外围区域上，并且在所述正常单元区域中形成有储存数据的多个存储单元；以及虚设单元区域，所述虚设单元区域被设置在第二外围区域上，并且在所述虚设单元区域中形成有多个虚设单元，所述多个虚设单元形成多个电容器。
根据实施例，一种存储器件可以包括：外围区域，其包括形成在衬底上的多个下金属布线层；设置在外围区域上的第一上金属布线层和第二上金属布线层；正常单元区域，其被设置在第一上金属布线层上，经由接触件耦接至第一上金属布线层，并且包括储存数据的多个正常单元；以及虚设单元区域，其被设置在第二上金属布线层上，经由接触件耦接至第二上金属布线层，并且包括形成多个电容器的多个虚设单元。
根据实施例，一种存储器件可以包括：在衬底上平行设置的第一电阻式单元阵列和第二电阻式单元阵列；以及分别设置在第一电阻式单元阵列和第二电阻式单元阵列之下的第一外围电路和第二外围电路，其中第一外围电路和第二外围电路与第一电阻式单元阵列交换信号以储存数据，并且其中第二电阻式单元阵列包括在其字线与位线之间形成的多个电容器。
附图说明
图1是示出根据实施例的电阻式存储器件的框图。
图2是示出图1中所示的电阻式存储器件的布局的示图。
图3是示出具有一般的PUC结构的电阻式存储器件的立体图。
图4是示出根据实施例的具有PUC结构的电阻式存储器件的立体图。
图5是示意性地示出根据实施例的虚设单元区域的虚设单元阵列的示图。
图6A是示出根据实施例的形成为单平面的虚设单元阵列的立体图。
图6B是示出根据实施例的形成为双平面的虚设单元阵列的立体图。
图7是示出根据实施例的具有PUC结构的电阻式存储器件的截面图。
图8A和8B分别是示出根据实施例的在虚设单元区域的虚设字线之间形成的电容器的立体图和布局图。
图9A和9B分别是示出根据实施例的在虚设单元区域的虚设位线之间形成的电容器的立体图和布局图。
图10A和10B分别是示出根据实施例的在虚设单元区域的虚设位线和虚设字线之间形成的电容器的立体图和布局图。
具体实施方式
下面参考附图来详细地描述本发明的各种实施例。在描述的过程中，省略对有关于公知的功能或配置的详细描述，以免不必要地模糊本发明的主题。遍及本公开，相似的附图标记指代遍及本发明的各幅图和实施例的相似部件。此外，在整个说明书中，对“一个实施例”、“另一实施例”等的提及不一定是仅一个实施例，并且对任何这样的短语的不同提及不一定是相同的(一个或多个)实施例。
在所公开的实施例中，将以电阻式存储器件(RRAM)为例进行描述。然而，本实施例可以应用于具有外围在单元之下(PUC)结构的存储器件，诸如快闪存储器、相变随机存取存储器(PRAM)和铁电RAM(FRAM)。
图1是示出根据实施例的电阻式存储器件100的框图。
参考图1，电阻式存储器件100可以包括存储单元阵列110、行解码器电路120、列解码器电路130、读取/写入电路140、电压发生块150和控制逻辑160。除了存储单元阵列110之外，电阻式存储器件100的所有组件可以统称为外围电路190。
存储单元阵列110可以包括多个字线、多个位线和多个电阻式存储单元MC(正常单元MC)。存储单元阵列110可以具有阵列结构，在所述阵列结构中正常单元MC被设置在字线和位线的相应交叉点处。
行解码器电路120和列解码器电路130中的每一个，作为地址解码器，可以接收外部地址信号ADDR。响应于外部地址信号ADDR，行解码器电路120和列解码器电路130可以在控制逻辑160的控制下，分别对存储单元阵列110中要访问的目标存储单元的行地址和列地址进行解码并且选择目标存储单元的字线和位线。
读取/写入电路140可以在控制逻辑160的控制下从数据输入/输出电路接收数据DQ以及将数据DQ写入存储单元阵列110，或者在控制逻辑160的控制下将从存储单元阵列110的所选的存储单元读取的数据DQ提供给数据输入/输出电路。读取/写入电路140可以包括感测放大器或写入驱动器。
电压发生块150可以在控制逻辑160的控制下产生操作电压(诸如写入电压、读取验证电压和读取电压)，并且将操作电压提供给行解码器电路120和列解码器电路130。
控制逻辑160可以响应于从诸如控制器或主机的外部设备输入的命令CMD来控制行解码器电路120、列解码器电路130、读取/写入电路140和电压发生块150。例如，控制逻辑160控制行解码器电路120、列解码器电路130和读取/写入电路140以响应于写命令而将数据写入存储单元阵列110。另外，控制逻辑160控制行解码器电路120、列解码器电路130和读取/写入电路140以响应于读取命令而从存储单元阵列110读取数据。
图2是示出图1中所示的电阻式存储器件100的布局的示图。
参考图2，存储单元阵列110可以包括一个或多个存储垫(mat)1101、1102、1103和1104。在图2中，“X-DEC”表示行解码器电路120，并且“Y-DEC”表示列解码器电路130。存储垫1101、1102、1103和1104中的每一个包括多个单位存储单元阵列1000，并且根据目标存储单元的地址由解码器X-DEC和Y-DEC来选择一个或多个存储单元。
电阻式存储器件100可以包括正常单元区域1100和外围区域1900，在所述正常单元区域1100中设置存储单元阵列110的存储垫1101、1102、1103和1104。外围区域1900可以包括：第一外围区域1902，在其中设置与存储单元阵列110相邻的行解码器电路120和列解码器电路130；以及第二外围区域1904，在其中设置读取/写入电路140、电压发生块150、控制逻辑160和数据输入/输出处理块。数据输入/输出焊盘、地址焊盘、命令焊盘、电源焊盘(诸如电源电压焊盘和接地电压焊盘等)也可以设置在第二外围区域1904中。
交叉点存储器件可以具有外围在单元之下(PUC)结构，在该外围在单元之下(PUC)结构中，当器件被集成时在半导体衬底上将外围区域1900设置在正常单元区域1100之下。
图3是示出具有一般的PUC结构的电阻式存储器件100的立体图。
参考图3，在电阻式存储器件100中，外围区域1900设置在半导体衬底上。外围区域1900可以被划分成第一外围区域1902和第二外围区域1904。在第一外围区域1902内，行解码器电路120和列解码器电路130可以与存储单元阵列110相邻设置。其他外围电路可以设置在第二外围区域1904中。可以通过将存储单元阵列110设置在第一外围区域1902上来实现具有PUC结构的存储器件。
由于在具有如上所述的PUC结构的电阻式存储器件内在正常单元区域1100和外围区域1900之间形成有台阶，所以在形成存储单元阵列110之后难以执行金属布线工艺。
图4是示出根据实施例的具有PUC结构的电阻式存储器件100的立体图。
参考图4，在电阻式存储器件100中，外围区域1900设置在半导体衬底上。与数据输入/输出相关的外围电路可以设置在外围区域1900中。外围区域1900可以被划分成第一外围区域1902和第二外围区域1904。与存储单元阵列110相邻的行解码器电路120和列解码器电路130可以设置在第一外围区域1902中。其他外围电路可以设置在第二外围区域1904中。
电阻式存储器件100可以包括设置在第一外围区域1902上的正常单元区域1100和设置在第二外围区域1904上的虚设单元区域1200。可以在正常单元区域1100中形成储存数据的多个存储单元(即正常单元)。虚设单元区域1200可以在第二外围区域1904上设置在正常单元区域1100的一侧。可以在虚设单元区域1200中形成多个虚设单元，所述多个虚设单元形成多个电容器。
根据实施例，由于另外在第二外围区域1904上形成其中设置了多个虚设单元的虚设单元区域1200，所以在正常单元区域1100与外围区域1900之间的台阶可以被最小化。此外，由于使用在虚设单元区域1200中形成的虚设单元的字线和/或位线来形成电容器，所以可以在不增加整个面积的情况下在有限空间中确保电容。
图5是示意性地示出根据实施例的虚设单元区域1200的示图。
参考图5，可以在虚设单元区域1200中设置虚设单元阵列200，在所述虚设单元阵列200中以阵列来布置多个虚设单元DMC。虚设单元阵列200可以包括多个虚设字线DWL0至DWLn、多个虚设位线DBL0至DBLm、以及设置在虚设字线DWL0至DWLn和虚设位线DBL0至DBLm的相应交叉点处的多个虚设单元DMC。
可以使用形成设置在存储单元阵列110中的、图1的多个正常单元MC的工艺来形成虚设单元DMC。换句话说，可以通过与形成正常单元MC的工艺相同的工艺来同时形成虚设单元DMC。虚设单元DMC可以具有与正常单元MC相同的配置。例如，每个虚设单元DMC可以包括电阻式存储元件R和选择元件D。电阻式存储元件R可以是可变电阻元件或可变电阻材料，并且选择元件D可以是开关元件。电阻式存储元件R的电阻值可以通过对应虚设字线与对应虚设位线之间的电压差而改变。电阻式存储元件R可以是例如使用硫族化合物的相变存储单元、使用磁隧穿效应的磁存储单元、使用过渡金属氧化物的电阻式存储单元、聚合物存储单元、使用钙钛矿的存储单元、使用铁电电容器的铁电存储单元、和/或其他适当构造的存储单元。选择元件D可以被配置为二极管、双极型晶体管或MOS晶体管。
如上所述，当将虚设单元DMC集成在半导体衬底上时，可以将虚设单元DMC设置在导电线/金属线、即虚设字线与虚设位线之间。
图6A是示出根据实施例的具有单平面(1平面)结构的虚设单元阵列200的立体图。
参考图6A，可以利用交叉点阵列来实现虚设单元阵列200，该交叉点阵列具有：多个虚设字线DWL，它们在第一方向(即X方向)上延伸且沿第二方向(即Y方向)布置；多个虚设位线DBL，它们在Y方向上延伸且沿X方向布置；以及多个虚设单元DMC，它们被设置在虚设字线DWL和虚设位线DBL的相应交叉点处。作为参考，图6A中的虚设字线DWL可以对应于图5中的虚设字线DWL0至DWLn，并且虚设位线DBL可以对应于图5中的虚设位线DBL0至DBLm。
图6B是示出根据实施例的具有双平面(2平面)结构的虚设单元阵列200的立体图。
参考图6B，可以利用交叉点阵列来实现虚设单元阵列200，该交叉点阵列具有：多个第一虚设字线DWLL和多个第二虚设字线DWLU，它们在第一方向(即X方向)上延伸、沿第二方向(即Y方向)布置、且在第三方向(即Z方向)上层叠；多个虚设位线DBL，它们在沿Z方向彼此相邻设置的第一虚设字线DWLL与第二虚设字线DWLU之间在Y方向上延伸且沿X方向布置；多个第一虚设单元DMC1，它们被设置在第一虚设字线DWLL和虚设位线DBL的相应交叉点处；以及多个第二虚设单元DMC2，它们被设置在第二虚设字线DWLU和虚设位线DBL的相应交叉点处。期望的是，X方向、Y方向和Z方向可以彼此正交。
作为参考，图6B中的第一虚设字线DWLL和第二虚设字线DWLU可以对应于图5中的虚设字线DWL0至DWLn，并且虚设位线DBL可以对应于图5中的虚设位线DBL0至DBLm。
第一虚设字线DWLL和第二虚设字线DWLU可以在Z方向上层叠，并且因此可以形成三维结构。虚设位线DBL可以由在Z方向上相邻设置的第一虚设字线DWLL和第二虚设字线DWLU共享。图6B示出了在Z方向上层叠一对虚设字线(即，第一虚设字线DWLL和第二虚设字线DWLU)的布置，其可以被定义为2平面虚设单元阵列200。作为参考，图6A示出了1平面虚设单元阵列200，在该1平面虚设单元阵列200中，多个虚设字线DWL在X方向上延伸并且沿Y方向布置，但不在Z方向上层叠。然而，本发明不限于此。更一般地，虚设单元阵列200可以被形成为具有多平面结构，在该多平面结构中，两个或更多个虚设字线在Z方向上层叠。
图7是示出根据实施例的具有PUC结构的电阻式存储器件(例如电阻式存储器件100)的截面图。图7是沿图4中的线A-A'截取的截面图。作为示例，将以示例的方式描述包括具有2平面结构的虚设单元阵列的电阻式存储器件100，在所述2平面结构中层叠一对第一虚设字线DWL0和第二虚设字线DWL1。
参考图7，电阻式存储器件100可以包括：外围区域1900，其形成在半导体衬底300上且被划分成第一外围区域1902和第二外围区域1904；形成在第一外围区域1902上的正常单元区域1100；以及形成在第二外围区域1904上的虚设单元区域1200。电阻式存储器件可以包括多个第一金属布线层M1至第五金属布线层M5。第一金属布线层M1至第三金属布线层M3可以是下金属布线层，并且第四金属布线层M4和第五金属布线层M5可以是上金属布线层。
第一金属布线层M1至第三金属布线层M3可以形成在半导体衬底300上且设置在外围区域1900中。第一金属布线层M1至第三金属布线层M3可以经由接触件CT彼此耦接，并且层间绝缘层310可以设置在第一金属布线层M1至第三金属布线层M3之间。外围电路可以设置在半导体衬底300与层间绝缘膜310之间。外围电路可以包括用于执行各种功能的多个晶体管。每个晶体管可以包括栅电极、以及相对于栅电极对称设置的源极区和漏极区。
第四金属布线层M4可以形成在外围区域1900上。第四金属布线层M4可以经由接触件CT耦接至第一金属布线层M1至第三金属布线层M3。第四金属布线层M4可以被划分成：第一上金属布线层M41和M42，它们被设置在正常单元区域1100中并且经由接触件CT耦接至第一虚设字线DWL0和第二虚设字线DWL1；以及第二上金属布线层M43和M44，它们被设置在虚设单元区域1200中并且经由接触件CT耦接至第一字线WL0和第二字线WL1。第一上金属布线层M41和M42可以经由第一虚设字线DWL0和第二虚设字线DWL1耦接至多个正常单元MC1和MC2。第二上金属布线层M43和M44可以经由第一字线WL0和第二字线WL1耦接至多个虚设单元DMC1和DMC2。
第五金属布线层M5可以被划分成正常第五金属布线层M51和虚设第五金属布线层M52，并且可以形成在正常单元区域1100和虚设单元区域1200上。也就是说，正常单元区域1100可以设置在第一上金属布线层M41和M42与第五正常金属布线层M51之间，并且虚设单元区域1200可以设置在第二上金属布线层M43和M44与第五虚设金属布线层M52之间。
如图7中所示，正常单元区域1100的正常单元MC1和MC2以及第一外围区域1902的外围电路(即图1中所示的行解码器电路120和列解码器电路130)可以经由多个第一金属布线层M1至第四金属布线层M4彼此耦接。第一外围区域1902的外围电路和第二外围区域1904的外围电路(即图1中所示的读取/写入电路140、电压发生块150和控制逻辑160、以及数据输入/输出处理块)可以经由第一金属布线层M1至第三金属布线层M3彼此耦接。
正常单元区域1100的正常单元MC1和MC2以及虚设单元区域1200的虚设单元DMC1和DMC2可以具有三维结构或垂直结构。例如，正常单元MC1和MC2以及虚设单元DMC1和DMC2可以在沿着X方向和Y方向延伸的平面上沿着Z方向形成层叠结构。然而，外围区域1900的外围电路具有平面结构。外围电路被形成在沿着X方向和Z方向延伸的平面上。
下面描述使用虚设单元区域1200的虚设字线和/或虚设位线来形成电容器的方法。
图8A和8B分别是示出根据实施例的在虚设单元区域1200的虚设字线DWL之间形成的电容器WCAP的立体图和布局图。
参考图8A和8B，虚设单元区域1200的多个虚设字线DWL可以包括耦接至电源电压VDD端子的奇数编号的虚设字线DWL_ODD以及耦接至接地电压VSS端子的偶数编号的虚设字线DWL_EVEN。具体地，在所示实施例中，第一耦接单元CPL1和第二耦接单元CPL2可以另外设置在虚设单元区域1200中。第一耦接单元CPL1可以设置在多个虚设字线DWL的一侧上，并且在与多个虚设字线DWL所延伸的X方向正交的Y方向上延伸，以将奇数编号的虚设字线DWL_ODD彼此耦接。第二耦接单元CPL2可以设置在多个虚设字线DWL的另一侧上，并且在Y方向上延伸以将偶数编号的虚设字线DWL_EVEN彼此耦接。在具有上述结构的情况下，多个电容器WCAP可以形成在奇数编号的虚设字线DWL_ODD与偶数编号的虚设字线DWL_EVEN之间。多个电容器WCAP可以在奇数编号的虚设字线DWL_ODD与偶数编号的虚设字线DWL_EVEN之间沿Y方向彼此串联耦接。
在具有1平面结构的虚设单元阵列中，奇数编号的虚设字线DWL_ODD可以包括虚设字线DWL0、DWL2、...、DWLn-1，并且偶数编号的虚设字线DWL_EVEN可以包括虚设字线DWL1、DWL3、...、DWLn。
在具有2平面结构的虚设单元阵列中，第一虚设字线DWLL和第二虚设字线DWLU中的至少一个可以被设置为具有图8A和8B的结构。根据实施例，当以图8A和8B的结构来设置第一虚设字线DWLL和第二虚设字线DWLU二者时，第一虚设字线DWLL的奇数编号的字线DWLL_ODD和第二虚设字线DWLU的奇数编号的字线DWLU_ODD被配置为接收不同的电源电压，以使得可以在奇数编号的字线DWLL_ODD和奇数编号的字线DWLU_ODD之间沿Z方向另外形成多个电容器。类似地，第一虚设字线DWLL的偶数编号的虚设字线DWLL_EVEN和第二虚设字线DWLU的偶数编号的虚设字线DWLU_EVEN被配置为接收不同的电源电压，以使得可以在偶数编号的虚设字线DWLL_EVEN和偶数编号的虚设字线DWLU_EVEN之间沿Z方向另外形成多个电容器。
尽管在图8A和8B中描述了奇数编号的虚设字线DWL_ODD耦接至电源电压VDD端子，并且偶数编号的虚设字线DWL_EVEN耦接至接地电压VSS端子，但是本发明不限于该布置。可以使用符合本文的教导的其他布置。换句话说，奇数编号的虚设字线DWL_ODD可以耦接至接地电压VSS端子，并且偶数编号的虚设字线DWL_EVEN可以耦接至电源电压VDD端子。
图9A和9B分别是示出根据实施例的在虚设单元区域1200的虚设位线DBL之间形成的电容器BCAP的立体图和布局图。
参考图9A和9B，虚设单元区域1200的多个虚设位线DBL可以包括耦接至电源电压VDD端子的奇数编号的虚设位线DBL_ODD和耦接至接地电压VSS端子的偶数编号的虚设位线DBL_EVEN。具体地，在本实施例中，第三耦接单元CPL3和第四耦接单元CPL4可以另外设置在虚设单元区域1200中。第三耦接单元CPL3可以设置在多个虚设位线DBL的一侧上，并且在与多个虚设位线DBL所延伸的Y方向正交的X方向上延伸，以将奇数编号的虚设位线DBL_ODD彼此耦接。第四耦接单元CPL4可以设置在多个虚设位线DBL的另一侧上，并且在X方向上延伸以将偶数编号的虚设位线DBL_EVEN彼此耦接。在具有上述结构的情况下，可以在奇数编号的虚设位线DBL_ODD与偶数编号的虚设位线DBL_EVEN之间形成多个电容器BCAP。多个电容器BCAP可以在奇数编号的虚设位线DBL_ODD和偶数编号的虚设位线DBL_EVEN之间沿X方向彼此串联耦接。
尽管在图9A和9B中描述了奇数编号的虚设位线DBL_ODD耦接至电源电压VDD端子，并且偶数编号的虚设位线DBL_EVEN耦接至接地电压VSS端子，但是本发明不限于该布置。可以使用符合本文的教导的其他布置。换句话说，奇数编号的虚设位线DBL_ODD可以耦接至接地电压VSS端子，并且偶数编号的虚设位线DBL_EVEN可以耦接至电源电压VDD端子。
图10A和10B分别是示出根据实施例的在虚设单元区域1200的虚设字线DWL和虚设位线DBL之间形成的电容器WCAP和WBCAP的立体图和布局图。
参考图10A和10B，虚设单元区域1200的多个虚设字线DWL可以包括耦接至电源电压VDD端子的奇数编号的虚设字线DWL_ODD和耦接至接地电压VSS端子的偶数编号的虚设字线DWL_EVEN。虚设单元区域1200的多个虚设位线DBL可以包括耦接至接地电压VSS端子的奇数编号的虚设位线DBL_ODD和耦接至接地电压VSS端子的偶数编号的虚设位线DBL_EVEN。另外，第一耦接单元CPL1至第四耦接单元CPL4可以另外设置在虚设单元区域1200中。第一耦接单元CPL1可以设置在多个虚设字线DWL的一侧上，并且在Y方向上延伸以将奇数编号的虚设字线DWL_ODD彼此耦接。第二耦接单元CPL2可以设置在多个虚设字线DWL的另一侧上，并且在Y方向上延伸以将偶数编号的虚设字线DWL_EVEN彼此耦接。第三耦接单元CPL3可以设置在多个虚设位线DBL的一侧上，并且在X方向上延伸以将奇数编号的虚设位线DBL_ODD彼此耦接。第四耦接单元CPL4可以设置在多个虚设位线DBL的另一侧上，并且可以在X方向上延伸以将偶数编号的虚设位线DBL_EVEN彼此耦接。
在具有上述结构的情况下，可以在奇数编号的虚设字线DWL_ODD与偶数编号的虚设字线DWL_EVEN之间形成多个电容器WCAP。同时，可以在奇数编号的虚设字线DWL_ODD与虚设位线DBL_ODD和DBL_EVEN之间形成多个电容器WBCAP。多个电容器WCAP可以在奇数编号的虚设字线DWL_ODD与偶数编号的虚设字线DWL_EVEN之间沿Y方向彼此串联耦接。多个电容器WBCAP可以在奇数编号的虚设字线DWL_ODD与虚设位线DBL_ODD和DBL_EVEN之间沿Z方向形成。
在具有1平面结构的虚设单元阵列中，奇数编号的虚设字线DWL_ODD可以包括虚设字线DWL0、DWL2、...、DWLn-1，并且偶数编号的虚设字线DWL_EVEN可以包括虚设字线DWL1、DWL3、...、DWLn。
在具有2平面结构的虚设单元阵列中，第一虚设字线DWLL和第二虚设字线DWLU中的至少一个可以以图10A和10B的结构来设置。当第一虚设字线DWLL和第二虚设字线DWLU二者都以图10A和10B的结构来设置时，多个电容器WBCAP可以在第一虚设字线DWLL的奇数编号的虚设字线DWLL_ODD与虚设位线DBL_ODD和DBL_EVEN之间沿Z方向形成，以及可以在第二虚设字线DWLU的奇数编号的虚设字线DWLU_ODD与虚设位线DBL_ODD和DBL_EVEN之间沿Z方向形成。
如从以上描述明显的是，在具有PUC结构的交叉点存储器件中，可以通过现有工艺在外围区域上形成虚设单元，并且可以使用虚设单元的字线和/或位线来形成电容器。因此，具有可以在不增加整个面积的情况下在有限的空间中确保电容的效果。
虽然已经在特定实施例方面对本发明作了说明和描述，但是这样的实施例不意图成为限制性的，而是描述性的。此外，应注意，在不脱离如由以下权利要求所限定的本发明的精神和/或范围的情况下，如鉴于本公开本领域技术人员将理解的，可以通过替换、改变和修改来以各种方式实现本发明。

Claims (10)

1.一种存储器件，包括：
第一外围区域和第二外围区域，与数据输入/输出相关的外围电路被设置在其中；
正常单元区域，其被设置在所述第一外围区域上，并且在所述正常单元区域中形成有储存数据的多个存储单元；以及
虚设单元区域，其被设置在所述第二外围区域上，并且在所述虚设单元区域中形成有多个虚设单元，所述多个虚设单元形成多个电容器，
其中，所述虚设单元区域包括：
多个虚设字线，其在第一方向上延伸并且沿第二方向布置；以及多个虚设位线，其在所述第二方向上延伸并且沿所述第一方向布置，其中，所述多个虚设单元被耦接在所述虚设字线与所述虚设位线之间；以及
其中，所述多个虚设字线包括：
耦接至第一电源电压端子的奇数编号的虚设字线；以及
耦接至第二电源电压端子的偶数编号的虚设字线，其中，所述电容器被形成在所述奇数编号的虚设字线与所述偶数编号的虚设字线之间。
2.根据权利要求1所述的存储器件，其中，所述虚设单元区域还包括：
第一耦接单元，其被设置在所述虚设字线的一侧上，并且在所述第二方向上延伸以将所述奇数编号的虚设字线彼此耦接；以及
第二耦接单元，其被设置在所述虚设字线的另一侧上，并且在所述第二方向上延伸以将所述偶数编号的虚设字线彼此耦接。
3.根据权利要求1所述的存储器件，
其中，所述多个虚设位线耦接至所述第二电源电压端子，
其中，所述电容器被形成在所述奇数编号的虚设字线与所述虚设位线之间。
4.一种存储器件，包括：
第一外围区域和第二外围区域，与数据输入/输出相关的外围电路被设置在其中；
正常单元区域，其被设置在所述第一外围区域上，并且在所述正常单元区域中形成有储存数据的多个存储单元；以及
虚设单元区域，其被设置在所述第二外围区域上，并且在所述虚设单元区域中形成有多个虚设单元，所述多个虚设单元形成多个电容器；
其中，所述虚设单元区域包括：
多个虚设字线，其在第一方向上延伸并且沿第二方向布置；以及多个虚设位线，其在所述第二方向上延伸并且沿所述第一方向布置，其中，所述多个虚设单元被耦接在所述虚设字线与所述虚设位线之间；以及
其中，所述多个虚设位线包括：
耦接至第一电源电压端子的奇数编号的虚设位线；以及
耦接至第二电源电压端子的偶数编号的虚设位线，
其中，所述电容器被形成在所述奇数编号的虚设位线与所述偶数编号的虚设位线之间。
5.根据权利要求4所述的存储器件，其中，所述虚设单元区域还包括：
第三耦接单元，其被设置在所述虚设位线的一侧上，并且在所述第一方向上延伸以将所述奇数编号的虚设位线彼此耦接；以及
第四耦接单元，其被设置在所述虚设位线的另一侧上，并且在所述第一方向上延伸以将所述偶数编号的虚设位线彼此耦接。
6.一种存储器件，包括：
第一外围区域和第二外围区域，与数据输入/输出相关的外围电路被设置在其中；
正常单元区域，其被设置在所述第一外围区域上，并且在所述正常单元区域中形成有储存数据的多个存储单元；以及
虚设单元区域，其被设置在所述第二外围区域上，并且在所述虚设单元区域中形成有多个虚设单元，所述多个虚设单元形成多个电容器；
所述虚设单元区域包括：多个第一虚设字线和多个第二虚设字线，其在第一方向上延伸并沿第二方向布置，并且在第三方向上层叠；多个虚设位线，其在沿所述第三方向彼此相邻设置的所述第一虚设字线与所述第二虚设字线之间在所述第二方向上延伸并沿所述第一方向布置；分别设置在所述第一虚设字线与所述虚设位线的交叉点处的多个第一虚设单元；以及分别设置在所述第二虚设字线与所述虚设位线的交叉点处的多个第二虚设单元；
其中，所述多个第一虚设字线包括：
耦接至第一电源电压端子的第一奇数编号的虚设字线；
耦接至第二电源电压端子的第一偶数编号的虚设字线，以及
其中，所述电容器被形成在所述第一奇数编号的虚设字线和所述第一偶数编号的虚设字线之间。
7.根据权利要求6所述的存储器件，
其中，所述多个第二虚设字线包括：
耦接至所述第二电源电压端子的第二奇数编号的虚设字线；以及
耦接至所述第一电源电压端子的第二偶数编号的虚设字线，
其中，所述电容器被形成在所述第二奇数编号的虚设字线与所述第二偶数编号的虚设字线之间、形成在所述第一奇数编号的虚设字线与所述第二奇数编号的虚设字线之间、以及形成在所述第一偶数编号的虚设字线与所述第二偶数编号的虚设字线之间。
8.根据权利要求6所述的存储器件，
其中，所述多个虚设位线耦接至所述第二电源电压端子，
其中，所述电容器被形成在所述第一奇数编号的虚设字线与所述虚设位线之间。
9.一种存储器件，包括：
第一外围区域和第二外围区域，与数据输入/输出相关的外围电路被设置在其中；
正常单元区域，其被设置在所述第一外围区域上，并且在所述正常单元区域中形成有储存数据的多个存储单元；以及
虚设单元区域，其被设置在所述第二外围区域上，并且在所述虚设单元区域中形成有多个虚设单元，所述多个虚设单元形成多个电容器；
所述虚设单元区域包括：多个第一虚设字线和多个第二虚设字线，其在第一方向上延伸并沿第二方向布置，并且在第三方向上层叠；多个虚设位线，其在沿所述第三方向彼此相邻设置的所述第一虚设字线与所述第二虚设字线之间在所述第二方向上延伸并沿所述第一方向布置；分别设置在所述第一虚设字线与所述虚设位线的交叉点处的多个第一虚设单元；以及分别设置在所述第二虚设字线与所述虚设位线的交叉点处的多个第二虚设单元；
其中，所述多个虚设位线包括：
耦接至第一电源电压端子的奇数编号的虚设位线；
耦接至第二电源电压端子的偶数编号的虚设位线，以及
其中，所述电容器被形成在所述奇数编号的虚设位线与所述偶数编号的虚设位线之间。
10.根据权利要求9所述的存储器件，其中，行解码器电路和列解码器电路被设置在所述第一外围区域中。
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