CN117241588A - 一种存储器及存储器的制备方法 - Google Patents

Abstract

本申请实施例提供了一种存储器，其特征在于，包括：衬底、第一存储阵列与第一冗余阵列；第一存储阵列包括由至少一个晶体管与至少一个电容单元构成的堆叠结构，第一存储阵列用于存储数据；第一存储阵列包括由至少一个晶体管与至少一个电容单元构成的堆叠结构，第一冗余阵列与第一存储阵列相对于衬底的高度相同，第一冗余阵列的堆叠结构与第一存储阵列的堆叠结构相同。通过在存储阵列的周围设置与存储阵列具有相同堆叠结构的冗余阵列，可以使存储阵列的边缘部分与中心部分的周围环境相近，从而避免了光刻过程中由于光学反射以及衍射造成的关键尺寸的偏差，并可以提高存储器的结构均匀性。

Description

一种存储器及存储器的制备方法

技术领域

本申请实施例涉及存储器领域，主要涉及一种存储器及存储器的制备方法。

背景技术

为了满足可制造性设计(design for manufacturing，DFM)的要求，需要保证芯片在化学机械平坦化(chemical mechanical planarization，CMP)过程后各层介质的均匀性与平整度。为减少工艺制造缺陷，通常在设计版图中没有金属互联线的区域添加一些与电路规则检查(layout versus schematic，LVS)无关的冗余结构。传统的后道金属逐层添加冗余结构的方案无法使得存储阵列周围的环境保持较为严格的一致，因此在光刻工艺中，由于光的反射以及衍射特性，存储阵列边缘部分图形关键尺寸(critical dimension，CD)的偏差较大。同时，由于逐层添加的冗余结构难以与存储阵列的图形保持一致，从而无法保证冗余结构与存储阵列的密度分布较为均匀，因此在CMP过程后可能发生金属层碟形(dishing)和介质层侵蚀(erosion)现象，造成层间介质层(inter layer dielectric，ILD)厚度起伏不平。

如何避免光刻工艺对存储阵列的关键尺寸造成的偏差，并提高存储器结构的均匀性成为了亟待解决的问题。

发明内容

本申请实施例提供一种存储器及存储器的制备方法，可以降低光刻工艺中存储阵列的关键尺寸的偏差，并可以提高存储器的结构均匀性。

第一方面，提供了一种存储器。该存储器包括：衬底、第一存储阵列与第一冗余阵列。第一存储阵列包括由至少一个晶体管与至少一个电容单元构成的堆叠结构，第一存储阵列用于存储数据；第一冗余阵列与第一存储阵列相对于衬底的高度相同，第一冗余阵列包括由至少一个晶体管与至少一个电容单元构成的堆叠结构，第一冗余阵列的堆叠结构与第一存储阵列的堆叠结构相同。

本申请实施例中，可以通过在存储阵列所在的高度中设置与存储阵列具有相同堆叠结构的冗余阵列，因此可以使存储阵列的边缘部分与中心部分的周围环境相近，从而避免了光刻过程中由于光学反射以及衍射造成的关键尺寸的偏差，并可以提高存储器的结构均匀性。

结合第一方面，在第一方面的某些实现方式中，第一存储阵列与第一冗余阵列的堆叠结构包括mTnC结构，其中mTnC结构包括堆叠的m个晶体管和n个电容单元，m、n为大于或等于1的正整数。

本申请实施例中，可以通过设置mTnC结构的存储阵列与冗余阵列，从而可以避免光刻工艺过程中造成的存储阵列的关键尺寸的偏差，并可以使存储器的结构分布更加均匀。

结合第一方面，在第一方面的某些实现方式中，第一存储阵列的至少一个晶体管与第一冗余阵列的至少一个晶体管同层设置，第一存储阵列的至少一个电容单元与第一冗余阵列的至少一个电容单元同层设置。

应理解，该同层为同一布线层，或者为相同的多层布线层。

本申请实施例中，通过将存储阵列与冗余阵列的晶体管同层设置、以及将存储阵列与冗余阵列的电容单元同层设置，从而使冗余阵列与存储阵列的堆叠结构相同，进而避免光刻工艺带来的偏差，并可以提高存储器的结构分布的均匀性。

结合第一方面，在第一方面的某些实现方式中，第一存储阵列与第一冗余阵列的堆叠结构还包括以下结构中的至少一种：字线、位线、板线平面或支柱；至少一个晶体管中的任一个晶体管与字线、位线、或支柱相连；或者，至少一个电容单元中的任一个电容单元设置于板线平面与支柱的交点处。

本申请实施例中，可以设置具有字线、位线、板线平面或支柱中的至少一个结构、以及晶体管与电容单元的冗余阵列，从而使存储阵列的边缘部分与中心部分的周围环境较为一致，避免光刻工艺导致的误差，并可以提高存储器的结构均匀性。

结合第一方面，在第一方面的某些实现方式中，第一存储阵列与存储器外的外部电路电连接，第一冗余阵列设置于电路断路中或不与存储器中的电路电连接。

本申请实施例中，虽然冗余阵列具有与存储阵列相同的堆叠结构，但由于冗余阵列设置于电路断路中或不与存储器中的电路电连接，因此无法存储数据，即不具有存储数据的实质性功能。

结合第一方面，在第一方面的某些实现方式中，该存储器还包括：第一金属结构、第一冗余结构与第一通孔；第一金属结构与第一冗余结构相对于衬底的高度相同，第一冗余结构相对于衬底的高度低于第一冗余阵列相对于衬底的高度；第一通孔用于连接第一冗余结构与第一冗余阵列。

本申请实施例中，可以通过增加与第一金属结构位于同一高度的第一冗余结构，从而使第一金属结构所在高度层的结构更加均匀，进而降低CMP工艺过程后该层的起伏度。并且，还可以通过增加连接第一冗余结构与第一冗余阵列的第一通孔，从而释放工艺过程中产生的等离子体，避免对器件造成损坏。

结合第一方面，在第一方面的某些实现方式中，该存储器还包括：第二金属结构、第二冗余结构与第二通孔；第二金属结构与第二冗余结构相对于衬底的高度相同，第二冗余结构相对于衬底的高度高于第一冗余阵列相对于衬底的高度；第二通孔用于连接第二冗余结构与第一冗余阵列。

本申请实施例中，可以通过增加与第二金属结构位于同一高度的第二冗余结构，从而增加第二金属结构所在高度层的结构的均匀性，进而增加CMP工艺过程后的该层的平滑度。并且，还可以通过增加连接第二冗余结构与第一冗余阵列的第二通孔，从而为工艺过程中产生的等离子体提供泄放通道，提高器件的可靠性。

第二方面，提供了一种存储器的制备方法。该方法包括：形成存储器的衬底；在相对于衬底的相同高度中形成第一存储阵列与第一冗余阵列，第一存储阵列包括由至少一个晶体管与至少一个电容单元构成的堆叠结构，第一存储阵列用于存储数据，第一冗余阵列包括由至少一个晶体管与至少一个电容单元构成的堆叠结构，第一冗余阵列的堆叠结构与第一存储阵列的堆叠结构相同。

本申请实施例中，可以通过在第一存储阵列的同一高度中增加与第一存储阵列的堆叠结构相同的第一冗余阵列，避免光刻过程中造成的关键尺寸的偏差，从而保护存储阵列的边缘部分，并且可以提高存储器的结构均匀性。

结合第二方面，在第二方面的某些实现方式中，第一存储阵列与第一冗余阵列的堆叠结构包括mTnC结构，其中mTnC结构包括堆叠的m个晶体管和n个电容单元，m、n为大于或等于1的正整数。

本申请实施例中，可以通过形成mTnC结构的存储阵列与冗余阵列，从而可以避免光刻工艺过程中造成的存储阵列的关键尺寸的偏差，并可以使存储器的结构分布更加均匀。

结合第二方面，在第二方面的某些实现方式中，在第一存储阵列与第一冗余阵列的同层中形成第一存储阵列的至少一个晶体管与第一冗余阵列的至少一个晶体管；在第一存储阵列与第一冗余阵列的同层中形成第一存储阵列的至少一个电容单元与第一冗余阵列的至少一个电容单元。

本申请实施例中，通过在第一存储阵列与第一冗余阵列的同层中形成晶体管与电容，使第一存储阵列与第一冗余阵列的堆叠结构相同，从而可以避免光刻工艺带来的误差，并可以提高存储器的结构分布的均匀性。

结合第二方面，在第二方面的某些实现方式中，第一存储阵列与第一冗余阵列的堆叠结构还包括以下结构中的至少一种：字线、位线、板线平面或支柱；至少一个晶体管中的任一个晶体管与字线、位线、或支柱相连；或者，至少一个电容单元中的任一个电容单元设置于板线平面与支柱的交点处。

本申请实施例中，可以形成具有字线、位线、板线平面或支柱中的至少一个结构、以及晶体管与电容单元的冗余阵列，从而使存储阵列的边缘部分与中心部分的周围环境较为一致，避免光刻工艺导致的误差，并可以提高存储器的结构均匀性。

结合第二方面，在第二方面的某些实现方式中，第一存储阵列与存储器外的外部电路电连接，第一冗余阵列设置于电路断路中或不与存储器中的电路电连接。

本申请实施例中，虽然冗余阵列具有与存储阵列相同的堆叠结构，但由于冗余阵列被设置于电路断路中或不与存储器中的电路电连接，因此无法存储数据，即不具有存储数据的实质性功能。

结合第二方面，在第二方面的某些实现方式中，在相对于衬底的相同高度中形成第一金属结构与第一冗余结构，第一冗余结构相对于衬底的高度低于第一冗余阵列相对于衬底的高度；形成第一通孔，第一通孔用于连接第一冗余结构与第一冗余阵列。

本申请实施例中，可以通过形成与第一金属结构位于同一高度的第一冗余结构，从而使第一金属结构所在高度层的结构更加均匀，进而降低CMP工艺过程后该层的起伏度。并且，还可以形成连接第一冗余结构与第一冗余阵列的第一通孔，从而释放工艺过程中产生的等离子体，从而避免对器件造成损坏。

结合第二方面，在第二方面的某些实现方式中，形成第二通孔，第二通孔用于连接第二冗余结构与第一冗余阵列；在相对于衬底的相同高度中形成第二金属结构与第二冗余结构，第二冗余结构相对于衬底的高度高于第一冗余阵列相对于衬底的高度。

本申请实施例中，可以通过形成与第二金属结构位于同一高度的第二冗余结构，从而增加第二金属结构所在高度层的结构的均匀性，进而增加CMP工艺过程后的该层的平滑度。并且，还可以形成连接第二冗余结构与第一冗余阵列的第二通孔，从而为工艺过程中产生的等离子体提供泄放通道，提高器件的可靠性。

第三方面，提供了一种存储器，包括控制器和如第一方面所述的第一存储阵列与第一冗余阵列，控制器与第一存储阵列电连接。

第四方面，提供了一种电子设备，包括电路板和如第一方面所述的存储器。

第五方面，提供了一种电子设备，包括电路板和如第三方面所述的存储器。

附图说明

图1是后道集成的铁电存储器的示意性切面图。

图2是1TnC结构的存储阵列的示意性结构图。

图3是1TnC结构的存储阵列的示意性电路图。

图4是金属层碟形和介质层侵蚀的示意图。

图5是本申请一个实施例的存储器300的示意性结构图。

图6是本申请另一实施例的存储器400的示意性结构图。

图7是本申请另一实施例的存储器500的示意性结构图。

图8是本申请一个实施例的增加冗余阵列的存储器的示意性切面图。

图9是本申请一个实施例的增加通孔的存储器的示意性切面图。

图10是本申请一个实施例的存储器的制备方法的示意性流程图。

图11是本申请另一实施例的存储器的制备方法的示意性流程图。

具体实施方式

下面将结合附图，对本申请实施例中的技术方案进行描述。

本申请实施例的技术方案可以应用于各种后道集成存储器，例如：后道集成的铁电存储器(ferroelectric random access memory，FRAM)、后道集成的静态随机存取存储器(staticrandom access memory，SRAM)、后道集成的动态随机存取存储器(dynamicrandom access memory，DRAM)、后道集成的带电可擦可编程只读存储器(ElectricallyErasable Programmable read only memory，EEPROM)等，本申请实施例对此并不限定。

下面以后道集成的FRAM为例进行说明，但本申请实施例也可应用于上述各种后道集成的存储器。

图1是后道集成的FRAM的示意性切面图。图1中包括前道结构(front end ofline，FEOL)、通孔CONT、金属结构M1、通孔V1、金属结构M2、通孔V2、金属结构M3、通孔V3、金属结构M4、通孔V4、通孔CONT1、存储阵列MC、通孔CONT2、金属结构M5、通孔V5、金属结构M6、通孔V6、金属结构M7、通孔V7、金属结构M8、通孔V8、铝制接点(aluminum pad，AP)。并且，图1中还包括两个冗余结构DM1、通孔DV1、两个冗余结构DM2、两个通孔DV2、两个冗余结构DM3、通孔DV3、冗余结构DM4、冗余结构DM0、冗余结构DM5、通孔DV5、两个冗余结构DM6、冗余结构DM7、冗余结构DM8。

其中，金属结构M1至M8中的任一个金属结构用于导电，可以是金属导线。通孔V1-V8、CONT、CONT1、CONT2中的任一个通孔包括导电材料，可以用于导电。冗余结构DM1-DM8、DM0可以为金属块，并且冗余结构的材料与同一高度的金属结构的材料相近或相同。例如，两个DM1均与M1位于同一高度层，两个DM1的材料均与M1的材料相近或相同。通孔DV1-DV3、DV5中的任一个通孔包括导电材料，可以用于导电。

应理解，“金属结构与冗余结构位于同一高度或同一高度层”与“金属结构与冗余结构相对于衬底的高度相同”的含义类似。“金属结构所在的高度或高度层高于冗余结构所在的高度或高度层”与“金属结构相对于衬底的高度高于冗余结构相对于衬底的高度”类似。

还应理解，相对于衬底的高度为一个区间，而不是一个具体的数值。

前道结构FEOL可以为各种形式的衬底，例如可以是硅衬底、体半导体材料衬底、绝缘体上半导体衬底、化合物半导体衬底等，本申请实施例对此并不限定。前道结构FEOL在图1所示的切面中位于最低的高度层。在实际制作过程中，FEOL所在的高度层低于图1所示的除FEOL外的其他结构所在的高度层。

通孔CONT设置于FEOL与金属结构M1之间，即CONT位于FEOL朝存储阵列MC的方向。CONT可以连接FEOL与M1，还可以用于导电。在实际制作过程中，CONT所在的高度层高于FEOL所在的高度层，即CONT高于FEOL。应理解，CONT的高度可以理解为CONT相对于FEOL的高度。

金属结构M1位于CONT朝存储阵列MC的方向。在实际制作过程中，金属结构M1所在的高度层高于CONT所在的高度层，即M1高于CONT。应理解，M1的高度可以理解为M1相对于FEOL的高度。

两个冗余结构DM1均与金属结构M1位于同一高度层。在实际制作过程中，两个DM1所在的高度层均高于CONT所在的高度层。

通孔V1设置于金属结构M1与M2之间，即V1位于M1朝存储阵列MC的方向。V1可以连接M1与M2，还可以用于导电。在实际制作过程中，V1所在的高度层高于M1所在的高度层。

通孔DV1设置于两个DM1中的一个DM1与DM2之间，并且DV1与通孔V1位于同一高度层。DV1设置于两个DM1朝存储阵列MC的方向。在实际制作过程中，DV1所在的高度层高于两个DM1所在的高度层。

金属结构M2位于V1朝存储阵列MC的方向。在实际制作过程中，金属结构M2所在的高度层高于V1所在的高度层。

两个冗余结构DM2均与金属结构M2位于同一高度层。在实际制作过程中，两个DM2所在的高度层高于DV1所在的高度层。

通孔V2设置于金属结构M2与M3之间，即V2位于M2朝存储阵列MC的方向。V2可以连接M2与M3，还可以用于导电。在实际制作过程中，V2所在的高度层高于M2所在的高度层。

两个通孔DV2中的任一个DV2设置于一个冗余结构DM2与一个冗余结构DM3之间，并且两个DV2与通孔V2均位于同一高度层。两个DV2均设置于两个DM2朝存储阵列MC的方向。在实际制作过程中，两个DV2所在的高度层高于两个DM2所在的高度层。

金属结构M3位于V2朝存储阵列MC的方向。在实际制作过程中，金属结构M3所在的高度层高于V2所在的高度层。

两个冗余结构DM3与金属结构M3均位于同一高度层。在实际制作过程中，两个DM3所在的高度层高于两个DV2所在的高度层。

通孔V3设置于金属结构M3与M4之间，即V3位于M3朝存储阵列MC的方向。V3可以连接M3与M4，还可以用于导电。在实际制作过程中，V3所在的高度层高于M3所在的高度层。

通孔DV3设置于两个DM3中的一个DM3与DM4之间，并且DV3与通孔V3位于同一高度层。DV3设置于两个DM3朝存储阵列MC的方向。在实际制作过程中，DV3所在的高度层高于两个DM3所在的高度层。

金属结构M4位于V3朝存储阵列MC的方向。在实际制作过程中，金属结构M4所在的高度层高于V3所在的高度层。

冗余结构DM4与金属结构M4位于同一高度层。在实际制作过程中，DM4所在的高度层高于DV3所在的高度层。

通孔CONT1设置于金属结构M4与存储阵列MC之间，即CONT1位于M4朝存储阵列MC的方向。CONT1可以连接M4与存储阵列MC，还可以用于导电。在实际制作过程中，CONT1所在的高度层高于M4所在的高度层。

存储阵列MC设置于通孔CONT1与CONT2之间，在实际制作过程中，存储阵列MC所在的高度层高于CONT1所在的高度层。存储阵列MC具有包括由至少一个晶体管与至少一个电容单元构成的堆叠结构，可以用于存储数据。在铁电存储器中，存储阵列MC可以具有如图2所示的1个晶体管-n个电容单元(1transistor n capacitance，1TnC)结构或m个晶体管-n个电容单元(mtransistor n capacitance，mTnC)结构等。n、m为大于或等于1的正整数。

通孔CONT2设置于存储阵列MC与金属结构M5之间，即CONT2位于存储阵列MC远离FEOL的方向。CONT2可以连接M5与存储阵列MC，还可以用于导电。在实际制作过程中，CONT2所在的高度层高于存储阵列MC所在的高度层。

通孔V4设置于金属结构M4与M5之间除存储阵列MC、CONT1与CONT2外的部分。V4可以连接M4与M5，还可以用于导电。在实际制作过程中，V4所在的高度层高于M4所在的高度层。

冗余结构DM0与存储阵列MC位于同一高度层，DM0为金属块或金属片。在实际制作过程中，DM0所在的高度层高于CONT1所在的高度层。

金属结构M5位于V4远离存储阵列MC的方向。在实际制作过程中，金属结构M5所在的高度层高于V4所在的高度层。

冗余结构DM5与金属结构M5位于同一高度层。在实际制作过程中，DM5所在的高度层高于DM0所在的高度层。

通孔V5设置于金属结构M5与M6之间，即V5位于M5远离存储阵列MC的方向。V5可以连接M5与M6，还可以用于导电。在实际制作过程中，V5所在的高度层高于M5所在的高度层。

通孔DV5设置于冗余结构DM5与两个冗余结构DM6中的一个DM6之间，并且DV5与通孔V5位于同一高度层。DV5设置于DM5远离存储阵列DM0的方向。在实际制作过程中，DV5所在的高度层高于DM5所在的高度层。

金属结构M6位于V5远离存储阵列MC的方向。在实际制作过程中，金属结构M6所在的高度层高于V5所在的高度层。

两个冗余结构DM6与金属结构M6均位于同一高度层。在实际制作过程中，两个DM6所在的高度层高于DV5所在的高度层。

通孔V6设置于金属结构M6与M7之间，即V6位于M6远离存储阵列MC的方向。V6可以连接M6与M7，还可以用于导电。在实际制作过程中，V6所在的高度层高于M6所在的高度层。

金属结构M7位于V6远离存储阵列MC的方向。在实际制作过程中，金属结构M7所在的高度层高于V6所在的高度层。

冗余结构DM7与金属结构M7位于同一高度层。在实际制作过程中，DM7所在的高度层高于DM6所在的高度层。

通孔V7设置于金属结构M7与M8之间，即V7位于M7远离存储阵列MC的方向。V7可以连接M7与M8，还可以用于导电。在实际制作过程中，V7所在的高度层高于M7所在的高度层。

金属结构M8位于V7远离存储阵列MC的方向。在实际制作过程中，金属结构M8所在的高度层高于V7所在的高度层。

冗余结构DM8与金属结构M8位于同一高度层。在实际制作过程中，DM8所在的高度层高于DM7所在的高度层。

通孔V8设置于铝制接点AP与M8之间，即V8位于M8远离存储阵列MC的方向。V8可以连接AP与M8，还可以用于导电。在实际制作过程中，V8所在的高度层高于M8所在的高度层。

铝制接点AP位于V8远离存储阵列MC的方向。在实际制作过程中，AP所在的高度层高于V8所在的高度层。AP可以用于导电。

由于图1中的存储阵列MC的边缘部分与中心部分的环境差异较大，因此在光刻工艺过程中，容易由于光学反射以及衍射造成存储阵列MC的关键尺寸的偏差。并且，由于图1中的存储器的结构分布较不均匀，因此在CMP工艺过程中，容易出现较为严重的金属层碟形或介质层侵蚀问题。

图2是1TnC结构的存储阵列的示意性结构图。图2中所示的存储阵列包括字线210、位线220、后道垂直晶体管230、支柱240、铁电电容单元250和板线平面260。

字线(word line，WL)210与位线(bit line，BL)220为在存储阵列的底层垂直交错的两根金属线。后道垂直晶体管230可以与字线210、位线220及支柱240相连。后道垂直晶体管230包括源极(Source)S、栅极(Gate)G和漏极(Drain)D。其中，源极S与位线220相连，栅极G与字线210相连，漏极D与支柱240相连。

板线平面260位于字线210、位线220与后道垂直晶体管230的上层。图2所示的存储阵列包括n个板线平面260与多个支柱240，n为大于或等于1的正整数。其中，每个支柱240可以贯穿n个板线平面260。每个支柱240与每个板线平面260的交叠点为铁电电容单元250。铁电电容单元250由每个板线平面260中的板线、支柱240和铁电晶体薄膜构成。其中，每个板线平面260中的板线和贯穿该板线平面260的支柱240为铁电电容单元250的两级，铁电晶体薄膜环绕在交叠点周围。由于铁电晶体薄膜可以具有不同的极化状态，因此铁电电容单元250可以通过铁电晶体薄膜的不同极化状态来记录不同的存储信息。也就是说，一个铁电电容单元250为存储阵列的一个存储单元。

图2所示的存储阵列的1TnC结构包括一根支柱240上的n个铁电电容单元250与该支柱240下端连接的1个后道垂直晶体管。

图3是1TnC结构的存储阵列的示意性电路图。图3中包括两根字线、两根位线、四个板线平面、四根支柱、四个后道垂直晶体管与多个铁电电容单元。在图3中的一根支柱的方向上，包括1个后道垂直晶体管与n个铁电电容单元，n的取值为4。图3中的字线1、字线2与图2中的字线210类似。图3中的位线1、位线2与图2中的位线220类似。图3中的后道垂直晶体管与图2中的后道垂直晶体管230类似。图3中的支柱1、支柱2、支柱3、支柱4与图2中的支柱240类似。图3中的铁电电容单元与图2中的铁电电容单元250类似。图3中的板线平面1、板线平面2、板线平面3、板线平面4与图2中的板线平面260类似。

由于在存储器100中每个金属结构所在层的金属与介质密度分布不均匀，因此在CMP过程后会发生金属层碟形(dishing)或介质层侵蚀(erosion)现象，造成每层的厚度起伏不平，使工艺制造过程中容易产生较多缺陷。同时，由于第一存储阵列120的中心部分与边缘部分的周围环境不一致，因此在光刻工艺过程中，由于光的反射以及衍射特性，第一存储阵列120的关键尺寸容易产生偏差。例如，第一存储阵列120中应该包括1024×1024个存储单元，而实际生产出的第一存储阵列120中仅包括1000×990个存储单元。

图4是金属层碟形和介质层侵蚀的示意图。图4中包括多个金属结构与介质层。其中，多个金属结构位于介质层中，介质层中除多个金属结构外的其他部分为介质。

在CMP工艺过程前，多个金属结构的上层边缘与介质层的上层边缘齐平。在CMP工艺过程后，介质层的高度与CMP工艺过程前的介质层的高度相比较低，即发生了介质层侵蚀现象。并且在CMP工艺过程后，多个金属结构的上层边缘低于介质层的上层边缘，即在多个金属结构的上层边缘与介质层的上层边缘中发生了金属层碟形现象。同时，由于图4中的多个金属结构与介质的密度分布不均匀，因此在CMP工艺过程后，介质层的厚度起伏不平，具有较多缺陷。

为了保护存储阵列的边缘部分，避免光刻过程中由于光学反射以及衍射造成的关键尺寸的偏差，并增加CMP工艺过程后存储器中每层的平滑度，本申请实施例提供了一种存储器。

图5是本申请实施例提供的一种存储器300的示意性结构图。存储器300包括第一存储阵列310、第一冗余阵列320与衬底330。

第一存储阵列310包括由至少一个晶体管与至少一个电容单元构成的堆叠结构，第一存储阵列310可以用于存储数据。第一存储阵列310可以与图1中的存储阵列MC类似。

第一冗余阵列320包括由至少一个晶体管与至少一个电容单元构成的堆叠结构。第一冗余阵列320与第一存储阵列310相对于衬底330的高度相同，即第一冗余阵列320与第一存储阵列310位于同一高度层，并且第一冗余阵列320具有与第一存储阵列310相同的分层结构或堆叠结构。应理解，分层结构与堆叠结构的含义类似。还应理解，第一冗余阵列320与第一存储阵列310相对于衬底330的高度为一个区间，而不是一个具体的数值。

例如，第一冗余阵列320与第一存储阵列310相对于衬底330的高度为第一高度，即第一冗余阵列320可以与第一存储阵列310位于第一高度层，并且第一冗余阵列320可以与第一存储阵列310的堆叠结构相同，从而使第一存储阵列310的边缘部分与中心部分的周围环境相近。第一冗余阵列320与第一存储阵列310的堆叠结构相同还可以使第一高度层的结构较为均匀，从而可以提高该层在CMP过程后的平滑度。

可选地，堆叠结构可以包括mTnC结构，其中mTnC结构包括堆叠的m个晶体管和n个电容单元，m、n为大于或等于1的正整数。

可选地，第一存储阵列310的至少一个晶体管与第一冗余阵列320的至少一个晶体管同层设置。第一存储阵列310的至少一个电容单元与第一冗余阵列的至少一个电容单元320同层设置。该同层可以是同一布线层，或者可以是相同的多层布线层，本申请实施例对此并不限定。

例如，假设在第一存储阵列310中的第一布线层中设置了4个晶体管，则第一冗余阵列320中的第一布线层中也设置了4个晶体管，并且第一冗余阵列320中的4个晶体管的排列结构与第一存储阵列310中的4个晶体管的排列结构相同。或者，假设还在第一存储阵列310中的第二布线层中设置了4个电容单元，则第一冗余阵列320中的第二布线层中也设置了4个电容单元。并且，第一冗余阵列320中的4个晶体管与4个电容单元的排列结构与第一存储阵列310中的4个晶体管与4个电容单元的排列结构相同。

可选地，第一存储阵列与第一冗余阵列的堆叠结构还可以包括以下结构中的至少一种：字线、位线、板线平面或支柱；至少一个晶体管中的任一个晶体管与字线、位线、或支柱相连；或者，至少一个电容单元中的任一个电容单元设置于板线平面与支柱的交点处。

应理解，在第一冗余阵列320具有与第一存储阵列310相同的堆叠结构的基础上，第一冗余阵列320可以具有与第一存储阵列310完全相同的电子元件，或者可以具有与第一存储阵列310部分相同的电子元件。

例如，假设存储器为铁电存储器，并且第一存储阵列310包括如图2所示的1TnC结构中的所有电子元件，例如字线、位线、板线平面、支柱、晶体管与电容单元，则第一冗余阵列320也可以包括如图2所示的1TnC结构中的所有电子元件。或者，第一冗余阵列可以包括如图2所示的1TnC结构中的部分电子元件。

可选地，第一存储阵列310可以与存储器外的外部电路电连接。或者，第一存储阵列310可以处于电路通路中，即第一存储阵列310所在的电路为通路。或者，第一存储阵列310不能处于电路断路中，即第一存储阵列310所在的电路不能为断路。由于第一存储阵列310可以与存储器外的外部电路电连接，因此第一存储阵列310可以用于存储数据，即具有如存储数据的实质性功能。

可选地，第一冗余阵列320无法与存储器外的外部电路或存储器中的电路电连接。或者，第一冗余阵列320无法处于电路通路中，即第一冗余阵列320所在的电路不是通路。或者，第一冗余阵列320可以处于电路断路中，即第一冗余阵列320所在的电路为断路。由于第一冗余阵列320虽然具有与第一存储阵列310相同的堆叠结构，但第一冗余阵列320无法与存储器外的外部电路电连接，因此第一冗余阵列320不能用于存储数据，即不具有如存储数据的实质性功能。

第一冗余阵列320可以与第一存储阵列310在第一维度上的尺寸相同或相近，第一冗余阵列320在第一维度的尺寸可以包括长、宽、高、体积、包含的存储单元的阵列数等。示例性地，第一冗余阵列320在第一维度的尺寸可以与第一存储阵列310在第一维度的尺寸相同。或者，第一冗余阵列320在第一维度的尺寸可以与第一存储阵列310在第一维度的尺寸的差值的绝对值小于第一阈值，该第一阈值为非负数。

例如，第一冗余阵列320在第一维度的尺寸与第一存储阵列310在第一维度的尺寸相同，可以包括：第一冗余阵列320的长与第一存储阵列310的长相同，或者第一冗余阵列320的体积与第一存储阵列310的体积相同等，或者第一冗余阵列320包含的存储单元的阵列数与第一存储阵列310包含的存储单元的阵列数相同等，本申请实施例对此并不限定。

第一冗余阵列320在第一维度的尺寸与第一存储阵列310在第一维度的尺寸的差值的绝对值小于第一阈值，可以包括：第一冗余阵列320在第一维度的尺寸与第一存储阵列310在第一维度的尺寸的差值小于第一阈值，或者第一存储阵列310在第一维度的尺寸与第一冗余阵列320在第一维度的尺寸的差值小于第一阈值，本申请实施例对此并不限定。

第一冗余阵列320在第一维度的尺寸与第一存储阵列310在第一维度的尺寸的差值小于第一阈值，可以包括：第一冗余阵列320的长与第一存储阵列310的长的差值小于第一阈值。或者，第一冗余阵列320的宽与第一存储阵列310的宽的差值小于第一阈值。或者，第一冗余阵列320的高与第一存储阵列310的高的差值小于第一阈值等。或者，第一冗余阵列320包含的存储单元的阵列数与第一存储阵列310包含的存储单元的阵列数的差值小于第一阈值等，本申请实施例对此并不限定。

第一冗余阵列320在第一维度的尺寸与第一存储阵列310在第一维度的尺寸的差值小于第一阈值与上述描述类似，此处不再赘述。

根据不同的实际需求或不同的CMP工艺过程，第一阈值可以相同，也可以不同，本申请实施例对此并不限定。例如，若第一冗余阵列320的长与第一存储阵列310的长的差值小于第一阈值，则第一阈值可以是100纳米(nanometer，nm)。若第一冗余阵列320包含的阵列数与第一存储阵列310包含的阵列数的差值小于第一阈值，则第一阈值可以是50×50。

若第一阈值较大，则第一冗余阵列320与第一存储阵列310在第一维度的尺寸的差值较大，从而使得该层的结构较不均匀，并会使得第一存储阵列310的边缘部分与中心部分的周围环境不一致。由于该层的结构较不均匀，因此在CMP工艺过程后会导致该层的平滑度较低。由于第一存储阵列310的边缘部分与中心部分的周围环境不一致，因此在光刻工艺过程中，容易使第一存储阵列310的关键尺寸产生偏差。若第一阈值较小，则第一冗余阵列320与第一存储阵列310在第一维度的尺寸的差值较小，从而可以使该层的结构较为均匀，并可以使得第一存储阵列310的边缘部分与中心部分的周围环境较为一致。但为使第一冗余阵列320与第一存储阵列310在第一维度的尺寸的差值较小，需要较为精准的制备技术，在制备过程中所需的时间可能较多。

在第一冗余阵列320在第一维度的尺寸与第一存储阵列310在第一维度的尺寸的差值小于第一阈值的情况下，可以将第一冗余阵列320划分为第一部分与第二部分。该第一冗余阵列320的第一部分为与第一存储阵列310的存储单元的阵列数与堆叠结构相同的部分，即该第一冗余阵列320的第一部分包括的存储单元的阵列数与堆叠结构与第一存储阵列310相同。该第一冗余阵列320的第二部分可以是mT结构、nC结构或mTnC结构中的任一种。mT结构包括m个如图2所示的后道垂直晶体管230，nC结构包括n个如图2所示的铁电电容单元250。该第一冗余阵列320的第二部分与第一部分相连接。

以第一存储阵列310为1TnC结构为例。第一冗余阵列320的第一部分可以为1TnC结构，第一冗余阵列320的第二部分可以为在第一部分的下端、并与第一部分中的1T结构连接的一个或多个如图2所示的后道垂直晶体管230。或者，第一冗余阵列320的第二部分可以为在第一部分的上端、并与第一部分中的nC结构连接的一个或多个如图2所示的铁电电容单元250。或者，第一冗余阵列320的第二部分可以为在第一部分的左端、并与第一部分中的左端的1TnC结构连接的一个或多个1TnC结构。或者，第一冗余阵列320的第二部分可以为在第一部分的右端、并与第一部分中的右端的1TnC结构连接的一个或多个1TnC结构。

第一冗余阵列320与第一存储阵列310之间的间距可以小于第六阈值。根据不同的CMP工艺过程，第六阈值可以相同，也可以不同，本申请实施例对此并不限定。例如，第六阈值的取值范围可以为1微米至10微米。若第六阈值较大，则第一冗余阵列320与第一存储阵列310之间的间距较大，容易使该层中的结构较不均匀，从而使CMP工艺过程后该层较不平滑。若第六阈值较小，则第一冗余阵列320与第一存储阵列310之间的间距较小，也可能使该层中的结构较不均匀，并且在存储器的制备工艺过程中，可能出现漏电问题。

可选地，第一冗余阵列320可以与第一存储阵列310的堆叠结构相同，并且第一冗余阵列320中可以仅包括金属导线。或者，第一冗余阵列320可以与第一存储阵列310的堆叠结构相同，并且第一冗余阵列320中可以包括与第一存储阵列310中包括的电子元件类似的电子元件。例如，假设第一存储阵列310为如图2所示的1TnC结构，则第一冗余阵列320中可以包括与图2所示的1TnC结构所包括的晶体管(即后道垂直晶体管230)或电容单元(即铁电电容单元250)等类似的电子元件，但第一冗余阵列320中的晶体管或电容单元可以不实现如存储等实质功能。

可选地，存储器100还可以包括第二冗余阵列。该第二冗余阵列可以与第一存储阵列310、以及第一冗余阵列320位于同一高度层。例如，在第一存储阵列310与第一冗余阵列320位于第一高度层的情况下，第二冗余阵列也位于第一高度层。

第二冗余阵列可以位于第一存储阵列310远离第一冗余阵列320的另一侧，即第二冗余阵列可以位于如图5所示的第一存储阵列310的左侧。第二冗余阵列可以与第一存储阵列310的分层结构或堆叠结构相同。第二冗余阵列在第一维度的尺寸可以与第一存储阵列310在第一维度的尺寸相同或相近。第二冗余阵列与第一存储阵列310在第一维度的尺寸的关系与第一冗余阵列320与第一存储阵列310在第一维度的尺寸的关系类似，此处不再赘述。第二冗余阵列与第一存储阵列的间距可以小于第六阈值，即可以与第一冗余阵列与第一存储阵列的间距类似，此处不再赘述。

可选地，存储器100还可以包括第三冗余阵列。该第三冗余阵列可以位于第一冗余阵列远离第一存储阵列的一侧，并与第一冗余阵列位于同一高度层。该第三冗余阵列与第一冗余阵列之间的间距可以小于第六阈值，即可以与第一冗余阵列与第一存储阵列之间的间距类似。该第三冗余阵列可以与第一冗余阵列类似，此处不再赘述。

可选地，存储器100还可以包括第四冗余阵列。该第四冗余阵列可以位于第二冗余阵列远离第一存储阵列的一侧，并与第二冗余阵列位于同一高度层。该第四冗余阵列与第二冗余阵列之间的间距可以小于第六阈值，即可以与第二冗余阵列与第一存储阵列之间的间距类似。该第四冗余阵列与第二冗余阵列类似，此处不再赘述。

可选地，存储器100还可以包括第五冗余阵列。该第五冗余阵列可以位于第一存储阵列的上端，并且与该第一存储阵列位于同一高度层。该第五冗余阵列可以与第一存储阵列共同构成mTnC结构。例如，假设第一存储阵列仅包括mT结构，则第五冗余阵列可以为nC结构，并且第五冗余阵列可以位于第一存储阵列的上端，并与第一存储阵列的mT结构相连接，从而构成mTnC结构。在第五冗余阵列为nC结构的情况下，第五冗余阵列可以包括n个电容单元，n为大于或等于1的正整数。其中，n个电容单元中的每个电容单元与图2中的铁电电容单元250类似，或者n个电容单元中的每个电容单元与图3中的铁电电容单元类似。

可选地，存储器100还可以包括第六冗余阵列。该第六冗余阵列可以位于第一存储阵列的下端，并且与该第一存储阵列位于同一高度层。该第六冗余阵列可以与第一存储阵列共同构成mTnC结构。例如，假设第一存储阵列仅包括nC结构，则第六冗余阵列可以为1T结构，并且第六冗余阵列可以位于第一存储阵列的下端，并与第一存储阵列的nC结构相连接，从而构成mTnC结构。在第六冗余阵列为1T结构的情况下，第六冗余阵列可以包括1个晶体管，该晶体管与图2中的后道垂直晶体管230类似，或者与图3中的后道垂直晶体管类似。

可选地，存储器300中还可以设置第一金属结构与第一冗余结构。存储器300中还可以设置第一通孔，该第一通孔可以连接第一冗余阵列与第一冗余结构。具体可以参见图6的描述。

可选地，存储器300中还可以设置第二金属结构与第二冗余结构。存储器300中还可以设置第二通孔，该第二通孔可以连接第一冗余阵列与第二冗余结构。具体可以参见图7的描述。

图5所示的存储器300可以在第一存储阵列310的同一高度层中设置与第一存储阵列310的分层结构或堆叠结构相同的第一冗余阵列320，从而可以使该层的结构较为均匀，避免CMP过程中对金属的过度刻蚀，增加该层的平滑度。图5所示的存储器300还可以使第一存储阵列310的边缘部分与中心部分的存储单元的周围环境一致，从而避免在光刻工艺过程中，对第一存储阵列的关键尺寸造成偏差。

图6是本申请实施例提供的存储器400的示意性结构图。图6中的存储器400包括第一金属结构410、第一冗余结构420、第一通孔430、第一存储阵列440、第一冗余阵列450、通孔460与衬底470。

其中，衬底470设置于如图6所示的除衬底470外其他结构的最低的高度层，即衬底470低于第一高度。第一高度可以为第一高度层距离衬底470的高度。该高度为一个区间，而不是一个具体的数值。

第一金属结构410可以为金属导线，可以用于导电。第一金属结构410相对于衬底470的高度为第二高度，即第一金属结构410位于第二高度层，该第二高度层设置于第一高度层朝衬底470的方向。也就是说，该第二高度层低于第一存储阵列440与第一冗余阵列450所在的第一高度层，并且该第二高度层高于衬底470。第二高度层的高度可以为第二高度层距离衬底470的高度。该高度为一个区间，而不是一个具体的数值。

第一金属结构410可以与图1中的M1-M4中的任一个金属结构类似。

可选地，第一金属结构410可以与存储器外的外部电路电连接。或者，第一金属结构410可以处于电路通路中，即第一金属结构410所在的电路为通路。或者，第一金属结构410不能处于电路断路中，即第一金属结构410所在的电路不能为断路。

第一冗余结构420与第一金属结构410相对于衬底470的高度相同，即第一冗余结构420与第一金属结构410位于同一高度层。也就是说，第一冗余结构420位于第二高度层。

可选地，第一冗余结构420可以为金属块或金属片，或者第一冗余结构420可以为金属导线。第一冗余结构420无法与存储器外的外部电路或存储器中的电路电连接。或者，第一冗余结构420无法处于电路通路中，即第一冗余结构420所在的电路不是通路。或者，第一冗余结构420可以处于电路断路中，即第一冗余结构420所在的电路为断路。

第一冗余结构420与第一金属结构410的材质相同或相近。例如，假设第一金属结构410为金属导线，则第一冗余结构420可以为与第一金属结构的密度相同或相近的金属块或金属片。第一冗余结构420可以与图1中的DM1-DM4中的任一个冗余结构类似。

第一冗余结构420与第一金属结构410在第二维度上的尺寸相同或相近。示例性地，第一冗余结构420在第二维度的尺寸可以与第一金属结构410在第二维度的尺寸相同。或者，第一冗余结构420在第二维度的尺寸可以与第一金属结构410在第二维度的尺寸的差值的绝对值小于第二阈值，该第二阈值为非负数。

在第一金属结构为金属导线的情况下，该第一金属结构在第二维度的尺寸可以是金属导线的宽度等。

例如，第一冗余结构420在第二维度的尺寸与第一金属结构410在第二维度的尺寸相同，可以包括：第一冗余结构420的宽度与第一金属结构410的宽度相同。

例如，第一冗余结构420在第二维度的尺寸与第一金属结构410在第二维度的尺寸的差值的绝对值小于第二阈值，可以包括：第一冗余结构420在第二维度的尺寸可以与第一金属结构410在第二维度的尺寸的差值小于第二阈值，或者第一金属结构410在第二维度的尺寸可以与第一冗余结构420在第二维度的尺寸的差值小于第二阈值，本申请实施例对此并不限定。

例如，第一冗余结构420在第二维度的尺寸与第一金属结构410在第二维度的尺寸的差值小于第二阈值，可以包括：第一冗余结构420的宽度可以与第一金属结构410的宽度的差值小于第二阈值，本申请实施例对此并不限定。

第一金属结构410在第二维度的尺寸与第一冗余结构420在第二维度的尺寸的差值与第二阈值的关系与上述描述类似，此处不再赘述。

根据不同的实际需求或不同的CMP工艺过程，第二阈值可以相同，也可以不同，本申请实施例对此并不限定。例如，若第一冗余结构420的宽度与第一金属结构410的宽度的差值小于第二阈值，则第二阈值可以是90纳米(nanometer，nm)。

若第二阈值较大，则第一冗余结构420与第一金属结构410在第二维度的尺寸的差值较大，从而使得该层的结构较不均匀，因此在CMP工艺过程后会导致该层的平滑度较低。若第二阈值较小，则第一冗余结构420与第一金属结构410在第二维度的尺寸的差值较小，从而可以使该层的结构较为均匀，但可能在工艺过程中需要花费较多的时间。

第一通孔430用于连接第一冗余结构420与第一冗余阵列450。第一通孔430包括导电材料，第一通孔430用于在第一冗余结构420与第一冗余阵列450之间导电，从而可以传输制备存储器400的过程中产生的等离子体，避免导致后道的器件失效，提高后道器件的可靠性。

可选地，第一通孔430无法与存储器外的外部电路或存储器中的电路电连接。或者，第一通孔430无法处于电路通路中，即第一通孔430所在的电路不是通路。或者，第一通孔430可以处于电路断路中，即第一通孔430所在的电路为断路。虽然第一冗余阵列450具有与第一存储阵列440相同的堆叠结构，但第一冗余结构420、第一通孔430与第一冗余阵列450无法与存储器外的外部电路电连接，因此第一冗余阵列450不能用于存储数据，即不具有如存储数据的实质性功能。

第一存储阵列440与图5中的第一存储阵列310类似，此处不再赘述。

第一冗余阵列450与图5中的第一冗余阵列320类似，此处不再赘述。

通孔460位于第一高度层与第二高度层之间，可以用于连接第一金属结构410与第一存储阵列440。通孔460还可以用于导电。通孔460与图1中的通孔CONT1类似。

通孔460可以与存储器外的外部电路电连接。或者，通孔460可以处于电路通路中，即通孔460所在的电路为通路。或者，通孔460不能处于电路断路中，即通孔460所在的电路不能为断路。由于第一金属结构410、第一存储阵列440与通孔460可以与存储器外的外部电路电连接，因此第一存储阵列440可以用于存储数据，即具有如存储数据的实质性功能。

衬底470设置于第一金属结构410远离第一存储阵列440的方向。衬底470可以与图1中的前道结构FEOL类似。

图6所示的存储器400可以使第一存储阵列的边缘部分与中心部分的周围环境较为一致，从而避免光的反射或衍射造成的偏差。图6所示的存储器400还可以通过增加第一冗余阵列与第一冗余结构，从而使存储器中存储阵列或金属结构所在层的结构较为均匀，避免造成金属层碟形或介质层侵蚀现象，增加该层的平滑度。图6所示的存储400还可以通过第一通孔为工艺过程中产生的等离子体提供泄放通道，从而避免对后道器件的损害。

图7是本申请实施例的存储器500的示意性结构图。图7中的存储器500包括第三金属结构501、第三冗余结构502、第一金属结构503、第一冗余结构504、第一存储阵列506、第一冗余阵列507、第二金属结构509、第二冗余结构510、第四金属结构511、第四冗余结构512、通孔513、通孔514与衬底515。

其中，第一冗余阵列507通过第一通孔505与第一冗余结构504连接，第一冗余阵列507通过第二通孔508与第二冗余结构510连接。衬底515设置于如图7所示的除衬底515外其他结构的最低的高度层，即衬底515低于第一高度。衬底515可以与图1中的前道结构FEOL类似，或者与图6中的衬底470类似，此处不再赘述。第一高度可以为第一高度层相对于衬底515的高度。

第一存储阵列506与第一冗余阵列507位于第一高度层。第一存储阵列506与图5中的第一存储阵列310类似，此处不再赘述。第一冗余阵列507与图5中的第一冗余阵列320类似，此处不再赘述。

第三金属结构501与第三冗余结构502相对于衬底515的高度相同。第三金属结构501与第三冗余结构502相对于衬底515的高度为第四高度，即第三金属结构501与第三冗余结构502位于第四高度层，该第四高度层设置于第一高度层朝衬底的方向。也就是说，该第四高度层低于第一存储阵列506与第一冗余阵列507所在的第一高度层，并且该第四高度层高于衬底515。第四高度层的高度可以为第四高度层距离衬底515的高度。该高度为一个区间，而不是一个具体的数值。

可选地，第三金属结构501可以与存储器外的外部电路电连接。或者，第三金属结构501可以处于电路通路中，即第三金属结构501所在的电路为通路。或者，第三金属结构501不能处于电路断路中，即第三金属结构501所在的电路不能为断路。

可选地，第三冗余结构502无法与存储器外的外部电路或存储器中的电路电连接。或者，第三冗余结构502无法处于电路通路中，即第三冗余结构502所在的电路不是通路。或者，第三冗余结构502可以处于电路断路中，即第三冗余结构502所在的电路为断路。

第三金属结构501在第四维度的尺寸与第三冗余结构502在第四维度的尺寸的差值小于第四阈值。第三金属结构501与图6中的第一金属结构410类似，此处不再赘述。第三冗余结构502与图6中的第一冗余结构420类似，此处不再赘述。第三金属结构501在第四维度的尺寸与第一金属结构410在第二维度的尺寸类似，此处不再赘述。

第一金属结构503与第一冗余结构504位于第二高度层。该第二高度层设置于第一高度层与第四高度层之间，即该第二高度层低于第一存储阵列506与第一冗余阵列507所在的第一高度层，并且该第二高度层高于第三金属结构501与第三冗余结构502所在的第四高度层。第二高度层的高度可以为第二高度层距离衬底515的高度。

第一金属结构503与图6中的第一金属结构410类似，此处不再赘述。第一冗余结构504与图6中的第一冗余结构420类似，此处不再赘述。

通孔513位于第一高度层与第二高度层之间，通孔513可以用于导电。通孔513与图1中的通孔CONT1类似，或者可以与图6中的通孔460类似。

第一通孔505用于连接第一冗余阵列507与第一冗余结构504。第一通孔505与图6中的第一通孔430类似，此处不再赘述。

第二金属结构509与第二冗余结构510相对于衬底515的高度相同。第二金属结构509与第二冗余结构510相对于衬底515的高度为第三高度，即第二金属结构509与第二冗余结构510位于第三高度层，该第三高度层设置于第一高度层远离衬底的方向。也就是说，该第三高度层高于第一存储阵列506与第一冗余阵列507所在的第一高度层。第三高度层的高度可以为第三高度层距离衬底515的高度。该高度为一个区间，而不是一个具体的数值。

第二金属结构509可以为金属导线，可以用于导电。第二金属结构509可以与图1中的金属结构M5-M8类似。

可选地，第二金属结构509可以与存储器外的外部电路电连接。或者，第二金属结构509可以处于电路通路中，即第二金属结构509所在的电路为通路。或者，第二金属结构509不能处于电路断路中，即第二金属结构509所在的电路不能为断路。

可选地，第二冗余结构510可以是金属块或金属片，或者可以是金属导线。第二冗余结构510无法与存储器外的外部电路或存储器中的电路电连接。或者，第二冗余结构510无法处于电路通路中，即第二冗余结构510所在的电路不是通路。或者，第二冗余结构510可以处于电路断路中，即第二冗余结构510所在的电路为断路。

第二冗余结构510与第二金属结构509的材质相同或相近。例如，假设第二金属结构509为金属导线，则第二冗余结构510为与第二金属结构的密度相同或相近的金属块或金属片。第二冗余结构510可以与图1中的冗余结构DM5-DM8类似。

第二冗余结构510与第二金属结构509在第三维度上的尺寸相同或相近。示例性地，第二冗余结构510在第三维度的尺寸可以与第二金属结构509在第三维度的尺寸相同。或者，第二冗余结构510在第三维度的尺寸可以与第二金属结构509在第三维度的尺寸的差值的绝对值小于第三阈值，该第三阈值为非负数。

在第二金属结构509为金属导线的情况下，该第二金属结构509在第三维度的尺寸可以是金属导线的宽度等。

例如，第二冗余结构510在第三维度的尺寸与第二金属结构509在第三维度的尺寸相同，可以包括：第二冗余结构510的宽度与第二金属结构509的宽度相同。

例如，第二冗余结构510在第三维度的尺寸与第二金属结构509在第三维度的尺寸的差值的绝对值小于第三阈值，可以包括：第二冗余结构510在第三维度的尺寸可以与第二金属结构509在第三维度的尺寸的差值小于第三阈值，或者第二金属结构509在第三维度的尺寸可以与第二冗余结构510在第三维度的尺寸的差值小于第三阈值，本申请实施例对此并不限定。

例如，第二冗余结构510在第三维度的尺寸与第二金属结构509在第三维度的尺寸的差值小于第三阈值，可以包括：第二冗余结构510的宽度可以与第二金属结构509的宽度的差值小于第三阈值，本申请实施例对此并不限定。

第二金属结构509在第三维度的尺寸与第二冗余结构510在第三维度的尺寸的差值与第三阈值的关系与上述描述类似，此处不再赘述。

根据不同的实际需求或不同的CMP工艺过程，第三阈值可以相同，也可以不同，本申请实施例对此并不限定。例如，若第二冗余结构510的宽度与第二金属结构509的宽度的差值小于第三阈值，则第三阈值可以是100纳米(nanometer，nm)。

若第三阈值较大，则第二冗余结构510与第二金属结构509在第三维度的尺寸的差值较大，从而使得该层的结构较不均匀，因此在CMP工艺过程后会导致该层的平滑度较低。若第三阈值较小，则第二冗余结构510与第二金属结构509在第三维度的尺寸的差值较小，从而可以使该层的结构较为均匀，但可能在工艺过程中需要花费较多时间。

通孔514位于第一高度层与第三高度层之间，通孔514可以用于导电。通孔514与图1中的通孔CONT2类似。

可选地，通孔514可以与存储器外的外部电路电连接。或者，通孔514可以处于电路通路中，即通孔514所在的电路为通路。或者，通孔514不能处于电路断路中，即通孔514所在的电路不能为断路。由于第一金属结构503、通孔513、第一存储阵列506、通孔514与第二金属结构509可以与存储器外的外部电路电连接，因此第一存储阵列506可以存储数据，即具有如存储数据的实质性功能。

第二通孔508用于连接第一冗余阵列507与第二冗余结构510。第二通孔包括导电材料，第二通孔用于在第一冗余阵列507与第二冗余结构510之间导电，从而可以传输制备存储器500的过程中产生的等离子体，避免导致后道的器件失效。

可选地，第二通孔508无法与存储器外的外部电路或存储器中的电路电连接。或者，第二通孔508无法处于电路通路中，即第二通孔508所在的电路不是通路。或者，第二通孔508可以处于电路断路中，即第二通孔508所在的电路为断路。虽然第一冗余阵列507具有与第一存储阵列506相同的堆叠结构，但由于第一冗余结构504、第一通孔505、第一冗余阵列507、第二通孔508、第二冗余结构510无法与存储器外的外部电路电连接，因此第一冗余阵列507不能用于存储数据，即不能具有如存储数据的实质性功能。

第四金属结构511与第四冗余结构512相对于衬底515的高度相同。第四金属结构511与第四冗余结构512相对于衬底515的高度为第五高度，即第四金属结构511与第四冗余结构512位于第五高度层，该第五高度层设置于第三高度层远离衬底的方向。也就是说，该第五高度层高于第二金属结构509与第二冗余结构510所在的第三高度层。第五高度层的高度可以为第五高度层距离衬底515的高度。该高度为一个区间，而不是一个具体的数值。

第四金属结构在第五维度的尺寸与第四冗余结构在第五维度的尺寸的差值小于第五阈值。第四金属结构511与第二金属结构509类似，此处不再赘述。第四冗余结构512与第二冗余结构510类似，此处不再赘述。第四金属结构在第五维度的尺寸与第二金属结构509在第三维度的尺寸类似，此处不再赘述。

可选地，第四金属结构511可以是金属导线。第四金属结构511可以与存储器外的外部电路电连接。或者，第四金属结构511可以处于电路通路中，即第四金属结构511所在的电路为通路。或者，第四金属结构511不能处于电路断路中，即第四金属结构511所在的电路不能为断路。

可选地，第四冗余结构512可以是金属块或金属片，或者可以是金属导线。第四冗余结构512无法与存储器外的外部电路或存储器中的电路电连接。或者，第四冗余结构512无法处于电路通路中，即第四冗余结构512所在的电路不是通路。或者，第四冗余结构512可以处于电路断路中，即第四冗余结构512所在的电路为断路。

可选地，存储器500中可以包括一个或多个第一金属结构以及一个或多个第一冗余结构，该一个或多个第一金属结构与一个或多个第一冗余结构一一对应。该一个或多个第一冗余结构中的每个第一冗余结构与该第一冗余结构对应的第一金属结构位于同一层。该第一个或多个第一冗余结构中的每个第一冗余结构设置于第一高度层朝衬底515的方向，即每个第一冗余结构低于第一冗余阵列所在的第一高度层。

或者，存储器500中可以包括一个或多个第三金属结构以及一个或多个第三冗余结构，该一个或多个第三金属结构与一个或多个第三冗余结构一一对应。该一个或多个第三冗余结构中的每个第三冗余结构与该第三冗余结构对应的第三金属结构位于同一层。该第一个或多个第三冗余结构中的每个第三冗余结构设置于第一高度层朝衬底515的方向，即每个第三冗余结构低于第一冗余阵列所在的第一高度层。

可选地，存储器500中可以包括一个或多个第二金属结构以及一个或多个第二冗余结构，该一个或多个第二金属结构与一个或多个第二冗余结构一一对应。该一个或多个第二冗余结构中的每个第二冗余结构与该第二冗余结构对应的第二金属结构位于同一层。该第一个或多个第二冗余结构中的每个第二冗余结构设置于第一高度层远离衬底515的方向，即每个第二冗余结构高于第一冗余阵列所在的第一高度层。

或者，存储器500中可以包括一个或多个第四金属结构以及一个或多个第四冗余结构，该一个或多个第四金属结构与一个或多个第四冗余结构一一对应。该一个或多个第四冗余结构中的每个第四冗余结构与该第四冗余结构对应的第四金属结构位于同一层。该第一个或多个第四冗余结构中的每个第四冗余结构设置于第一高度层远离衬底515的方向，即每个第四冗余结构高于第一冗余阵列所在的第一高度层。

可选地，存储器500中还可以包括至少一个第三通孔或至少一个第四通孔。该至少一个第三通孔中的每个第三通孔与至少一个第四通孔中的每个第四通孔可以用于传输制备存储器500的过程中产生的等离子体，避免导致后道的器件，提高后道器件的可靠性。

可选地，第三通孔可以用于连接相邻的第一冗余结构和第三冗余结构，该第一冗余结构与第三冗余结构在垂直方向上部分或全部区域重叠，并且第一冗余结构与第三冗余结构之间的间距小于第七阈值。

例如，存储器500中还可以包括连接相邻的第一冗余结构504与第三冗余结构502的第三通孔，该第一冗余结构504与第三冗余结构502在垂直方向上部分或全部区域重叠，并且第一冗余结构504与第三冗余结构502之间的间距小于第七阈值。

可选地，第四通孔可以用于连接相邻的第二冗余结构和第四冗余结构，并且该第二冗余结构与第四冗余结构在垂直方向上部分或全部区域重叠，并且第二冗余结构与第四冗余结构之间的间距小于第八阈值。

例如，存储器500中还可以包括连接相邻的第二冗余结构510与第四冗余结构512的第四通孔，该第二冗余结构510与第四冗余结构512在垂直方向上部分或全部区域重叠，并且第二冗余结构510与第四冗余结构512之间的间距小于第八阈值。

在存储器500中包括至少两个第一冗余结构时，存储器500中还包括用于连接该至少两个第一冗余结构中相邻的两个第一冗余结构的第三通孔。该相邻的两个第一冗余结构在垂直方向上部分或全部区域重叠，并且该相邻的两个第一冗余结构的间距小于第七阈值。

或者，在存储器500中包括至少两个第三冗余结构时，存储器500中还包括用于连接该至少两个第三冗余结构中相邻的两个第三冗余结构的第三通孔。该相邻的两个第三冗余结构在垂直方向上部分或全部区域重叠，并且该相邻的两个第三冗余结构的间距小于第七阈值。

根据不同的实际需求或不同的CMP工艺过程，第七阈值可以相同，也可以不同，本申请实施例对此并不限定。例如，第七阈值的取值范围大约为90纳米至120纳米。

若第七阈值较大，则第三通孔连接的两个冗余结构之间的间距较大，工艺难度较大，并且容易使两个冗余结构之间断连。若第七阈值较小，则第三通孔连接的两个冗余结构之间的间距较小，工艺难度较小，但容易出现漏电问题，从而使器件不稳定。

在存储器500中包括至少两个第二冗余结构时，存储器500中还包括用于连接该至少两个第二冗余结构中相邻的两个第二冗余结构的第四通孔。该相邻的两个第二冗余结构在垂直方向上部分或全部区域重叠，并且该相邻的两个第二冗余结构的间距小于第八阈值。

在存储器500中包括至少两个第四冗余结构时，存储器500中还包括用于连接该至少两个第四冗余结构中相邻的两个第四冗余结构的第四通孔。该相邻的两个第四冗余结构在垂直方向上部分或全部区域重叠，并且该相邻的两个第四冗余结构的间距小于第八阈值。

根据不同的实际需求或不同的CMP工艺过程，第八阈值可以相同，也可以不同，本申请实施例对此并不限定。例如，第八阈值的取值范围可以为200纳米至400纳米。

若第八阈值较大，则第四通孔连接的两个冗余结构之间的间距较大，工艺难度较大，并且容易使两个冗余结构之间断连。若第八阈值较小，则第四通孔连接的两个第二冗余结构之间的间距较小，工艺难度较小，但容易出现漏电问题，从而使器件不稳定。

可选地，存储器500中还可以包括第五通孔。该第五通孔可以用于传输制备存储器500的过程中产生的等离子体，避免导致后道的器件失效，提高后道器件的可靠性。

可选地，第五通孔可以用于连接相邻的第一冗余结构与第二冗余结构。该相邻的第一冗余结构与第二冗余结构在垂直方向上存在部分区域或全部区域重叠，并且该第一冗余结构与第二冗余结构之间的间距小于第九阈值。

例如，在存储器500中不包括位于第一冗余结构504与第二冗余结构510之间的第一存储阵列506或第一冗余阵列507的情况下，存储器500中还包括连接相邻的第一冗余结构504和第二冗余结构510的第五通孔。该相邻的第一冗余结构504与第二冗余结构510存在部分区域或全部区域重叠，并且第一冗余结构504与第二冗余结构510之间的间距小于第九阈值。

根据不同的实际需求或不同的CMP工艺过程，第九阈值可以相同，也可以不同，本申请实施例对此并不限定。例如，第九阈值的取值范围可以为100纳米至300纳米。

若第九阈值较大，则相邻的第一冗余结构与第二冗余结构之间的间距较大，工艺难度较大，并且容易使两个冗余结构之间断连。若第九阈值较小，则相邻的第一冗余结构与第二冗余结构之间的间距较小，工艺难度较小，但容易出现漏电问题，从而使器件不稳定。

图7所示的存储器500可以使第一存储阵列的边缘部分与中心部分的周围环境较为一致，从而避免光刻工艺过程中造成的偏差。图7所示的存储器500还可以通过增加第一冗余阵列、第一冗余结构、第二冗余结构，从而提高每个高度层中结构的均匀性，增加CMP过程后该层的平滑度。图7所示的存储器500还可以通过第一通孔、第二通孔释放工艺过程中产生的等离子体，从而提高后道器件的可靠性。

在实际工业制作过程中，本申请实施例中的存储器的切面示意图如图8、9所示。

图8为增加冗余阵列后的存储器的切面示意图。图8中包括如图1所示的除冗余结构DM0之外的所有结构。图8中还包括冗余阵列DMC。

冗余阵列DMC与存储阵列MC相对于前道结构FEOL的高度相同，即冗余阵列DMC与存储阵列MC位于同一高度层。DMC与图5-7中的第一冗余阵列类似，即DMC中具有与存储阵列MC相同的堆叠结构。在实际制作过程中，DMC所在的高度层高于冗余结构DM4所在的高度层。

由于图8中的冗余阵列DMC与存储阵列MC的堆叠结构相同，因此存储阵列MC的边缘部分与中心部分的环境差异较小，在光刻工艺过程中，存储阵列MC的关键尺寸的偏差较小。并且，由于图8中的冗余阵列DMC所在的高度层的结构分布较为均匀，因此在CMP工艺过程中，该层不易出现较为严重的金属层碟形或介质层侵蚀问题。

图9为增加通孔后的存储器的切面示意图。图9中包括如图8所示的所有结构，并且图9中还包括通孔DCONT1与通孔DCONT2。

通孔DCONT1设置于冗余结构DM4与冗余阵列DMC之间，并且DCONT1与CONT1相对于FEOL的高度相同，即DCONT1与CONT1位于同一高度层。DCONT1设置于DM4朝冗余阵列DMC的方向。在实际制作过程中，DCONT1所在的高度层高于DM4所在的高度层。DCONT1与图6中的第一通孔430类似，或者与图7中的第一通孔505类似。

通孔DCONT2设置于冗余结构DM5与冗余阵列DMC之间，并且DCONT2与CONT2相对于FEOL的高度相同，即DCONT2与CONT2位于同一高度层。DCONT2设置于DM5朝冗余阵列DMC的方向。在实际制作过程中，DCONT2所在的高度层高于冗余阵列DMC所在的高度层。DCONT2与图7中的第二通孔508类似。

图9中的存储器通过增加连接冗余结构DM4与冗余阵列DMC的通孔DCONT1、以及连接冗余结构DM5与DMC的通孔DCONT2，从而释放工艺过程中产生的等离子体，避免对器件造成损坏。

图10是存储器的制备方法，图10所示的方法包括如下步骤。

S610，形成存储器的衬底。

可选地，存储器的衬底可以设置于最低的高度层，即衬底可以低于第一高度。该第一高度为第一存储阵列与第一冗余阵列相对于衬底的高度。

可选地，衬底可以为各种形式的衬底，例如可以是硅衬底、体半导体材料衬底、绝缘体上半导体衬底、化合物半导体衬底等，本申请实施例对此并不限定。衬底可以与图1中的前道结构FEOL、图5中的衬底330、图6中的衬底470、或图7中的衬底515类似。

S620，在相对于衬底的相同高度中形成第一存储阵列与第一冗余阵列。

在相对于衬底的相同高度中形成第一存储阵列与第一冗余阵列，该第一存储阵列与第一冗余阵列相对于衬底的高度可以为第一高度。该第一高度为一个区间，而不是一个具体的数值。也就是说，可以将第一冗余阵列与第一存储阵列设置在同一高度层中，例如第一高度层，如图5中的存储器300所示。

第一存储阵列具有由至少一个晶体管与至少一个电容单元构成的堆叠结构，第一存储阵列可以用于存储数据。

第一冗余阵列包括由至少一个晶体管与至少一个电容单元构成的堆叠结构，并且第一冗余阵列与第一存储阵列的堆叠结构相同。该第一冗余阵列与第一存储阵列在第一维度上的尺寸相近或相同。该第一冗余阵列可以与图5所示的第一冗余阵列320类似，该第一存储阵列可以与图5所示的第一存储阵列310类似。

可选地，第一存储阵列与第一冗余阵列的堆叠结构可以包括mTnC结构，其中mTnC结构包括堆叠的m个晶体管和n个电容单元，m、n为大于或等于1的正整数。

可选地，在相对于衬底的相同高度中形成第一存储阵列与第一冗余阵列，包括：在第一存储阵列与第一冗余阵列的同层中形成第一存储阵列的至少一个晶体管与第一冗余阵列的至少一个晶体管；在第一存储阵列与第一冗余阵列的同层中形成第一存储阵列的至少一个电容单元与第一冗余阵列的至少一个电容单元。该同层为同一布线层，或者为相同的多层布线层，本申请实施例对此并不限定。

可选地，第一存储阵列与第一冗余阵列的堆叠结构还可以包括以下结构中的至少一种：字线、位线、板线平面或支柱；至少一个晶体管中的任一个晶体管与字线、位线、或支柱相连；或者，至少一个电容单元中的任一个电容单元设置于板线平面与支柱的交点处。

应理解，在第一冗余阵列具有与第一存储阵列相同的堆叠结构的基础上，第一冗余阵列可以具有与第一存储阵列完全相同的电子元件，或者可以具有与第一存储阵列部分相同的电子元件。

可选地，第一存储阵列与存储器外的外部电路电连接，第一冗余阵列设置于电路断路中或不与存储器中的电路电连接。或者第一存储阵列可以设置于电路通路中，第一冗余阵列不能与存储器外的外部电路或存储器中的电路电连接。

可选地，本申请实施例对在存储器的第一高度层中形成第一存储阵列与第一冗余阵列的顺序并不限定。例如，可以首先在存储器的第一高度层中形成第一存储阵列，然后在存储器的第一高度层中形成第一冗余阵列。或者，可以首先在存储器的第一高度层中形成第一冗余阵列，然后在存储器的第一高度层中形成第一存储阵列。或者，可以同时在存储器的第一高度层中形成第一存储阵列与第一冗余阵列。

可选地，同时在第一高度层中形成第一存储阵列与第一冗余阵列包括：同时在第一高度层中形成第一存储阵列的至少一个电子元件、以及第一冗余阵列对应的至少一个电子元件。例如，同时在第一高度层中形成第一存储阵列的至少一个字线、以及第一冗余阵列对应的至少一个字线。或者，同时在第一高度层中形成第一存储阵列的至少一个位线、以及第一冗余阵列对应的至少一个位线等。

图10中的存储器的制备方法可以在第一存储阵列的同一高度层增加堆叠结构相同的第一冗余阵列，从而使第一存储阵列的边缘部分与中心部分的周围环境较为一致，避免光刻工艺造成的偏差。并且，增加堆叠结构相同的第一冗余阵列还可以使该高度层中的结构较为均匀，从而增加了CMP工艺过程后该层的平滑度。

图11是存储器的制备方法，图11所示的方法包括如下步骤。

S710，形成存储器的衬底。步骤S710与步骤S610类似，此处不再赘述。

S720，在相对于衬底的相同高度中形成第一金属结构与第一冗余结构。

第一金属结构与第一冗余结构相对于衬底的高度可以为第二高度，该第二高度为一个区间，而不是一个具体的数值。也就是说，可以将第一金属结构与第一冗余结构设置于第二高度层中。

该第二高度层设置于第一高度层朝存储器的衬底的方向，即第二高度层低于存储器的第一高度层。存储器中第二高度层的第一冗余结构与第一金属结构在第二维度的尺寸相同或相近，该第一冗余结构与第一金属结构的材质相同或相近。该第一金属结构可以与图7中的第一金属结构503类似，此处不再赘述。该第一冗余结构可以与图7中的第一冗余结构504类似，此处不再赘述。

可选地，可以同时在第二高度层中形成第一金属结构与第一冗余结构。

可选地，第一金属结构可以为金属导线。第一金属结构可以与存储器外的外部电路电连接。或者，第一金属结构可以处于电路通路中，即第一金属结构所在的电路为通路。或者，第一金属结构不能处于电路断路中，即第一金属结构所在的电路不能为断路。

可选地，第一冗余结构可以是金属块或金属片，或者可以是金属导线。第一冗余结构无法与存储器外的外部电路或存储器中的电路电连接。或者，第一冗余结构无法处于电路通路中，即第一冗余结构所在的电路不是通路。或者，第一冗余结构可以处于电路断路中，即第一冗余结构所在的电路为断路。

可选地，在第二高度层中形成第一金属结构与第一冗余结构之前，还可以在第四高度层中形成第三金属结构与第三冗余结构。该第四高度层设置于第二高度层朝衬底的方向，即第四高度层低于存储器的第二高度层，并且第四高度层高于衬底。该第三冗余结构与第三金属结构在第四维度的尺寸相同或相近，并且，该第三冗余结构与第三金属结构的材质相同或相近。该第三金属结构可以与图7中的第三金属结构501类似，此处不再赘述。该第三冗余结构可以与图7中的第三冗余结构502类似，此处不再赘述。

可选地，在第二高度层中形成第一金属结构与第一冗余结构之前，还可以形成第三通孔。该第三通孔用于连接相邻的第一冗余结构与第三冗余结构。该相邻的第一冗余结构与第三冗余结构存在部分区域或全部区域重叠，并且该第一冗余结构与第三冗余结构之间的间距小于第七阈值。

形成第三通孔的顺序为：首先在第四高度层中形成第三金属结构与第三冗余结构；其次形成第三通孔，该第三通孔的一侧连接第三冗余结构；然后在第二高度层中形成第一金属结构与第一冗余结构，该第一冗余结构与第三通孔的另一侧相连。

可选地，可以形成多个第一冗余结构，并且在相邻的两个第一冗余结构之间可以形成第三通孔，该相邻的两个第一冗余结构之间存在部分区域或全部区域重叠，并且两个第一冗余结构之间的间距小于第七阈值。在相邻的两个第一冗余结构之间形成第三通孔的实现方式与上述描述类似，此处不再赘述。

或者，可以形成多个第三冗余结构，并且在相邻的两个第三冗余结构之间可以形成第三通孔，该相邻的两个第三冗余结构之间存在部分区域或全部区域重叠，并且两个第三冗余结构之间的间距小于第七阈值。在相邻的两个第三冗余结构之间形成第三通孔的实现方式与上述描述类似，此处不再赘述。

S730，形成第一通孔。

在相对于衬底的相同高度中形成第一金属结构与第一冗余结构后，可以形成第一通孔。该第一通孔用于连接该第一冗余结构与第一冗余阵列，即该第一通孔可以设置于第一高度层与第二高度层之间。该第一通孔与图6中的第一通孔430类似，或者与图7中的第一通孔505类似。

可选地，第一通孔无法与存储器外的外部电路或存储器中的电路电连接。或者，第一通孔无法处于电路通路中，即第一通孔所在的电路不是通路。或者，第一通孔可以处于电路断路中，即第一通孔所在的电路为断路。

S740，在相对于衬底的相同高度中形成第一存储阵列与第一冗余阵列。

在形成第一通孔之后，可以在相对于衬底的相同高度中形成第一存储阵列与第一冗余阵列。该第一存储阵列与第一冗余阵列相对于衬底的高度为第一高度，即该第一存储阵列与第一冗余阵列位于第一高度层。该第一高度层设置于第二高度层远离衬底的方向，即第一高度层高于第二高度层。该第一冗余阵列与第一通孔相连。

在相对于衬底的相同高度中形成第一存储阵列与第一冗余阵列的具体实现方式与步骤S610类似，此处不再赘述。

S750，形成第二通孔。

在相对于衬底的相同高度中形成第一存储阵列与第一冗余阵列之后，可以形成第二通孔。该第二通孔用于连接第一冗余阵列与第二冗余结构，即该第二通孔位于第一高度层与第三高度层之间。该第二通孔与图7中的第二通孔508类似。

可选地，第二通孔无法与存储器外的外部电路或存储器中的电路电连接。或者，第二通孔无法处于电路通路中，即第二通孔所在的电路不是通路。或者，第二通孔可以处于电路断路中，即第二通孔所在的电路为断路。

S760，在相对于衬底的相同高度中形成第二金属结构与第二冗余结构。

第二金属结构与第二冗余结构相对于衬底的高度可以为第三高度，即该第二金属结构与第二冗余结构可以位于第三高度层。第三高度层设置于第一高度层远离衬底的方向，即第三高度层高于第一高度层。第三高度层的第二冗余结构与第二金属结构在第三维度的尺寸相同或相近，该第二冗余结构与第二金属结构的材质相同或相近。该第二金属结构可以与图7中的第二金属结构509类似，此处不再赘述。该第二冗余结构可以与图7中的第二冗余结构510类似，此处不再赘述。

可选地，可以同时在第三高度层中形成第二金属结构与第二冗余结构。

可选地，第二金属结构可以为金属导线。第二金属结构可以与存储器外的外部电路电连接。或者，第二金属结构可以处于电路通路中，即第二金属结构所在的电路为通路。或者，第二金属结构不能处于电路断路中，即第二金属结构所在的电路不能为断路。由于第一金属结构、第一存储阵列与第二金属结构可以与存储器外的外部电路电连接，因此第一存储阵列506可以存储数据，即具有如存储数据的实质性功能。

可选地，第二冗余结构可以是金属块或金属片，或者可以是金属导线。第二冗余结构无法与存储器外的外部电路或存储器中的电路电连接。或者，第二冗余结构无法处于电路通路中，即第二冗余结构所在的电路不是通路。或者，第二冗余结构可以处于电路断路中，即第二冗余结构所在的电路为断路。虽然第一冗余阵列具有与第一存储阵列相同的堆叠结构，但由于第一冗余结构、第一通孔、第一冗余阵列、第二通孔、第二冗余结构无法与存储器外的外部电路电连接，因此第一冗余阵列不能用于存储数据，即不能具有如存储数据的实质性功能。

可选地，在第三高度层中形成第二金属结构与第二冗余结构之后，还可以在第五高度层中形成第四金属结构与第四冗余结构。第五高度层设置于第三高度层远离衬底的方向，即第五高度层高于第三高度层。第五高度层的第四冗余结构与第四金属结构在第五维度的尺寸相同或相近，该第四冗余结构与第四金属结构的材质相同或相近。该第四金属结构可以与图7中的第四金属结构511类似，此处不再赘述。该第四冗余结构可以与图7中的第四冗余结构512类似，此处不再赘述。

可选地，在第五高度层中形成第四金属结构与第四冗余结构之前，可以形成第四通孔。该第四通孔用于连接相邻的第二冗余结构与第四冗余结构。该相邻的第二冗余结构与第四冗余结构存在部分区域或全部区域重叠，并且该第二冗余结构与第四冗余结构之间的间距小于第八阈值。

形成第四通孔的顺序为：首先在第三高度层中形成第二金属结构与第二冗余结构；其次形成第四通孔，该第四通孔的一侧连接第二冗余结构；然后在第五高度层中形成第四金属结构与第四冗余结构，该第四冗余结构与第四通孔的另一侧相连。

可选地，可以形成多个第二冗余结构，并且在相邻的两个第二冗余结构之间可以形成第四通孔。该相邻的两个第二冗余结构存在部分区域或全部区域重叠，并且该两个第二冗余结构之间的间距小于第八阈值。在相邻的两个第二冗余结构之间形成第四通孔的实现方式与上述描述类似，此处不再赘述。

或者，可以形成多个第四冗余结构，并且在相邻的两个第四冗余结构之间可以形成第四通孔。该相邻的两个第四冗余结构存在部分区域或全部区域重叠，并且该两个第四冗余结构之间的间距小于第八阈值。在相邻的两个第四冗余结构之间形成第四通孔的实现方式与上述描述类似，此处不再赘述。

图11中的存储器的制备方法可以通过堆叠结构相同的第一冗余阵列，使第一存储阵列的边缘部分与中心部分的周围环境较为一致，避免光刻工艺造成的偏差。并且，该方法还可以使每个高度层中的结构较为均匀，从而增加了CMP工艺过程后该层的平滑度。同时，该方法还可以通过第一通孔、第二通孔释放工艺过程中产生的等离子体，从而避免对后道器件的损害。

本申请实施例还提供一种存储器，该存储器包括控制器和上述申请实施例中的第一存储阵列与第一冗余阵列。该控制器与第一存储阵列电连接。

本申请实施例还提供一种电子设备，该电子设备包括电路板和上述申请实施例中的存储器。

本申请实施例还提供一种电子设备，该电子设备包括电路板、控制器和上述申请实施例中的第一存储阵列与第一冗余阵列。

本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

在本申请所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。

所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (17)

1.一种存储器，其特征在于，包括：衬底、第一存储阵列与第一冗余阵列；

所述第一存储阵列包括由至少一个晶体管与至少一个电容单元构成的堆叠结构，所述第一存储阵列用于存储数据；

所述第一冗余阵列与所述第一存储阵列相对于所述衬底的高度相同，所述第一冗余阵列包括由至少一个晶体管与至少一个电容单元构成的堆叠结构，所述第一冗余阵列的堆叠结构与所述第一存储阵列的堆叠结构相同。

2.根据权利要求1所述的存储器，其特征在于，所述第一存储阵列与所述第一冗余阵列的堆叠结构包括mTnC结构，其中所述mTnC结构包括堆叠的m个晶体管和n个电容单元，m、n为大于或等于1的正整数。

3.根据权利要求1或2所述的存储器，其特征在于，所述第一存储阵列的至少一个晶体管与所述第一冗余阵列的至少一个晶体管同层设置，所述第一存储阵列的至少一个电容单元与所述第一冗余阵列的至少一个电容单元同层设置。

4.根据权利要求1至3中任一项所述的存储器，其特征在于，所述第一存储阵列与所述第一冗余阵列的堆叠结构还包括以下结构中的至少一种：字线、位线、板线平面或支柱；

所述至少一个晶体管中的任一个晶体管与所述字线、所述位线、或所述支柱相连；或者，

所述至少一个电容单元中的任一个电容单元设置于所述板线平面与所述支柱的交点处。

5.根据权利要求1至4中任一项所述的存储器，其特征在于，所述第一存储阵列与所述存储器外的外部电路电连接，所述第一冗余阵列设置于电路断路中或不与所述存储器中的电路电连接。

6.根据权利要求1至5中任一项所述的存储器，其特征在于，所述存储器还包括：第一金属结构、第一冗余结构与第一通孔；

所述第一金属结构与所述第一冗余结构相对于所述衬底的高度相同，所述第一冗余结构相对于所述衬底的高度低于所述第一冗余阵列相对于所述衬底的高度；

所述第一通孔用于连接所述第一冗余结构与所述第一冗余阵列。

7.根据权利要求1至6中任一项所述的存储器，其特征在于，所述存储器还包括：第二金属结构、第二冗余结构与第二通孔；

所述第二金属结构与所述第二冗余结构相对于所述衬底的高度相同，所述第二冗余结构相对于所述衬底的高度高于所述第一冗余阵列相对于所述衬底的高度；

所述第二通孔用于连接所述第二冗余结构与所述第一冗余阵列。

8.一种存储器的制备方法，其特征在于，包括：

形成存储器的衬底；

在相对于所述衬底的相同高度中形成第一存储阵列与第一冗余阵列，所述第一存储阵列包括由至少一个晶体管与至少一个电容单元构成的堆叠结构，所述第一存储阵列用于存储数据，所述第一冗余阵列包括由至少一个晶体管与至少一个电容单元构成的堆叠结构，所述第一冗余阵列的堆叠结构与所述第一存储阵列的堆叠结构相同。

9.根据权利要求8所述的方法，其特征在于，所述第一存储阵列与所述第一冗余阵列堆叠结构包括mTnC结构，其中所述mTnC结构包括堆叠的m个晶体管和n个电容单元，m、n为大于或等于1的正整数。

10.根据权利要求8或9所述的方法，其特征在于，所述在相对于所述衬底的相同高度中形成第一存储阵列与第一冗余阵列，包括：

在所述第一存储阵列与所述第一冗余阵列的同层中形成所述第一存储阵列的至少一个晶体管与所述第一冗余阵列的至少一个晶体管；

在所述第一存储阵列与所述第一冗余阵列的同层中形成所述第一存储阵列的至少一个电容单元与所述第一冗余阵列的至少一个电容单元。

11.根据权利要求8至10中任一项所述的方法，其特征在于，所述第一存储阵列与所述第一冗余阵列的堆叠结构还包括以下结构中的至少一种：字线、位线、板线平面或支柱；

所述至少一个晶体管中的任一个晶体管与所述字线、所述位线、或所述支柱相连；或者，

所述至少一个电容单元中的任一个电容单元设置于所述板线平面与所述支柱的交点处。

12.根据权利要求8至11中任一项所述的方法，其特征在于，所述第一存储阵列与所述存储器外的外部电路电连接，所述第一冗余阵列设置于电路断路中或不与所述存储器中的电路电连接。

13.根据权利要求8至12中任一项所述的方法，其特征在于，所述在相对于所述衬底的相同高度中形成第一存储阵列与第一冗余阵列前，所述方法还包括：

在相对于所述衬底的相同高度中形成第一金属结构与第一冗余结构，所述第一冗余结构相对于所述衬底的高度低于所述第一冗余阵列相对于所述衬底的高度；

形成第一通孔，所述第一通孔用于连接所述第一冗余结构与所述第一冗余阵列。

14.根据权利要求8至13中任一项所述的方法，其特征在于，所述方法还包括：

形成第二通孔，所述第二通孔用于连接第二冗余结构与所述第一冗余阵列；

在相对于所述衬底的相同高度中形成第二金属结构与第二冗余结构，所述第二冗余结构相对于所述衬底的高度高于所述第一冗余阵列相对于衬底的高度。

15.一种存储器，其特征在于，包括控制器和如权利要求1至7中任一项所述的第一存储阵列与第一冗余阵列，所述控制器和所述第一存储阵列电连接。

16.一种电子设备，其特征在于，包括电路板和如权利要求1至7中任一项所述的存储器。

17.一种电子设备，其特征在于，包括电路板和如权利要求15所述的存储器。