JP3169920B2 - 半導体記憶装置、その装置製造方法 - Google Patents

半導体記憶装置、その装置製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭ(Dynamic
Random Access Memory)やＦｅＲＡＭ(Ferroelectric R
AM)などのように、メモリセルが容量により二値データ
を電位で保持する半導体記憶装置に関する。
【０００２】
【従来の技術】現在、各種の電子機器にＲＡＭやＲＯＭ
(Read Only Memory)などの各種の半導体記憶装置が利用
されており、このような半導体記憶装置には、ＤＲＡＭ
やＦｅＲＡＭなどのように、メモリセルが容量により二
値データを電位で保持するものもある。
【０００３】このような半導体記憶装置の大容量化や小
型化も要望されているが、これを実現するために半導体
記憶装置を高集積化する必要があるが、一般的に半導体
装置は高集積化すると歩留りが低下する。この高集積化
による歩留りの低下の原因も各種が存在するが、半導体
記憶装置の場合は回路パターンの変化がある。
【０００４】つまり、半導体記憶装置では、多数のメモ
リセルを同一の回路パターンで二次元的に配列させるの
で、同一の回路パターンが連続している部分には不良は
発生しにくい。しかし、メモリセルの配列の外周部分で
は同一の回路パターンの連続が途切れるため、ここに不
良が発生して歩留りが低下する。
【０００５】そこで、半導体記憶装置の高集積化と良好
な歩留りとを両立させるため、特開昭６１−２１４５５
９号公報に開示されているように、メモリセルの配列の
外周部分に同一の回路パターンで実際には使用しないダ
ミーセルを形成することが現在では実施されている。
【０００６】ここで、このような構造の半導体記憶装置
の一従来例を図１１ないし図１５を参照して以下に説明
する。なお、図１１は半導体記憶装置の一従来例である
ＤＲＡＭの全体構造を示す模式的なブロック図、図１２
はセルアレイの回路パターンを示す平面図、図１３は図
１２の構造をＸ１ラインで切断した状態を示す断面図、
図１４は図１２の構造をＸ２ラインで切断した状態を示
す断面図、図１５は図１２の構造をＸ３ラインで切断し
た状態を示す断面図、である。
【０００７】ここで半導体記憶装置の一従来例として例
示するＤＲＡＭ１００は、図１１に示すように、複数の
略正方形のセルアレイ１０１を具備しており、このセル
アレイ１０１が行方向である左右方向と列方向である上
下方向とに二次元的に配列されている。
【０００８】セルアレイ１０１の行方向には、能動回路
であるサブワードドライバ(ＳＷＤ)１０２が配列されて
おり、セルアレイ１０１の列方向には、能動回路である
センスアンプ(ＳＡＭＰ)１０３が配列されている。サブ
ワードドライバ１０２には能動回路であるＸデコーダ
(ＸＤＥＣ)１０４が接続されており、センスアンプ１０
３には能動回路であるＹデコーダ(ＹＤＥＣ)１０５が接
続されている。
【０００９】これらのデコーダ１０４，１０５は能動回
路である周辺回路１０６に接続されており、この周辺回
路１０６の位置に内部電源１０７が形成されている。周
辺回路１０６には、ＤＲＡＭ１００の各部の動作に関与
する各種の回路が形成されており、例えば、外部とデー
タ通信するＩ／Ｏ(Input／Output)ポート(図示せず)な
ども接続されている。
【００１０】セルアレイ１０１は、中央部分に略正方形
のメモリ領域１１０が形成されており、外周部分に枠状
のダミー領域１１１が形成されている。図１２に示すよ
うに、セルアレイ１０１のメモリ領域１１０には多数の
メモリセル１１２が行列方向に配列されており、ダミー
領域１１１にも同一の回路パターンの複数のダミーセル
１１３が同様に配列されている。
【００１１】より詳細には、多数のメモリセル１１２と
複数のダミーセル１１３とは各々がトランスファゲート
１１４を具備しており、この多数のトランスファゲート
１１４のドレイン電極として多数の第一のキャパシタ電
極１１５が個々に形成されている。
【００１２】この多数の第一のキャパシタ電極１１５に
絶縁層(図示せず)を介して第二のキャパシタ電極１１６
が対向されることで多数の容量が形成されているが、こ
の第二のキャパシタ電極１１６は一個のセルアレイ１０
１に一個だけ形成されており、内部電源１０７の発生電
位の半分の電位が常時印加されている。
【００１３】セルアレイ１０１の位置には、行方向に連
通する線形の複数のサブワード線１１７が列方向に配列
されており、列方向に連通する線形の複数のビット線１
１８が行方向に配列されている。複数のサブワード線１
１７は、その全部がサブワードドライバ１０２に接続さ
れているが、複数のビット線１１８は、メモリセル１１
２に接続されているもののみセンスアンプ１０３に接続
されており、ダミーセル１１３に接続されているものは
基準配線である接地配線(ＧＮＤ)に接続されている。
【００１４】複数のサブワード線１１７は、各列ごとに
各セル１１２，１１３のトランスファゲート１１４のゲ
ート電極として機能し、複数のビット線１１８は、各行
ごとに各セル１１２，１１３のトランスファゲート１１
４のソース電極として機能する。
【００１５】このため、トランスファゲート１１４の拡
散層１１９には、ゲート電極となるサブワード線１１７
が対向されており、図１３ないし図１５に示すように、
ソース電極となるビット線１１８とドレイン電極となる
第一のキャパシタ電極１１５とが接続されている。
【００１６】上述のような構造のＤＲＡＭ１００は、多
数のメモリセル１１２の各々に固有のアドレスが設定さ
れており、多数のメモリセル１１２の各々が二値データ
を更新自在に一時保持できるので、デジタルデータの書
き込みや読み出しを実行することができる。
【００１７】その場合、周辺回路１０６によりＸ／Ｙデ
コーダ１０４，１０５が動作制御され、これらのＸ／Ｙ
デコーダ１０４，１０５によりサブワードドライバ１０
２とセンスアンプ１０３とが駆動されることにより、サ
ブワード線１１７とビット線１１８とで所定のメモリセ
ル１１２が選択されてデータ読書が実行される。
【００１８】その場合、メモリセル１１２ではサブワー
ドドライバ１０２からサブワード線１１７の電位により
トランスファゲート１１４のオン／オフが制御されるの
で、キャパシタ電極１１５，１１６の容量に対するデー
タ書込やデータ読出がビット線１１８を介してセンスア
ンプ１０３により実行される。
【００１９】上述のようにＤＲＡＭ１００がデータ読書
を実行するとき、各種動作を実行する各種回路１０２〜
１０６の駆動電力は内部電源１０７から供給される。ま
た、上述のようにＤＲＡＭ１００は多数のメモリセル１
１２でデータ読書を実行するが、このメモリセル１１２
に並設されているダミーセル１１３のビット線１１８は
センスアンプ１０３に接続されることなく接地されてい
るので、ダミーセル１１３でデータ読書が実行されるこ
とはない。
【００２０】ただし、データ読書を実行するメモリセル
１１２の多数の配列の外周部分に同一の回路パターンで
データ読書には使用しないダミーセル１１３が形成され
ているので、メモリ領域１１０には回路パターンの変化
がない。このため、メモリセル１１２の回路パターンの
形状不良が防止されており、ＤＲＡＭ１００は歩留りが
良好である。
【００２１】
【発明が解決しようとする課題】上述したＤＲＡＭ１０
０は、データ読書などの各種動作を実行するとき、各種
回路１０２〜１０６の駆動電力が内部電源１０７から供
給されるが、図１６に示すように、各種回路１０２〜１
０６が各種動作を開始するときに電位降下が発生するこ
とがある。
【００２２】この電位降下を防止するには、図１７に示
すように、内部電源１０７に電位を補償する補償容量１
２０を接続することが好適であるため、従来は周辺回路
１０６のバスラインの下層などに専用の補償容量１２０
を形成している。しかし、この補償容量１２０が充分で
ないと結局は電位降下が発生することになり、補償容量
１２０を拡大することはＤＲＡＭ１００の小型化や生産
性を阻害することになる。
【００２３】また、内部電源１０７に電位を補償する容
量は、電位降下の原因となる各種回路１０２〜１０６に
近接しているほど補償の効果が高い。しかし、上述のよ
うに周辺回路１０６の位置に補償容量１２０を形成した
場合、周辺回路１０６が原因の電位降下は良好に補償で
きるが、周辺回路１０６から離反した各種回路１０２〜
１０５が原因の電位降下は良好に補償できない。
【００２４】本発明は上述のような課題に鑑みてなされ
たものであり、ダミーセルを具備した構造で小型化や生
産性を阻害することなく内部電源の電位降下を補償する
ことができる半導体記憶装置、その電力補償方法、その
装置製造方法、を提供することを目的とする。
【００２５】
【課題を解決するための手段】本発明の第一の半導体記
憶装置は、二次元的に配列されて容量により二値データ
を読書自在に各々保持する多数のメモリセルと、該メモ
リセルの配列の外周部分に同等な回路パターンで形成さ
れてデータ読書には使用されない複数のダミーセルと、
各部に供給される駆動電力を発生する内部電源と、該内
部電源が発生する駆動電力を消費して各種動作を実行す
る能動回路と、を具備している半導体記憶装置であっ
て、複数の前記ダミーセルの少なくとも一部の容量が前
記内部電源に接続されており、前記能動回路の少なくと
も一部が前記メモリセルとは離反した位置に配置されて
おり、該メモリセルとは離反した前記能動回路の位置に
補償容量が形成されており、該補償容量も前記内部電源
に接続されている。
【００２６】従って、本発明の半導体記憶装置は、メモ
リセルの配列の外周部分にデータ読書には使用されない
複数のダミーセルが同等な回路パターンで形成されてい
るので、データ保持に使用されるメモリセルの形状不良
が防止されて歩留りが良好である。能動回路が各種動作
を実行するときに内部電源が発生する駆動電力を消費す
るが、この内部電源に複数のダミーセルの少なくとも一
部の容量が接続されているので、ダミーセルの容量によ
り内部電源の電位降下が補償される。さらに、メモリセ
ルから離反した位置の能動回路が原因の電位降下は、そ
の能動回路の位置の補償容量により補償され、メモリセ
ルに近接した位置の能動回路が原因の電位降下は、ダミ
ーセルの容量により補償される。
【００２７】本発明の第二の半導体記憶装置は、二次元
的に配列されて容量により二値データを読書自在に各々
保持する多数のメモリセルと、該メモリセルの配列の外
周部分に同等な回路パターンで形成されてデータ読書に
は使用されない複数のダミーセルと、前記メモリセルに
データ読書やリフレッシュを実行する能動回路と、該能
動回路に駆動電力を供給する内部電源と、を具備してい
る半導体記憶装置であって、前記メモリセルは、前記容
量とトランスファゲートからなり、該トランスファゲー
トのドレイン電極となる第一のキャパシタ電極と、該第
一のキャパシタ電極と対向して前記容量を形成する第二
のキャパシタ電極と、前記トランスファゲートのゲート
電極として前記能動回路に接続されているワード線と、
前記トランスファゲートのソース電極として前記能動回
路に接続されているビット線と、を具備しており、該メ
モリセルと回路パターンが同等である前記ダミーセル
は、ワード線が前記メモリセルのワード線とは分断され
て前記トランスファゲートをオン状態に維持するオン電
位が印加されており、ビット線が前記メモリセルのビッ
ト線とは分断されて所定電位が印加されており、第二の
キャパシタ電極が前記メモリセルの第二のキャパシタ電
極とは分断されて前記内部電源に接続されており、複数
の前記ダミーセルの少なくとも一部の容量が前記内部電
源に接続されている。
【００２８】従って、本発明の半導体記憶装置は、メモ
リセルの配列の外周部分にデータ読書には使用されない
複数のダミーセルが同等な回路パターンで形成されてい
るので、データ保持に使用されるメモリセルの形状不良
が防止されて歩留りが良好である。能動回路がメモリセ
ルにデータ読書やリフレッシュを実行するときに内部電
源が発生する駆動電力を消費するが、この内部電源に複
数のダミーセルの少なくとも一部の容量が接続されてい
るので、ダミーセルの容量により内部電源の電位降下が
補償される。さらに、メモリセルでは、ワード線の電位
によりトランスファゲートがオン／オフされ、ビット線
の電位により容量にデータ読書が実行される。ダミーセ
ルはメモリセルと回路パターンが同等であるが、ワード
線とビット線とがメモリセルとは分断されているので、
データ読書が実行されることはない。ダミーセルでは、
メモリセルとは分断されたワード線にオン電位が印加さ
れることでトランスファゲートがオン状態に維持されて
おり、メモリセルとは分断されたビット線に所定電位が
印加されている。このような状態でメモリセルとは分断
された第二のキャパシタ電極に内部電源が接続されてい
るので、この内部電源は所定電位が一端に印加された容
量の他端に接続されている。
【００２９】本発明の第三の半導体記憶装置は、二次元
的に配列されて容量により二値データを読書自在に各々
保持する多数のメモリセルと、該メモリセルの配列の外
周部分に同等な回路パターンで形成されてデータ読書に
は使用されない複数のダミーセルと、前記メモリセルに
データ読書やリフレッシュを実行する能動回路と、該能
動回路に駆動電力を供給する内部電源と、を具備してい
る半導体記憶装置であって、前記メモリセルは、前記容
量とトランスファゲートからなり、該トランスファゲー
トのドレイン電極となる第一のキャパシタ電極と、該第
一のキャパシタ電極と対向して前記容量を形成する第二
のキャパシタ電極と、前記トランスファゲートのゲート
電極として前記能動回路に接続されているワード線と、
前記トランスファゲートのソース電極として前記能動回
路に接続されているビット線と、を具備しており、該メ
モリセルと回路パターンが同等である前記ダミーセル
は、ワード線が省略されており、ビット線が前記メモリ
セルのビット線とは分断されて所定電位が印加されてお
り、第二のキャパシタ電極が前記メモリセルの第二のキ
ャパシタ電極とは分断されて前記内部電源に接続されて
おり、複数の前記ダミーセルの少なくとも一部の容量が
前記内部電源に接続されている。
【００３０】従って、本発明の半導体記憶装置は、メモ
リセルの配列の外周部分にデータ読書には使用されない
複数のダミーセルが同等な回路パターンで形成されてい
るので、データ保持に使用されるメモリセルの形状不良
が防止されて歩留りが良好である。能動回路がメモリセ
ルにデータ読書やリフレッシュを実行するときに内部電
源が発生する駆動電力を消費するが、この内部電源に複
数のダミーセルの少なくとも一部の容量が接続されてい
るので、ダミーセルの容量により内部電源の電位降下が
補償される。さらに、メモリセルでは、ワード線の電位
によりトランスファゲートがオン／オフされ、ビット線
の電位により容量にデータ読書が実行される。ダミーセ
ルはメモリセルと回路パターンが同等であるが、ビット
線がメモリセルとは分断されるとともにワード線が省略
されているので、データ読書が実行されることはない。
ダミーセルでは、メモリセルとは分断されたビット線に
所定電位が印加されており、ワード線が省略されること
でビット線と第一のキャパシタ電極とが導通されてい
る。このような状態でメモリセルとは分断された第二の
キャパシタ電極に内部電源が接続されているので、この
内部電源は所定電位が一端に印加された容量の他端に接
続されている。
【００３１】本発明の第四の半導体記憶装置は、二次元
的に配列されて容量により二値データを読書自在に各々
保持する多数のメモリセルと、該メモリセルの配列の外
周部分に同等な回路パターンで形成されてデータ読書に
は使用されない複数のダミーセルと、前記メモリセルに
データ読書やリフレッシュを実行する能動回路と、該能
動回路に駆動電力を供給する内部電源と、を具備してい
る半導体記憶装置であって、複数の前記ダミーセルの少
なくとも一部の容量が前記内部電源に接続されており、
前記能動回路の少なくとも一部が前記メモリセルとは離
反した位置に配置されており、該メモリセルとは離反し
た前記能動回路の位置に補償容量が形成されており、該
補償容量も前記内部電源に接続されている。
【００３２】従って、本発明の半導体記憶装置は、メモ
リセルの配列の外周部分にデータ読書には使用されない
複数のダミーセルが同等な回路パターンで形成されてい
るので、データ保持に使用されるメモリセルの形状不良
が防止されて歩留りが良好である。能動回路がメモリセ
ルにデータ読書やリフレッシュを実行するときに内部電
源が発生する駆動電力を消費するが、この内部電源に複
数のダミーセルの少なくとも一部の容量が接続されてい
るので、ダミーセルの容量により内部電源の電位降下が
補償される。さらに、メモリセルから離反した位置の能
動回路が原因の電位降下は、その能動回路の位置の補償
容量により補償され、メモリセルに近接した位置の能動
回路が原因の電位降下は、ダミーセルの容量により補償
される。
【００３３】本発明の第一の半導体記憶装置の装置製造
方法は、二次元的に配列されて容量により二値データを
読書自在に各々保持する多数のメモリセルと、該メモリ
セルの配列の外周部分に同等な回路パターンで形成され
てデータ読書には使用されない複数のダミーセルと、各
部に供給される駆動電力を発生する内部電源と、該内部
電源が発生する駆動電力を消費して各種動作を実行する
能動回路と、を具備しており、前記メモリセルは、前記
容量とトランスファゲートからなり、該トランスファゲ
ートのドレイン電極となる第一のキャパシタ電極と、該
第一のキャパシタ電極と対向して前記容量を形成する第
二のキャパシタ電極と、前記トランスファゲートのゲー
ト電極として前記能動回路に接続されているワード線
と、前記トランスファゲートのソース電極として前記能
動回路に接続されているビット線と、を具備しており、
前記ダミーセルは前記メモリセルと回路パターンが同等
である半導体記憶装置において、前記ダミーセルのワー
ド線を前記メモリセルのワード線とは分断して前記トラ
ンスファゲートをオン状態に維持するオン電位が印加さ
れるようにし、前記ダミーセルのビット線を前記メモリ
セルのビット線とは分断して所定電位が印加されるよう
にし、前記ダミーセルの第二のキャパシタ電極を前記メ
モリセルの第二のキャパシタ電極とは分断して前記内部
電源に接続し、前記内部電源に複数の前記ダミーセルの
少なくとも一部の容量を接続するようにした。
【００３４】本発明の第二の半導体記憶装置の装置製造
方法は、二次元的に配列されて容量により二値データを
読書自在に各々保持する多数のメモリセルと、該メモリ
セルの配列の外周部分に同等な回路パターンで形成され
てデータ読書には使用されない複数のダミーセルと、各
部に供給される駆動電力を発生する内部電源と、該内部
電源が発生する駆動電力を消費して各種動作を実行する
能動回路と、を具備しており、前記メモリセルは、前記
容量とトランスファゲートからなり、該トランスファゲ
ートのドレイン電極となる第一のキャパシタ電極と、該
第一のキャパシタ電極と対向して前記容量を形成する第
二のキャパシタ電極と、前記トランスファゲートのゲー
ト電極として前記能動回路に接続されているワード線
と、前記トランスファゲートのソース電極として前記能
動回路に接続されているビット線と、を具備しており、
前記ダミーセルは前記メモリセルと回路パターンが同等
である半導体記憶装置において、前記ダミーセルのワー
ド線を省略し、前記ダミーセルのビット線を前記メモリ
セルのビット線とは分断して所定電位が印加されるよう
にし、前記ダミーセルの第二のキャパシタ電極を前記メ
モリセルの第二のキャパシタ電極とは分断して前記内部
電源に接続し、前記内部電源に複数の前記ダミーセルの
少なくとも一部の容量を接続するようにした。
【００３５】本発明の第三の半導体記憶装置の装置製造
方法は、二次元的に配列されて容量により二値データを
読書自在に各々保持する多数のメモリセルと、該メモリ
セルの配列の外周部分に同等な回路パターンで形成され
てデータ読書には使用されない複数のダミーセルと、各
部に供給される駆動電力を発生する内部電源と、該内部
電源が発生する駆動電力を消費して各種動作を実行する
能動回路と、を具備している半導体記憶装置において、
前記内部電源に複数の前記ダミーセルの少なくとも一部
の容量を接続し、前記能動回路の少なくとも一部を前記
メモリセルとは離反した位置に配置し、該メモリセルと
は離反した前記能動回路の位置に補償容量を形成し、該
補償容量も前記内部電源に接続するようにした。
【００３６】
【発明の実施の形態】本発明の実施の第一の形態を図１
ないし図４を参照して以下に説明する。ただし、本実施
の形態に関して前述した一従来例と同一の部分は、同一
の名称および符号を使用して詳細な説明は省略する。な
お、図１は本発明の半導体記憶装置の実施の第一の形態
であるＤＲＡＭのセルアレイの回路パターンを示す平面
図、図２は図１の構造をＸ１ラインで切断した状態を示
す断面図、図３は図１の構造をＸ２ラインで切断した状
態を示す断面図、図４は図１の構造をＸ３ラインで切断
した状態を示す断面図、である。
【００３７】本実施の形態のＤＲＡＭ２００も、一従来
例として例示したＤＲＡＭ１００と同様に、複数のセル
アレイ１０１が二次元的に配列されており、そのセルア
レイ１０１には、能動回路であるサブワードドライバ
(ＳＷＤ)１０２と能動回路であるセンスアンプ(ＳＡＭ
Ｐ)１０３とが接続されている。
【００３８】サブワードドライバ１０２には能動回路で
あるＸデコーダ(ＸＤＥＣ)１０４が接続されており、セ
ンスアンプ１０３には能動回路であるＹデコーダ(ＹＤ
ＥＣ)１０５が接続されている(図示せず)。これらのデ
コーダ１０４，１０５は能動回路である周辺回路１０６
に接続されており、この周辺回路１０６の位置に内部電
源１０７が形成されている(図示せず)。
【００３９】図１に示すように、セルアレイ１０１の中
央部分のメモリ領域１１０には多数のメモリセル１１２
が行列方向に配列されており、外周部分のダミー領域１
１１には同一の回路パターンの複数のダミーセル１１３
が同様に配列されている。これらのセル１１２，１１３
は各々がトランスファゲート１１４を具備しており、こ
の多数のトランスファゲート１１４のドレイン電極とし
て多数の第一のキャパシタ電極１１５が個々に形成され
ている。
【００４０】この多数の第一のキャパシタ電極１１５に
絶縁層(図示せず)を介して第二のキャパシタ電極２０１
が対向されることで多数の容量が形成されているが、本
実施の形態のＤＲＡＭ２００では、一個のセルアレイ１
０１に三個の第二のキャパシタ電極２０１が形成されて
いる。
【００４１】つまり、図示するように、一個のメモリ領
域１１０と、これに対して行方向の両側に位置する二個
のダミー領域１１１とでは、第二のキャパシタ電極２０
１が分断されており、メモリ領域１１０の一個の第二の
キャパシタ電極２０１には内部電源１０７の発生電位の
半分の電位が印加されている。しかし、ダミー領域１１
１の第二のキャパシタ電極２０１には内部電源１０７が
接続されており、この内部電源１０７の発生電位が印加
されている。
【００４２】また、セルアレイ１０１の位置には、行方
向に連通する線形の複数のサブワード線２０２が列方向
に配列されており、列方向に連通する線形の複数のビッ
ト線２０３が行方向に配列されている。複数のサブワー
ド線２０２は、各列ごとに各セル１１２，１１３のトラ
ンスファゲート１１４のゲート電極として機能し、複数
のビット線２０３は、各行ごとに各セル１１２，１１３
のトランスファゲート１１４のソース電極として機能す
る。
【００４３】ただし、ダミーセル１１３に接続されてい
るサブワード線２０２は、メモリセル１１２のサブワー
ド線２０２とは分断されており、そのトランスファゲー
ト１１４をオン状態に維持するオン電位が印加されてい
る。また、ダミーセル１１３に接続されているビット線
２０３も、メモリセル１１２のビット線２０３とは分断
されており、ここでは接地配線(ＧＮＤ)に接続されるこ
とで所定電位として接地電位が印加されている。
【００４４】このため、ダミーセル１１３の容量を形成
する第一第二のキャパシタ電極１１５，２０１は、一方
が接地されるとともに他方が内部電源１０７に接続され
ている。さらに、本実施の形態のＤＲＡＭ２００では、
周辺回路１０６のデッドスペースに専用の補償容量(図
示せず)が形成されており、この補償容量の両端も内部
電源１０７と接地配線とに接続されている。
【００４５】上述のような構成において、本実施の形態
のＤＲＡＭ２００も、一従来例として前述したＤＲＡＭ
１００と同様に、多数のメモリセル１１２の各々が二値
データを更新自在に一時保持できるので、デジタルデー
タの書き込みや読み出しを実行することができる。
【００４６】このようにデータ読書などの各種動作を実
行するとき、本実施の形態のＤＲＡＭ２００でも、各種
回路１０２〜１０６の駆動電力が内部電源１０７から供
給される。しかし、この内部電源１０７がダミーセル１
１３の第二のキャパシタ電極２０１に接続されており、
第一のキャパシタ電極１１５には接地配線が接続されて
いる。
【００４７】そして、ダミーセル１１３のトランスファ
ゲート１１４はオン状態に常時維持されているので、デ
ータ読書に使用されないダミーセル１１３の容量に接地
配線と内部電源１０７とが接続されており、この内部電
源１０７の電位降下がダミーセル１１３の容量により補
償されている。
【００４８】このため、本実施の形態のＤＲＡＭ２００
は、内部電源１０７の電位降下が防止されており、安定
した電力により各種回路１０２〜１０６が良好に動作す
ることができる。特に、メモリセル１１２の形状不良を
防止するために従来から存在するダミーセル１１３を電
位降下の補償に利用するので、専用の補償容量を新規に
形成する必要がなく、装置の小型化や生産性を阻害する
こともない。
【００４９】しかも、本実施の形態のＤＲＡＭ２００で
は、周辺回路１０６の位置に専用の補償容量が形成され
ており、この補償容量も接地配線と内部電源１０７とに
接続されている。このため、セルアレイ１０１から離反
した周辺回路１０６が原因の電位降下は専用の補償容量
により良好に補償され、セルアレイ１０１に近接した各
種回路１０２〜１０５が原因の電位降下はダミーセル１
１３の容量により良好に補償される。
【００５０】なお、本発明は上記形態に限定されるもの
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態では本発明の半導体記憶装置
の実施の形態としてＤＲＡＭ２００を例示したが、本発
明はメモリセルが容量を具備する各種の半導体記憶装置
に適用することができ、例えば、ＦｅＲＡＭなども実施
可能である。
【００５１】さらに、上記形態では配線構造を簡略化す
るため、メモリ領域１１０の外周部分に位置するダミー
領域１１１のうち、メモリ領域１１０に対して行方向に
位置するダミー領域１１１のダミーセル１１３のみ電位
降下の補償容量として利用することを例示したが、配線
構造の工夫によりダミーセル１１３の全部を補償容量と
することも可能である。
【００５２】また、上記形態では拡散層１１９が行列方
向に連通する構造のＤＲＡＭ２００を例示したが、図５
ないし図８に示すように、拡散層１１９が行列方向に対
して傾斜した構造のＤＲＡＭ３００でも同様にダミーセ
ル１１３の容量で電位降下を補償することが可能であ
る。
【００５３】さらに、上記形態では周辺回路１０６の位
置にも専用の補償容量を形成しておき、この補償容量と
ダミーセル１１３の容量とで電位降下を良好に補償する
ことを例示した。しかし、ダミーセル１１３の容量のみ
で充分に電位降下を補償できるならば、周辺回路１０６
の補償容量を省略して小型化や生産性を改善することも
可能である。
【００５４】つぎに、本発明の実施の第二の形態を図９
を参照して以下に説明する。ただし、この実施の第二の
形態に関して上述した実施の第一の形態と同一の部分
は、同一の名称および符号を使用して詳細な説明は省略
する。なお、同図は本発明の半導体記憶装置の実施の第
二の形態であるＤＲＡＭのセルアレイの回路パターンを
示す平面図である。
【００５５】本実施の形態のＤＲＡＭ４００では、第一
の形態として前述したＤＲＡＭ２００と同様に、一個の
メモリ領域１１０と行方向の両側の二個のダミー領域１
１１とで第二のキャパシタ電極２０１が分断されてお
り、ダミー領域１１１の第二のキャパシタ電極２０１に
は内部電源１０７が接続されている。
【００５６】そして、セルアレイ１０１の位置には、複
数のサブワード線２０２と複数のビット線２０３が縦横
に配列されており、ダミーセル１１３のビット線２０３
が接地配線(ＧＮＤ)に接続されているが、前述したＤＲ
ＡＭ２００とは相違して、ダミーセル１１３のサブワー
ド線２０２が省略されている。
【００５７】上述のような構成において、本実施の形態
のＤＲＡＭ４００では、ダミーセル１１３のサブワード
線２０２が省略されているので、ビット線２０３と第一
のキャパシタ電極１１５とが常時導通している。このた
め、データ読書に使用されないダミーセル１１３の容量
に接地配線と内部電源１０７とが接続されており、この
内部電源１０７の電位降下がダミーセル１１３の容量に
より補償されている。
【００５８】本実施の形態のＤＲＡＭ４００では、上述
のように内部電源１０７の電位降下が防止されているの
で、安定した電力により各種回路１０２〜１０６が良好
に動作することができる。しかも、ダミーセル１１３の
容量に接地配線を導通させるためにトランスファゲート
１１４に電圧を印加する必要もないので、無用な電力の
消費を防止することもできる。
【００５９】なお、上述したＤＲＡＭ４００では、ダミ
ーセル１１３のトランスファゲート１１４に電圧を印加
する必要がないので省電力であるが、前述したＤＲＡＭ
２００では、ダミーセル１１３のサブワード線２０２を
省略しないので、その回路パターンをメモリセル１１２
と略同一とすることができる。つまり、これらのＤＲＡ
Ｍ２００，４００は相互に一長一短を有するため、実際
に実施する場合には各種条件を考慮して適正な一方を選
択することが好適である。
【００６０】なお、本発明は上記形態に限定されるもの
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態では拡散層１１９が行列方向
に連通する構造でダミーセル１１３のサブワード線２０
２を省略することを例示したが、図１０に示すように、
拡散層１１９が行列方向に対して傾斜した構造のＤＲＡ
Ｍ５００でも同様にダミーセル１１３のサブワード線２
０２を省略して電位降下を補償することが可能である。
【００６１】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。
【００６２】本発明の第一の半導体記憶装置では、メモ
リセルの配列の外周部分にデータ読書には使用されない
複数のダミーセルが同等な回路パターンで形成されてい
るので、データ保持に使用されるメモリセルの形状不良
が防止されて歩留りが良好であり、能動回路が各種動作
を実行するときに内部電源が発生する駆動電力を消費す
るが、この内部電源に複数のダミーセルの少なくとも一
部の容量が接続されており、メモリセルから離反した位
置の能動回路が原因の電位降下は、その能動回路の位置
の補償容量により補償され、メモリセルに近接した位置
の能動回路が原因の電位降下は、ダミーセルの容量によ
り補償されることにより、ダミーセルの容量で内部電源
の電位降下を補償することができるので、安定した電力
により能動回路が良好に動作することができ、メモリセ
ルの形状不良を防止するために従来から存在するダミー
セルを電位降下の補償に利用するので、専用の補償容量
を新規に形成する必要がなく、装置の小型化や生産性を
阻害することもなく、各所で発生する電位降下の各々を
良好に補償することができる。
【００６３】本発明の第二の半導体記憶装置では、メモ
リセルの配列の外周部分にデータ読書には使用されない
複数のダミーセルが同等な回路パターンで形成されてい
るので、データ保持に使用されるメモリセルの形状不良
が防止されて歩留りが良好であり、能動回路がメモリセ
ルにデータ読書やリフレッシュを実行するときに内部電
源が発生する駆動電力を消費するが、この内部電源に複
数のダミーセルの少なくとも一部の容量が接続されてお
り、ダミーセルでは、メモリセルとは分断されたワード
線にオン電位が印加されることでトランスファゲートが
オン状態に維持され、メモリセルとは分断されたビット
線に所定電位が印加されている状態で、メモリセルとは
分断された第二のキャパシタ電極に内部電源が接続され
ていることにより、ダミーセルの容量で内部電源の電位
降下を補償することができるので、安定した電力により
能動回路が良好に動作することができ、メモリセルの形
状不良を防止するために従来から存在するダミーセルを
電位降下の補償に利用するので、専用の補償容量を新規
に形成する必要がなく、装置の小型化や生産性を阻害す
ることもなく、所定電位が一端に印加されたダミーセル
の容量の他端に内部電源を接続できるので、簡単な構造
で確実に内部電源の電位降下を補償することができる。
【００６４】
【００６５】本発明の第三の半導体記憶装置では、メモ
リセルの配列の外周部分にデータ読書には使用されない
複数のダミーセルが同等な回路パターンで形成されてい
るので、データ保持に使用されるメモリセルの形状不良
が防止されて歩留りが良好であり、能動回路がメモリセ
ルにデータ読書やリフレッシュを実行するときに内部電
源が発生する駆動電力を消費するが、この内部電源に複
数のダミーセルの少なくとも一部の容量が接続されてお
り、ダミーセルでは、メモリセルとは分断されたビット
線に所定電位が印加されており、ワード線が省略される
ことでビット線と第一のキャパシタ電極とが導通されて
おり、このような状態でメモリセルとは分断された第二
のキャパシタ電極に内部電源が接続されていることによ
り、ダミーセルの容量で内部電源の電位降下を補償する
ことができるので、安定した電力により能動回路が良好
に動作することができ、メモリセルの形状不良を防止す
るために従来から存在するダミーセルを電位降下の補償
に利用するので、専用の補償容量を新規に形成する必要
がなく、装置の小型化や生産性を阻害することもなく、
所定電位が一端に印加されたダミーセルの容量の他端に
内部電源を接続できるので、簡単な構造で確実に内部電
源の電位降下を補償することができる。
【００６６】本発明の第四の半導体記憶装置では、メモ
リセルの配列の外周部分にデータ読書には使用されない
複数のダミーセルが同等な回路パターンで形成されてい
るので、データ保持に使用されるメモリセルの形状不良
が防止されて歩留りが良好であり、能動回路がメモリセ
ルにデータ読書やリフレッシュを実行するときに内部電
源が発生する駆動電力を消費するが、この内部電源に複
数のダミーセルの少なくとも一部の容量が接続されてお
り、メモリセルから離反した位置の能動回路が原因の電
位降下は、その能動回路の位置の補償容量により補償さ
れ、メモリセルに近接した位置の能動回路が原因の電位
降下は、ダミーセルの容量により補償されることによ
り、ダミーセルの容量で内部電源の電位降下を補償する
ことができるので、安定した電力により能動回路が良好
に動作することができ、メモリセルの形状不良を防止す
るために従来から存在するダミーセルを電位降下の補償
に利用するので、専用の補償容量を新規に形成する必要
がなく、装置の小型化や生産性を阻害することもなく、
各所で発生する電位降下の各々を良好に補償することが
できる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の実施の第一の形態で
あるＤＲＡＭのセルアレイの回路パターンを示す平面図
である。
【図２】図１の構造をＸ１ラインで切断した状態を示す
断面図である。
【図３】図１の構造をＸ２ラインで切断した状態を示す
断面図である。
【図４】図１の構造をＸ３ラインで切断した状態を示す
断面図である。
【図５】第一の変形例のＤＲＡＭのセルアレイの回路パ
ターンを示す平面図である。
【図６】図５の構造をＸ１ラインで切断した状態を示す
断面図である。
【図７】図５の構造をＸ２ラインで切断した状態を示す
断面図である。
【図８】図５の構造をＸ３ラインで切断した状態を示す
断面図である。
【図９】実施の第二の形態のＤＲＡＭのセルアレイの回
路パターンを示す平面図である。
【図１０】第二の変形例のＤＲＡＭのセルアレイの回路
パターンを示す平面図である。
【図１１】半導体記憶装置の一従来例であるＤＲＡＭの
全体構造を示す模式的なブロック図である。
【図１２】セルアレイの回路パターンを示す平面図であ
る。
【図１３】図１２の構造をＸ１ラインで切断した状態を
示す断面図である。
【図１４】図１２の構造をＸ２ラインで切断した状態を
示す断面図である。
【図１５】図１２の構造をＸ３ラインで切断した状態を
示す断面図である。
【図１６】内部電源の電位の変化を示す特性図である。
【図１７】内部電源と内部回路との配線に補償容量を接
続した状態を示す模式図である。
【符号の説明】
１１２ メモリセル １１３ ダミーセル １１４ トランスファゲート １１５ 第一のキャパシタ電極 ２００，３００，４００，５００ 半導体記憶装置で
あるＤＲＡＭ ２０１ 第二のキャパシタ電極 ２０２ サブワード線 ２０３ ビット線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/8242

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 二次元的に配列されて容量により二値デ
    ータを読書自在に各々保持する多数のメモリセルと、該
    メモリセルの配列の外周部分に同等な回路パターンで形
    成されてデータ読書には使用されない複数のダミーセル
    と、各部に供給される駆動電力を発生する内部電源と、
    該内部電源が発生する駆動電力を消費して各種動作を実
    行する能動回路と、を具備している半導体記憶装置であ
    って、 複数の前記ダミーセルの少なくとも一部の容量が前記内
    部電源に接続されており、 前記能動回路の少なくとも一部が前記メモリセルとは離
    反した位置に配置されており、 該メモリセルとは離反した前記能動回路の位置に補償容
    量が形成されており、 該補償容量も前記内部電源に接続されている 半導体記憶
    装置。
  2. 【請求項２】 二次元的に配列されて容量により二値デ
    ータを読書自在に各々保持する多数のメモリセルと、該
    メモリセルの配列の外周部分に同等な回路パターンで形
    成されてデータ読書には使用されない複数のダミーセル
    と、前記メモリセルにデータ読書やリフレッシュを実行
    する能動回路と、該能動回路に駆動電力を供給する内部
    電源と、を具備している半導体記憶装置であって、前記メモリセルは、前記容量とトランスファゲートから
    なり、該トランスファゲートのドレイン電極となる第一
    のキャパシタ電極と、該第一のキャパシタ電極と対向し
    て前記容量を形成する第二のキャパシタ電極と、前記ト
    ランスファゲートのゲート電極として前記能動回路に接
    続されているワード線と、前記トランスファゲートのソ
    ース電極として前記能動回路に接続されているビット線
    と、を具備しており、 該メモリセルと回路パターンが同等である前記ダミーセ
    ルは、ワード線が前記メモリセルのワード線とは分断さ
    れて前記トランスファゲートをオン状態に維持するオン
    電位が印加されており、ビット線が前記メモリセルのビ
    ット線とは分断されて所定電位が印加されており、第二
    のキャパシタ電極が前記メモリセルの第二のキャパシタ
    電極とは分断されて前記内部電源に接続されており、 複数の前記ダミーセルの少なくとも一部の容量が前記内
    部電源に接続されている半導体記憶装置。
  3. 【請求項３】 二次元的に配列されて容量により二値デ
    ータを読書自在に各々保持する多数のメモリセルと、該
    メモリセルの配列の外周部分に同等な回路パターンで形
    成されてデータ読書には使用されない複数のダミーセル
    と、前記メモリセルにデータ読書やリフレッシュを実行
    する能動回路と、該能動回路に駆動電力を供給する内部
    電源と、を具備している半導体記憶装置であって、前記メモリセルは、前記容量とトランスファゲートから
    なり、該トランスファゲートのドレイン電極となる第一
    のキャパシタ電極と、該第一のキャパシタ電極と対向し
    て前記容量を形成する第二のキャパシタ電極と、前記ト
    ランスファゲートのゲート電極として前記能動回路に接
    続されているワード線と、前記トランスファゲートのソ
    ース電極として前記能動回路に接続されているビット線
    と、を具備しており、 該メモリセルと回路パターンが同等である前記ダミーセ
    ルは、ワード線が省略されており、ビット線が前記メモ
    リセルのビット線とは分断されて所定電位が印加されて
    おり、第二のキャパシタ電極が前記メモリセルの第二の
    キャパシタ電極とは分断されて前記内部電源に接続され
    ており、 複数の前記ダミーセルの少なくとも一部の容量が前記内
    部電源に接続されている半導体記憶装置。
  4. 【請求項４】 二次元的に配列されて容量により二値デ
    ータを読書自在に各々保持する多数のメモリセルと、該
    メモリセルの配列の外周部分に同等な回路パターンで形
    成されてデータ読書には使用されない複数のダミーセル
    と、前記メモリセルにデータ読書やリフレッシュを実行
    する能動回路と、該能動回路に駆動電力を供給する内部
    電源と、を具備している半導体記憶装置であって、 複数の前記ダミーセルの少なくとも一部の容量が前記内
    部電源に接続されており、 前記能動回路の少なくとも一部が前記メモリセルとは離
    反した位置に配置されており、 該メモリセルとは離反した前記能動回路の位置に補償容
    量が形成されており、 該補償容量も前記内部電源に接続されている 半導体記憶
    装置。
  5. 【請求項５】 前記能動回路の少なくとも一部が前記メ
    モリセルとは離反した位置に配置されており、 該メモリセルとは離反した前記能動回路の位置に補償容
    量が形成されており、 該補償容量も前記内部電源に接続されている請求項２ま
    たは３に記載の半導体記憶装置。
  6. 【請求項６】 二次元的に配列されて容量により二値デ
    ータを読書自在に各々保持する多数のメモリセルと、該
    メモリセルの配列の外周部分に同等な回路パターンで形
    成されてデータ読書には使用されない複数のダミーセル
    と、各部に供給される駆動電力を発生する内部電源と、
    該内部電源が発生する駆動電力を消費して各種動作を実
    行する能動回路と、を具備しており、 前記メモリセルは、前記容量とトランスファゲートから
    なり、該トランスファゲートのドレイン電極となる第一
    のキャパシタ電極と、該第一のキャパシタ電極と対向し
    て前記容量を形成する第二のキャパシタ電極と、前記ト
    ランスファゲートのゲート電極として前記能動回路に接
    続されているワード線と、前記トランスファゲートのソ
    ース電極として前記能動回路に接続されているビット線
    と、を具備しており、 前記ダミーセルは前記メモリセルと回路パターンが同等
    である 半導体記憶装置において、前記ダミーセルのワード線を前記メモリセルのワード線
    とは分断して前記トランスファゲートをオン状態に維持
    するオン電位が印加されるようにし、 前記ダミーセルのビット線を前記メモリセルのビット線
    とは分断して所定電位が印加されるようにし、 前記ダミーセルの第二のキャパシタ電極を前記メモリセ
    ルの第二のキャパシタ電極とは分断して前記内部電源に
    接続し、 前記内部電源に複数の前記ダミーセルの少なくとも一部
    の容量を接続するようにした半導体記憶装置の装置製造
    方法。
  7. 【請求項７】 二次元的に配列されて容量により二値デ
    ータを読書自在に各々保持する多数のメモリセルと、該
    メモリセルの配列の外周部分に同等な回路パターンで形
    成されてデータ読書には使用されない複数のダミーセル
    と、各部に供給される駆動電力を発生する内部電源と、
    該内部電源が発生する駆動電力を消費して各種動作を実
    行する能動回路と、を具備しており、 前記メモリセルは、前記容量とトランスファゲートから
    なり、該トランスファゲートのドレイン電極となる第一
    のキャパシタ電極と、該第一のキャパシタ電極と対向し
    て前記容量を形成する第二のキャパシタ電極と、前記ト
    ランスファゲートのゲート電極として前記能動回路に接
    続されているワード線と、前記トランスファゲートのソ
    ース電極として前記能動回路に接続されているビット線
    と、を具備しており、 前記ダミーセルは前記メモリセルと回路パターンが同等
    である 半導体記憶装置において、前記ダミーセルのワード線を省略し、 前記ダミーセルのビット線を前記メモリセルのビット線
    とは分断して所定電位が印加されるようにし、 前記ダミーセルの第二のキャパシタ電極を前記メモリセ
    ルの第二のキャパシタ電極とは分断して前記内部電源に
    接続し、 前記内部電源に複数の前記ダミーセルの少なくとも一部
    の容量を接続するようにした半導体記憶装置の装置製造
    方法。
  8. 【請求項８】 二次元的に配列されて容量により二値デ
    ータを読書自在に各々保持する多数のメモリセルと、該
    メモリセルの配列の外周部分に同等な回路パターンで形
    成されてデータ読書には使用されない複数のダミーセル
    と、各部に供給される駆動電力を発生する内部電源と、
    該内部電源が発生する駆動電力を消費して各種動作を実
    行する能動回路と、を具備している半導体記憶装置にお
    いて、 前記内部電源に複数の前記ダミーセルの少なくとも一部
    の容量を接続し、 前記能動回路の少なくとも一部を前記メモリセルとは離
    反した位置に配置し、 該メモリセルとは離反した前記能動回路の位置に補償容
    量を形成し、 該補償容量も前記内部電源に接続 するようにした半導体
    記憶装置の装置製造方法。
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KR (1) KR100357503B1 (ja)
TW (1) TW451199B (ja)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4688343B2 (ja) * 2001-05-16 2011-05-25 ルネサスエレクトロニクス株式会社 強誘電体メモリ装置
US6466475B1 (en) * 2001-10-31 2002-10-15 Hewlett-Packard Company Uniform magnetic environment for cells in an MRAM array
KR100854451B1 (ko) * 2001-12-29 2008-08-27 주식회사 하이닉스반도체 반도체 메모리장치
JP2004047943A (ja) * 2002-03-20 2004-02-12 Fujitsu Ltd 半導体装置
JP4770103B2 (ja) * 2002-08-06 2011-09-14 ソニー株式会社 半導体装置
JP2004119857A (ja) * 2002-09-27 2004-04-15 Toshiba Corp 半導体記憶装置およびその製造方法
TW591393B (en) * 2003-01-22 2004-06-11 Fujitsu Ltd Memory controller
US7355875B2 (en) * 2004-06-21 2008-04-08 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having capacitor arranged between power supplies to prevent voltage fluctuation
JP4371005B2 (ja) * 2004-08-12 2009-11-25 セイコーエプソン株式会社 半導体装置の製造方法及び半導体装置
WO2006129488A1 (ja) * 2005-06-01 2006-12-07 Matsushita Electric Industrial Co., Ltd. 半導体記憶装置、及びそれを搭載した半導体集積回路
KR100781546B1 (ko) * 2006-07-18 2007-12-03 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP2008103033A (ja) * 2006-10-19 2008-05-01 Toshiba Corp 半導体記憶装置及びこれにおける電力供給方法
JP2008124052A (ja) * 2006-11-08 2008-05-29 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP5083309B2 (ja) * 2007-03-19 2012-11-28 富士通セミコンダクター株式会社 半導体メモリ
JP2009245503A (ja) * 2008-03-31 2009-10-22 Nec Electronics Corp 半導体記憶装置
US8225255B2 (en) * 2008-05-21 2012-07-17 International Business Machines Corporation Placement and optimization of process dummy cells
JP5700907B2 (ja) * 2008-06-26 2015-04-15 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置
JP5653001B2 (ja) * 2009-03-16 2015-01-14 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及び半導体装置の補償容量の配置方法
KR101623080B1 (ko) * 2010-01-18 2016-05-23 삼성전자주식회사 백 바이어스 전압의 리플 노이즈를 줄이는 반도체 메모리 장치 및 그 구동 방법
JP6359332B2 (ja) 2014-05-09 2018-07-18 ルネサスエレクトロニクス株式会社 半導体装置
US10163480B1 (en) 2017-07-27 2018-12-25 Micron Technology, Inc. Periphery fill and localized capacitance
US10032496B1 (en) 2017-07-27 2018-07-24 Micron Technology, Inc. Variable filter capacitance
JP6556294B2 (ja) * 2018-05-17 2019-08-07 ルネサスエレクトロニクス株式会社 半導体装置
KR102610557B1 (ko) * 2018-09-19 2023-12-07 에스케이하이닉스 주식회사 페리-언더-셀 구조의 메모리 장치
US11764255B2 (en) * 2021-04-28 2023-09-19 National Central University Memory circuit, memory device and operation method thereof
CN117241588A (zh) * 2022-06-02 2023-12-15 华为技术有限公司 一种存储器及存储器的制备方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61166066A (ja) 1985-01-18 1986-07-26 Hitachi Ltd 半導体集積回路装置
JPS61214559A (ja) 1985-03-20 1986-09-24 Hitachi Ltd 半導体集積回路装置
JPH0997496A (ja) * 1995-09-29 1997-04-08 Nec Corp 強誘電体メモリ装置及びデータ読出方法
JP3622304B2 (ja) * 1995-12-27 2005-02-23 株式会社日立製作所 半導体記憶装置
JP3110328B2 (ja) * 1996-11-19 2000-11-20 日本電気アイシーマイコンシステム株式会社 半導体記憶装置
JP3415502B2 (ja) * 1999-07-30 2003-06-09 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置

Also Published As

Publication number Publication date
KR100357503B1 (ko) 2002-10-19
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US6438052B1 (en) 2002-08-20

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