JP2007053321A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】 行列状に配列された複数のメモリセルMCと、行方向に並ぶ複数のビット線BLおよび複数のプレート線電位供給線SCPと、列方向に並ぶ複数のワード線WLおよび複数のプレート線CPと、複数のビット線の各々と電気的に接続され、列方向に並ぶ複数のセンスアンプ回路SAと、列方向に並ぶ、該プレート線電位供給線SCPを駆動する複数のプレート線電位供給回路CPDと、プレート電位供給線SCPと複数のプレート線CPとを電気的に接続する手段とを備え、複数のプレート電位供給線SCPの各々を、同一プレート線CP上の異なる箇所で、該プレート線CPに電気的に接続した。
【選択図】 図1
Description
まず、第1の従来方式では、プレート線駆動方式では上記課題を回避できないとして、プレート線を駆動しないで、プレート線の電位を固定した状態で動作する半導体回路を開示している(例えば、特許文献1参照)。この方式によれば、プレート線を駆動しないために、プレート線駆動時間を省略し、アクセス時間の増大を防止することができる。
以下に、このレイアウトに関して図12を参照しながら説明する。
図12は、第2の従来方式の半導体記憶装置を説明する平面図である。ここで、半導体記憶装置は、列方向DWLに延びるプレート線CPと、ワード線WLを配列し(ここでは、1つのワード線WLに対して2つのプレート線CPを配列している)、行方向DBLに延びるビット線BLを配列し、メモリアレイMAの行方向DBLにおいてメモリアレイMAに隣接するようにセンスアンプ回路SAを、メモリアレイMAの列方向DWLにおいてメモリアレイMAに隣接するようにプレート線電位供給回路CPDを配列しており、ビット線BLはセンスアンプ回路SAと接続されており、プレート線CPはプレート線電位供給回路CPDと接続されている。
(実施の形態1)
図1は本発明の実施の形態1による半導体記憶装置を概念的に示す第1の平面図である。
また、図5(a)は本発明の実施の形態1による半導体記憶装置を説明する第2の平面図であり、図1を部分的に拡大してメモリセルアレイの詳細を記した図である。図5(b)は図5(a)のA1−A1’断面図である。図5(c)は図5(a)のA2−A2’断面図である。図5(d)は図5(a)のB1−B1’断面図である。図5(e)は、図5(a)のメモリセルアレイの回路模式図である。
以上のように、本実施の形態1の半導体記憶装置101によれば、1つのプレート線CPに対しその複数の箇所にプレート線電位を同時に供給する構成としたので、プレート線での駆動電圧信号の遅延を防止でき、プレート線電位を安定化できるとともに、プレート線の駆動を高速化することができる。また、この際、プレート線電位供給線SCPを、ビット線BLと同じ層で形成しており、プロセス工程の増加を必要とせず、これを簡易に製造することができる。
以下、本発明の実施の形態2について、図2と図6を参照しながら説明する。
図2は本発明の実施の形態2による半導体記憶装置を概念的に示す第1の平面図である。
また、図6(a)は本発明の実施の形態2による半導体記憶装置を説明する第2の平面図であり、図2を部分的に拡大してメモリセルアレイの詳細を記した図である。図6(b)は図6(a)のA1−A1’断面図である。図6(c)は図6(a)のA2−A2’断面図である。図6(d)は図6(a)のB1−B1’断面図である。図6(e)は図6(a)のメモリセルアレイの回路模式図である。
以下、本発明の実施の形態3について、図3と図7を参照しながら説明する。
図3は本発明の実施の形態3による半導体記憶装置を概念的に示す第1の平面図である。
また、図7(a)は本発明の実施の形態3による半導体記憶装置を説明する第2の平面図であり、図3を部分的に拡大してメモリセルアレイの詳細を記した図である。図7(b)は図7(a)のA1−A1’断面図である。図7(c)は図7(a)のA2−A2’断面図である。図7(d)は図7(a)のB1−B1’断面図である。図7(e)は図7(a)のメモリセルアレイの回路模式図である。
本実施の形態3による半導体記憶装置は、図2、及び図3に示すように、実施の形態2と同様に、列方向DWLに延びるプレート線CPと、ワード線WLを、複数配列している。しかしながら、実施の形態2では、ワード線WLに関わるメモリセル数と、プレート線CPに関わるメモリセル数とを同一としているが、本実施の形態3は、プレート線CPに関わるメモリセル数を、ワード線WLに関わるメモリセル数より少ない構成としたものである。
以下、本発明の実施の形態4について、図4と図8を参照しながら説明する。
図4は本発明の実施の形態4による半導体記憶装置を概念的に示す第1の平面図である。
また、図8(a)は本発明の実施の形態4による半導体記憶装置を説明する第2の平面図であり、図4を部分的に拡大してメモリセルアレイの詳細を記した図である。図8(b)は図8(a)のA1−A1’断面図である。図8(c)は図8(a)のA2−A2’断面図である。図8(d)は図8(a)のB1−B1’断面図である。図8(e)は、図8(a)のメモリセルアレイの回路模式図である。
以下、本発明の実施の形態5について、図9と図10を参照しながら説明する。
図9は本発明の実施の形態5による半導体記憶装置を概念的に示す第1の平面図である。
また、図10(a)は本実施の形態5による半導体記憶装置を説明する第2の平面図であり、図9を部分的に拡大してメモリセルアレイの詳細を記した図である。図10(b)は図10(a)のA1−A1’断面図である。図10(c)は図10(a)のA2−A2’断面図である。図10(d)は図10(a)のB1−B1’断面図である。図10(e)は、図10(a)のメモリセルアレイの回路模式図である。
実施の形態2では、図2に示されるように、列方向DWLに延びる複数のワード線WLに対して、これらのワード線WLと、同数のプレート線CPを配列しているが、本実施の形態5では、図9に示されるように、列方向DWLに延びる複数のワード線WLに対して、1つのプレート線CPを配置している。
図13(a)〜(d)は、本発明の実施の形態6による半導体記憶装置を示す。
ここで、図13(a)は、メモリセルアレイを示す平面図、図13(b)は図13(a)のA1−A1’断面図、図13(c)は図13(a)のA2−A2’断面図、図13(d)は図13(a)のB1−B1’断面図である。また、図13(e)は図13(a)のメモリセルアレイの回路模式図である。
図14(a)〜(d)は、本発明の実施の形態7による半導体記憶装置を示すものである。
ここで、図14(a)は、メモリセルアレイの詳細を示す平面図、図14(b)は図14(a)のA1−A1’断面図、図14(c)は図14(a)のA2−A2’断面図、図14(d)は図14(a)のB1−B1’断面図である。また、図14(e)は図14(a)のメモリセルアレイの回路模式図である。
図15は、本発明の実施の形態8による半導体記憶装置を示す。
本実施の形態8による半導体記憶装置は、実施の形態1〜5では、プレート線電位供給線SCPを、ビット線BLと同層で形成し、かつその形状もビット線BLと同じ形状に形成していたものを、このプレート線電位供給線SCPを、ビット線BLと同層にて形成するが、その形状はビット線BLとは異なる形状に形成したものである。
図16は、本発明の実施の形態9による半導体記憶装置を示すものである。
本実施の形態9による半導体記憶装置101bは、実施の形態1〜8では、各プレート線電位供給回路を、複数のセンスアンプ回路を列方向に配列してなる列上において、各所要位置における2つのセンスアンプ回路の間に配置していたものを、該プレート線電位供給回路CDPを、複数のセンスアンプ回路のみを列方向に配列してなる列の外側にて、列方向に複数、配列して形成してなるものである。
図17(a)及び(b)は、本発明の実施の形態10による半導体記憶装置の例を示すものである。
本実施の形態10による半導体記憶装置は、実施の形態1〜9では、各プレート線電位供給回路にはプレート線電位供給線を1つだけ接続しており、たとえば、図17(c)に示すように、プレート線電位供給回路CPD1にはプレート線電位供給線SCP1を、プレート線電位供給回路CPD2にはプレート線電位供給線SCP2を接続していたものを、1つのプレート線電位供給回路CPDに、複数のプレート線電位供給線SCPを接続したものである。すなわち、図17(a)に示す例では、1つのプレート線電位供給回路CPDに、4つのプレート線電位供給線CP1,SCP2,SCP3,SCP4を接続しており、図17(b)に示す例では、各プレート線電位供給回路CPD1、CPD2に、各々2つのプレート線電位供給線SCP1とSCP2、SCP3とSCP4を接続している。
図18(a)〜(c)は、本発明の実施の形態11による半導体記憶装置を示すものである。
本実施の形態11による半導体記憶装置は、実施の形態1〜10では、図17(c)に示すように、プレート線電位供給回路CPDに、配線あるいはプラグなどの導電性部材により、直接プレート線電位供給線SCPを接続することにより、プレート線の電位を供給するようにしていたものを、図18(a),(b),あるいは(c)に示すように、プレート線電位供給回路CPDに、プレート線電位供給線SCPを、選択手段(選択回路)を介して接続するようにしたものである。
図19は、本発明の実施の形態12による半導体記憶装置を示すものである。
本発明の実施の形態12による半導体記憶装置は、図18(a)〜(c)に示す上記実施の形態11では、各選択手段は、それぞれ1つのプレート線電位供給線を、プレート線電位供給回路に接続するものとしたが、この選択手段を、複数のプレート線電位供給線のうちから1つを選択する選択回路よりなるものとし、各選択回路の出力を、共通のプレート線電位供給回路に、接続するようにしたものである。
図20(a)及び(b)は、本実施の形態13による半導体記憶装置を示すものである。
本実施の形態13による半導体記憶装置は、実施の形態1〜12では、前記プレート線電位供給回路は、メモリセルに対しデータアクセスを行う際にはプレート線電位供給線を一定電位となるよう駆動したが、このプレート線電位供給回路を電源配線からなるものとし、プレート線電位供給線は、電源配線にその電位を固定するようにしたものである。
図21(a)は、本発明の実施の形態14による半導体記憶装置を示すものである。
本実施の形態14による半導体記憶装置100cは、上記実施の形態1〜13では、メモリセルアレイは、複数のメモリセルを行方向、及び列方向に配列したものであったが、図21(a)に示されるように、該メモリセルアレイを列方向に一列のみ配列したものである。
図21(b)は、本発明の実施の形態15による半導体記憶装置を示すものである。
本実施の形態15による半導体記憶装置100dは、上記実施の形態1〜13では、メモリセルアレイは、複数のメモリセルを行方向、及び列方向に配列したものであったが、図21(b)に示されるように、該メモリセルアレイを行方向に一列のみ配列したものである。
OD 拡散層
BL ビット線
SS ストレージノード
FE キャパシタ強誘電体膜
CP プレート線
SCP プレート線電位供給線
WL ワード線
CS ストレージノードコンタクト
CB ビット線コンタクト
CPC 配線コンタクト
CSP プレート線電位供給コンタクト
SA センスアンプ回路
CPD プレート線電位供給回路
CCP プレート線駆動信号線
CAP キャパシタ
MC メモリセル
MA メモリセルアレイ
DWL 列方向
DBL 行方向
TR トランジスタ
SL1,SL2,SL3,SL4,SLa、SLb 選択手段
Claims (20)
- 行列状に配列された複数のメモリセルと、
行方向に延びる複数のビット線および複数のプレート電位供給線と、
列方向に延びる複数のワード線および複数のプレート線と、
前記複数のビット線の各々と電気的に接続し、列方向に並ぶ複数のセンスアンプ回路と、
列方向に並ぶ複数のプレート線電位供給回路と、
前記複数のプレート電位供給線の各々と、前記複数のプレート線の各々とを電気的に接続する手段と、
前記複数のプレート電位供給線の各々と、前記複数のプレート線電位供給回路の各々とを電気的に接続する手段とを備え、
前記複数のビット線の各々は、同一行に並ぶ前記複数のメモリセルの各々に共通に接続され、
前記複数のワード線、および前記複数のプレート線の各々は、同一列に並ぶ前記複数のメモリセルの各々に共通に接続され、
前記複数のメモリセルの各々は、ゲート電極が前記ワード線と接続した選択トランジスタを介して前記ビット線と電気的に接続されるとともに、前記プレート線と電気的に接続されたキャパシタを有しており、
前記複数のプレート電位供給線の各々は、同一プレート線上の相互に異なる箇所で該プレート線に電気的に接続されている、
ことを特徴とする半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
前記キャパシタは、強誘電体キャパシタ、もしくは高誘電体キャパシタである、
ことを特徴とする半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
前記各プレート電位供給線は、前記ビット線と同層で形成されている、
ことを特徴とする半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
前記各プレート電位供給線は、前記ビット線と異なる層で形成されている、
ことを特徴とする半導体記憶装置。 - 請求項3または4に記載の半導体記憶装置において、
前記各プレート電位供給線は、前記各ビット線とほぼ同一の形状で、または隣接するビット線との間隔が、隣接する2つのビット線の間隔とほぼ同一間隔で配置されている、
ことを特徴とする半導体記憶装置。 - 請求項3または4に記載の半導体記憶装置において、
前記各プレート電位供給線は、前記各ビット線と異なる形状に形成されている、
ことを特徴とする半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
前記複数のメモリセルは、列方向において少なくとも2つのメモリセル群に分割されており、
同一列に並び、異なる前記メモリセル群にそれぞれ属する複数のメモリセルは、異なる前記プレート線にそれぞれ接続されている、
ことを特徴とする半導体記憶装置。 - 請求項1または7に記載の半導体記憶装置において、
前記複数のプレート線電位供給回路の各々は、該各プレート線電位供給回路と、前記各プレート電位供給線とを選択的に電気的に接続する手段によって、選択的に動作する、
ことを特徴とする半導体記憶装置。 - 請求項1、7、または8に記載の半導体記憶装置において、
前記各プレート電位供給線と、前記複数のプレート線の各々とを電気的に接続する手段が、選択回路である、
ことを特徴とする半導体記憶装置。 - 請求項1、7、8、または9に記載の半導体記憶装置において、
前記各プレート電位供給線と、前記複数のプレート線の各々とを電気的に接続する手段が、少なくとも1つ以上のトランジスタを含む選択回路である、
ことを特徴とする半導体記憶装置。 - 請求項10に記載の半導体記憶装置において、
前記選択回路に含まれるトランジスタのうち、少なくとも1つのトランジスタのゲートは、前記ワード線に接続されている、
ことを特徴とする半導体記憶装置。 - 請求項10に記載の半導体記憶装置において、
前記選択回路に含まれるトランジスタのうち、少なくとも1つのトランジスタのゲートは、プレート線駆動信号線に接続されている、
ことを特徴とする半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
前記プレート線電位供給回路は、列方向に並ぶ前記複数のセンスアンプ回路のうちの2つの間に配置されている、
ことを特徴とする半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
前記各プレート電位供給線と、前記複数のプレート線の各々とを電気的に接続する手段が、導電性部材であり、前記各プレート電位供給線と、前記複数のプレート線の各々とが、直接電気的に接続されている、
ことを特徴とする半導体記憶装置。 - 請求項1,8,9,及び13のいずれかに記載の半導体記憶装置において、
前記各プレート線電位供給回路は、電源配線である、
ことを特徴とする半導体記憶装置。 - 複数のメモリセルと、
行方向に延びるビット線およびプレート電位供給線と、
列方向に延びるワード線およびプレート線と、
前記ビット線と電気的に接続したセンスアンプ回路と、
前記プレート電位供給線にプレート線電位を供給するプレート線電位供給回路とを備え、
前記メモリセルは、少なくとも、行方向、あるいは列方向に複数配列され、
同一行のメモリセルは、同一のビット線によりデータがアクセスされ、
同一列のメモリセルは、同一のワード線により選択され、かつ同一のプレート線によりプレート線電位が供給され、
前記プレート電位供給線とプレート線とは、その交差部で電気的に接続される、
ことを特徴とする半導体記憶装置。 - 請求項16に記載の半導体記憶装置において、
前記プレート電位供給線と、前記プレート線とは、導電性部材により直接電気的に接続されている、
ことを特徴とする半導体記憶装置。 - 請求項16に記載の半導体記憶装置において、
前記プレート線電位供給回路は、電源配線である、
ことを特徴とする半導体記憶装置。 - 請求項16に記載の半導体記憶装置において、
前記複数のメモリセルは、列方向に一列だけ配列され、
前記行方向に延びるビット線およびプレート電位供給線は、それぞれ複数配列され、
前記センスアンプ回路は、列方向に複数配列され、各センスアンプ回路は、対応するビット線と電気的に接続され、
前記プレート線電位供給回路は、列方向に複数配列され、各プレート線電位供給回路は、対応するプレート電位供給線と電気的に接続され、
前記列方向に延びるワード線およびプレート線は、前記一列に配列された複数のメモリセルに共通接続され、
前記複数のメモリセルの各々は、ゲート電極が前記ワード線と接続した選択トランジスタを介して前記ビット線と電気的に接続されるとともに、前記プレート線と電気的に接続された強誘電体キャパシタを有し、
前記複数のプレート電位供給線は、同一プレート線上の少なくとも1箇所以上で電気的に該プレート線に接続される、
ことを特徴とする半導体記憶装置。 - 請求項16に記載の半導体記憶装置において、
前記複数のメモリセルは、行方向に一列だけ配列され、
前記列方向に延びるワード線およびプレート線は、それぞれ複数配列され、
前記センスアンプ回路は、前記複数のメモリセルに対して1つ設けられ、前記ビット線と電気的に接続され、
前記プレート線電位供給回路は、前記複数のメモリセルに対して1つ設けられ、前記プレート電位供給線と電気的に接続され、
前記行方向に延びるビット線およびプレート電位供給線は、前記一列に配列された複数のメモリセルに共通接続され、
前記複数のメモリセルの各々は、ゲート電極が前記ワード線と接続した選択トランジスタを介して前記ビット線と電気的に接続されるとともに、前記プレート線と電気的に接続された強誘電体キャパシタを有し、
前記1つのプレート線電位供給回路に接続されたプレート電位供給線は、前記複数のプレート線と電気的に接続される、
ことを特徴とする半導体記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005239223A JP2007053321A (ja) | 2005-08-19 | 2005-08-19 | 半導体記憶装置 |
US11/503,956 US7388769B2 (en) | 2005-08-19 | 2006-08-15 | Semiconductor memory device |
CNA2006101110875A CN1917083A (zh) | 2005-08-19 | 2006-08-18 | 半导体存储器件 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005239223A JP2007053321A (ja) | 2005-08-19 | 2005-08-19 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007053321A true JP2007053321A (ja) | 2007-03-01 |
JP2007053321A5 JP2007053321A5 (ja) | 2008-05-01 |
Family
ID=37738048
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005239223A Pending JP2007053321A (ja) | 2005-08-19 | 2005-08-19 | 半導体記憶装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7388769B2 (ja) |
JP (1) | JP2007053321A (ja) |
CN (1) | CN1917083A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014120191A (ja) * | 2012-12-19 | 2014-06-30 | Lapis Semiconductor Co Ltd | 半導体記憶装置 |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101037501B1 (ko) * | 2008-10-30 | 2011-05-26 | 주식회사 하이닉스반도체 | 고집적 반도체 기억 장치 |
KR101921618B1 (ko) * | 2010-02-05 | 2018-11-26 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 구동 방법 |
KR101822962B1 (ko) * | 2010-02-05 | 2018-01-31 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
JP5993141B2 (ja) * | 2010-12-28 | 2016-09-14 | 株式会社半導体エネルギー研究所 | 記憶装置 |
US9048142B2 (en) | 2010-12-28 | 2015-06-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
JP6250955B2 (ja) | 2012-05-25 | 2017-12-20 | 株式会社半導体エネルギー研究所 | 半導体装置の駆動方法 |
JP2014195243A (ja) | 2013-02-28 | 2014-10-09 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
US9612795B2 (en) | 2013-03-14 | 2017-04-04 | Semiconductor Energy Laboratory Co., Ltd. | Data processing device, data processing method, and computer program |
US9349418B2 (en) | 2013-12-27 | 2016-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for driving the same |
JP6689062B2 (ja) | 2014-12-10 | 2020-04-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
US10008502B2 (en) | 2016-05-04 | 2018-06-26 | Semiconductor Energy Laboratory Co., Ltd. | Memory device |
US11133047B2 (en) * | 2019-06-24 | 2021-09-28 | Micron Technology, Inc. | Digit line management for a ferroelectric memory array |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06314494A (ja) * | 1993-01-12 | 1994-11-08 | Philips Electron Nv | ワードオリエンテッドプロセッシングシステム |
JPH07220482A (ja) * | 1994-02-04 | 1995-08-18 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
JPH10320981A (ja) * | 1997-05-19 | 1998-12-04 | Rohm Co Ltd | 強誘電体メモリ |
JPH11238386A (ja) * | 1998-02-19 | 1999-08-31 | Sharp Corp | 半導体記憶装置 |
JP2000353381A (ja) * | 1999-06-10 | 2000-12-19 | Samsung Electronics Co Ltd | 不揮発性強誘電体ランダムアクセスメモリ装置及びプレートライン駆動方法 |
JP2003158202A (ja) * | 2001-11-20 | 2003-05-30 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
JP2003297076A (ja) * | 2002-03-20 | 2003-10-17 | Macronix Internatl Co Ltd | ランダムアクセスメモリデバイス及びその駆動方法 |
JP2005004779A (ja) * | 1996-06-03 | 2005-01-06 | Toshiba Microelectronics Corp | 不揮発性強誘電体メモリ及びidカード |
JP2005293782A (ja) * | 2004-04-05 | 2005-10-20 | Oki Electric Ind Co Ltd | 強誘電体メモリ |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10162587A (ja) | 1996-11-26 | 1998-06-19 | Hitachi Ltd | 強誘電体メモリ |
JPH10162589A (ja) | 1996-11-28 | 1998-06-19 | Matsushita Electron Corp | 強誘電体メモリ装置 |
US6370057B1 (en) * | 1999-02-24 | 2002-04-09 | Kabushiki Kaisha Toshiba | Semiconductor memory device having plate lines and precharge circuits |
KR100282045B1 (ko) * | 1998-08-07 | 2001-03-02 | 윤종용 | 강유전체 커패시터를 구비한 불 휘발성 다이나믹 랜덤 엑세스메모리 |
JP2000123578A (ja) * | 1998-10-13 | 2000-04-28 | Sharp Corp | 半導体メモリ装置 |
JP2003092364A (ja) * | 2001-05-21 | 2003-03-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
US7002835B2 (en) * | 2003-07-14 | 2006-02-21 | Seiko Epson Corporation | Memory cell and semiconductor memory device |
JP4887853B2 (ja) * | 2006-03-17 | 2012-02-29 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
-
2005
- 2005-08-19 JP JP2005239223A patent/JP2007053321A/ja active Pending
-
2006
- 2006-08-15 US US11/503,956 patent/US7388769B2/en active Active
- 2006-08-18 CN CNA2006101110875A patent/CN1917083A/zh active Pending
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06314494A (ja) * | 1993-01-12 | 1994-11-08 | Philips Electron Nv | ワードオリエンテッドプロセッシングシステム |
JPH07220482A (ja) * | 1994-02-04 | 1995-08-18 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
JP2005004779A (ja) * | 1996-06-03 | 2005-01-06 | Toshiba Microelectronics Corp | 不揮発性強誘電体メモリ及びidカード |
JPH10320981A (ja) * | 1997-05-19 | 1998-12-04 | Rohm Co Ltd | 強誘電体メモリ |
JPH11238386A (ja) * | 1998-02-19 | 1999-08-31 | Sharp Corp | 半導体記憶装置 |
JP2000353381A (ja) * | 1999-06-10 | 2000-12-19 | Samsung Electronics Co Ltd | 不揮発性強誘電体ランダムアクセスメモリ装置及びプレートライン駆動方法 |
JP2003158202A (ja) * | 2001-11-20 | 2003-05-30 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
JP2003297076A (ja) * | 2002-03-20 | 2003-10-17 | Macronix Internatl Co Ltd | ランダムアクセスメモリデバイス及びその駆動方法 |
JP2005293782A (ja) * | 2004-04-05 | 2005-10-20 | Oki Electric Ind Co Ltd | 強誘電体メモリ |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014120191A (ja) * | 2012-12-19 | 2014-06-30 | Lapis Semiconductor Co Ltd | 半導体記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
US7388769B2 (en) | 2008-06-17 |
US20070047286A1 (en) | 2007-03-01 |
CN1917083A (zh) | 2007-02-21 |
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