JP2000353381A - 不揮発性強誘電体ランダムアクセスメモリ装置及びプレートライン駆動方法 - Google Patents
不揮発性強誘電体ランダムアクセスメモリ装置及びプレートライン駆動方法Info
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Abstract
(57)【要約】
【課題】 プレートラインセグメントがフローティング
状態になることを防止して信頼性を向上させることがで
きるとともに、感知マージンを向上させることができる
不揮発性強誘電体ランダムアクセスメモリ装置およびプ
レートライン駆動方法を提供すること。 【解決手段】 スイッチ制御信号ＳＥＬａ，ＳＥＬｂに
応じてプレートラインＰＬＳ０〜ＰＬＳｍの一端をワー
ドラインＷＬ０〜ＷＬｍに接続するＮＭＯＳトランジス
タ１４と、スイッチ制御信号ＰＲＣＨＧａ，ＰＲＣＨＧ
ｂに応じてプレートラインＰＬＳ０〜ＰＬＳｍの他端を
基準電圧（接地電圧）に接続するＮＭＯＳトランジスタ
１６とを設ける。
状態になることを防止して信頼性を向上させることがで
きるとともに、感知マージンを向上させることができる
不揮発性強誘電体ランダムアクセスメモリ装置およびプ
レートライン駆動方法を提供すること。 【解決手段】 スイッチ制御信号ＳＥＬａ，ＳＥＬｂに
応じてプレートラインＰＬＳ０〜ＰＬＳｍの一端をワー
ドラインＷＬ０〜ＷＬｍに接続するＮＭＯＳトランジス
タ１４と、スイッチ制御信号ＰＲＣＨＧａ，ＰＲＣＨＧ
ｂに応じてプレートラインＰＬＳ０〜ＰＬＳｍの他端を
基準電圧（接地電圧）に接続するＮＭＯＳトランジスタ
１６とを設ける。
Description
【０００１】
【発明の属する技術分野】本発明はランダムアクセスメ
モリ装置に関するものであり、より詳しくはセグメント
プレートラインスキム（ｓｅｇｍｅｎｔｅｄ ｐｌａｔ
ｅ ｌｉｎｅ ｓｃｈｅｍｅ）を有する不揮発性強誘電
体ランダムアクセスメモリ装置及びプレートライン駆動
方法に関するものである。
モリ装置に関するものであり、より詳しくはセグメント
プレートラインスキム（ｓｅｇｍｅｎｔｅｄ ｐｌａｔ
ｅ ｌｉｎｅ ｓｃｈｅｍｅ）を有する不揮発性強誘電
体ランダムアクセスメモリ装置及びプレートライン駆動
方法に関するものである。
【０００２】
【従来の技術】強誘電体ランダムアクセスメモリは、各
メモリセルの貯蔵素子として強誘電体キャパシタを使用
する。各メモリセルは、強誘電体キャパシタの電気的な
分極によってロジック状態を貯蔵する。強誘電体キャパ
シタは、プレート（電極）の間に誘電物質を有し、誘電
物質は、ＰＺＴ（ｌｅａｄ ｚｉｒｃｏｎａｔｅ ｔｉ
ｔａｎａｔｅ）のような強誘電体物質を含む。強誘電体
キャパシタのプレートに電圧が印加されるとき、強誘電
体物質は電界方向に分極される。強誘電体キャパシタの
分極状態を変化させるためのスイッチングスレッショル
ド電圧は、強制電圧（ｃｏｅｒｃｉｖｅ ｖｏｌｔａｇ
ｅ）と定義する。強誘電体キャパシタの１プレートはア
クセストランジスタを通してビットラインに接続され、
他のプレートはプレートライン（ｐｌａｔｅ ｌｉｎ
ｅ）（駆動ライン：ｄｒｉｖｅ ｌｉｎｅ）に接続さ
れ、これはＵ．Ｓ．Ｐａｔ．Ｎｏ．５７５１６２６に
“ＦＥＲＲＯＥＬＥＣＴＲＩＣ ＭＥＭＯＲＹ ＵＳＩ
ＮＧ ＦＥＲＲＯＥＬＥＣＴＲＩＣＲＥＦＥＲＥＮＣＥ
ＣＥＬＬＳ”という題目で掲載されている。
メモリセルの貯蔵素子として強誘電体キャパシタを使用
する。各メモリセルは、強誘電体キャパシタの電気的な
分極によってロジック状態を貯蔵する。強誘電体キャパ
シタは、プレート（電極）の間に誘電物質を有し、誘電
物質は、ＰＺＴ（ｌｅａｄ ｚｉｒｃｏｎａｔｅ ｔｉ
ｔａｎａｔｅ）のような強誘電体物質を含む。強誘電体
キャパシタのプレートに電圧が印加されるとき、強誘電
体物質は電界方向に分極される。強誘電体キャパシタの
分極状態を変化させるためのスイッチングスレッショル
ド電圧は、強制電圧（ｃｏｅｒｃｉｖｅ ｖｏｌｔａｇ
ｅ）と定義する。強誘電体キャパシタの１プレートはア
クセストランジスタを通してビットラインに接続され、
他のプレートはプレートライン（ｐｌａｔｅ ｌｉｎ
ｅ）（駆動ライン：ｄｒｉｖｅ ｌｉｎｅ）に接続さ
れ、これはＵ．Ｓ．Ｐａｔ．Ｎｏ．５７５１６２６に
“ＦＥＲＲＯＥＬＥＣＴＲＩＣ ＭＥＭＯＲＹ ＵＳＩ
ＮＧ ＦＥＲＲＯＥＬＥＣＴＲＩＣＲＥＦＥＲＥＮＣＥ
ＣＥＬＬＳ”という題目で掲載されている。
【０００３】強誘電体キャパシタはヒステリシスを示
し、キャパシタでの電流流れはキャパシタの分極状態に
依存する。もしキャパシタに印加された電圧が強制電圧
より大きいと、強誘電体キャパシタは、印加された電圧
極性によって分極状態が変化する。分極状態は、電源が
除去された後にも維持されることによって不揮発性を提
供する。強誘電体キャパシタは、約１ｎｓｅｃ以内に分
極状態がスイッチされ、これはＥＰＲＯＭ、ＥＥＰＲＯ
Ｍ又はフラッシュＥＥＰＲＯＭのような大部分の他の不
揮発性メモリのプログラム時間より速い。
し、キャパシタでの電流流れはキャパシタの分極状態に
依存する。もしキャパシタに印加された電圧が強制電圧
より大きいと、強誘電体キャパシタは、印加された電圧
極性によって分極状態が変化する。分極状態は、電源が
除去された後にも維持されることによって不揮発性を提
供する。強誘電体キャパシタは、約１ｎｓｅｃ以内に分
極状態がスイッチされ、これはＥＰＲＯＭ、ＥＥＰＲＯ
Ｍ又はフラッシュＥＥＰＲＯＭのような大部分の他の不
揮発性メモリのプログラム時間より速い。
【０００４】メモリセルからデータを読出す（または書
き込む）ためには、強誘電体キャパシタのプレートの間
に電圧差が発生するようにプレートラインが駆動され
る。プレートラインを駆動する技術は、Ｕ．Ｓ．Ｐａ
ｔ．Ｎｏ．５５９２４１０に“ＣＩＲＣＵＩＴ ＡＮＤ
ＭＥＴＨＯＤ ＦＯＲ ＲＥＤＵＣＩＮＧ Ａ ＣＯ
ＭＰＥＮＳＡＴＩＯＮ ＯＦ Ａ ＦＥＲＲＯＥＬＥＣ
ＴＲＩＣ ＣＡＰＡＣＩＴＯＲ ＢＹ ＭＵＬＴＩＰＬ
Ｅ ＰＵＬＳＩＮＧ ＯＦ ＴＨＥ ＰＬＡＴＥＬＩＮ
Ｅ ＦＯＬＬＯＷＩＮＧ Ａ ＷＲＩＴＥ ＯＰＥＲＡ
ＴＩＯＮ”という題目で、あるいはＵ．Ｓ．Ｐａｔ．Ｎ
ｏ．５０８６４１２に“ＳＥＮＳＥ ＡＭＰＬＩＦＩＥ
Ｒ ＡＮＤ ＭＥＴＨＯＤ ＦＯＲ ＦＥＲＲＯＥＬＥ
ＣＴＲＩＣＭＥＭＯＲＹ”という題目で掲載されてい
る。このような米国特許は、メモリセルのアレイ及びデ
コーダを開示し、デコーダは、複数のワードライン及び
複数のプレートライン（ワードラインに各々対応する）
を通してアレイに接続される。前述した特許のデコーデ
ィング構造によると、ワードライン及びプレートライン
がデコーダによって同時に選択駆動される。しかし、そ
のようなデコーディング構造は、高密度メモリ装置には
不適当であり、これはプレートラインに共通に接続され
た強誘電体キャパシタの数がプレートラインのＲＣデイ
レイの増加のために制限されるためである。
き込む）ためには、強誘電体キャパシタのプレートの間
に電圧差が発生するようにプレートラインが駆動され
る。プレートラインを駆動する技術は、Ｕ．Ｓ．Ｐａ
ｔ．Ｎｏ．５５９２４１０に“ＣＩＲＣＵＩＴ ＡＮＤ
ＭＥＴＨＯＤ ＦＯＲ ＲＥＤＵＣＩＮＧ Ａ ＣＯ
ＭＰＥＮＳＡＴＩＯＮ ＯＦ Ａ ＦＥＲＲＯＥＬＥＣ
ＴＲＩＣ ＣＡＰＡＣＩＴＯＲ ＢＹ ＭＵＬＴＩＰＬ
Ｅ ＰＵＬＳＩＮＧ ＯＦ ＴＨＥ ＰＬＡＴＥＬＩＮ
Ｅ ＦＯＬＬＯＷＩＮＧ Ａ ＷＲＩＴＥ ＯＰＥＲＡ
ＴＩＯＮ”という題目で、あるいはＵ．Ｓ．Ｐａｔ．Ｎ
ｏ．５０８６４１２に“ＳＥＮＳＥ ＡＭＰＬＩＦＩＥ
Ｒ ＡＮＤ ＭＥＴＨＯＤ ＦＯＲ ＦＥＲＲＯＥＬＥ
ＣＴＲＩＣＭＥＭＯＲＹ”という題目で掲載されてい
る。このような米国特許は、メモリセルのアレイ及びデ
コーダを開示し、デコーダは、複数のワードライン及び
複数のプレートライン（ワードラインに各々対応する）
を通してアレイに接続される。前述した特許のデコーデ
ィング構造によると、ワードライン及びプレートライン
がデコーダによって同時に選択駆動される。しかし、そ
のようなデコーディング構造は、高密度メモリ装置には
不適当であり、これはプレートラインに共通に接続され
た強誘電体キャパシタの数がプレートラインのＲＣデイ
レイの増加のために制限されるためである。
【０００５】前述した問題点を解決する方法として、
“セグメントプレートラインスキム（ｓｅｇｍｅｎｔｅ
ｄ ｐｌａｔｅ ｌｉｎｅ ｓｃｈｅｍｅ）と呼ばれる
方法が提案されている。このセグメントプレートライン
構造は、Ｕ．Ｓ．Ｐａｔ．Ｎｏ．５５９８３６６に“Ｆ
ＥＲＲＯＥＬＥＣＴＲＩＣ ＮＯＮＶＯＬＡＴＩＬＥＲ
ＡＮＤＯＭ ＡＣＣＥＳＳ ＭＥＭＯＲＹ ＵＴＩＬＩ
ＺＩＮＧ ＳＥＬＦ−ＢＯＯＳＴＩＮＧ ＰＬＡＴＥ
ＬＩＮＥ ＳＥＧＭＥＮＴ ＤＲＩＶＥＲＳ”という題
目で、あるいはＵ．Ｓ．Ｐａｔ．Ｎｏ．５３７３４６３
に“ＦＥＲＲＯＥＬＥＣＴＲＩＣ ＮＯＮＶＯＬＡＴＩ
ＬＥ ＲＡＮＤＯＭ ＡＣＣＥＳＳ ＭＥＭＯＲＹ Ｈ
ＡＶＩＮＧ ＤＲＩＶＥ ＬＩＮＥ ＳＥＧＭＥＮＴ
Ｓ”という題目で各々掲載されているし。
“セグメントプレートラインスキム（ｓｅｇｍｅｎｔｅ
ｄ ｐｌａｔｅ ｌｉｎｅ ｓｃｈｅｍｅ）と呼ばれる
方法が提案されている。このセグメントプレートライン
構造は、Ｕ．Ｓ．Ｐａｔ．Ｎｏ．５５９８３６６に“Ｆ
ＥＲＲＯＥＬＥＣＴＲＩＣ ＮＯＮＶＯＬＡＴＩＬＥＲ
ＡＮＤＯＭ ＡＣＣＥＳＳ ＭＥＭＯＲＹ ＵＴＩＬＩ
ＺＩＮＧ ＳＥＬＦ−ＢＯＯＳＴＩＮＧ ＰＬＡＴＥ
ＬＩＮＥ ＳＥＧＭＥＮＴ ＤＲＩＶＥＲＳ”という題
目で、あるいはＵ．Ｓ．Ｐａｔ．Ｎｏ．５３７３４６３
に“ＦＥＲＲＯＥＬＥＣＴＲＩＣ ＮＯＮＶＯＬＡＴＩ
ＬＥ ＲＡＮＤＯＭ ＡＣＣＥＳＳ ＭＥＭＯＲＹ Ｈ
ＡＶＩＮＧ ＤＲＩＶＥ ＬＩＮＥ ＳＥＧＭＥＮＴ
Ｓ”という題目で各々掲載されているし。
【０００６】上記両特許に掲載されたセグメントプレー
トライン構造によると、非活性状態のプレートラインセ
グメントに接続されたメモリセルの分極状態が変化する
ことを防止することによって疲労（ｆａｔｉｇｕｅ）を
減らし、メモリの使用可能な動作寿命を延長することが
できる。
トライン構造によると、非活性状態のプレートラインセ
グメントに接続されたメモリセルの分極状態が変化する
ことを防止することによって疲労（ｆａｔｉｇｕｅ）を
減らし、メモリの使用可能な動作寿命を延長することが
できる。
【０００７】
【発明が解決しようとする課題】しかし、上記のセグメ
ントプレートライン構造下で、非選択のプレートライン
セグメントは書き込み／読出し動作の間にフローティン
グ状態になるため、非選択のプレートラインセグメント
は、周辺ノイズ及び信号カップリングの影響を受ける。
即ち、非選択のプレートラインセグメントは、選択され
たビットラインに、さらに選択されたプレートラインセ
グメントに電気的に接続される。それ故、非選択のプレ
ートラインセグメントに各々接続された強誘電体キャパ
シタの分極方向が、選択されたプレートラインセグメン
トと関連した読出し／書き込みサイクルの間に変化する
ことがある。これによって感知マージンが減少し、非選
択のプレートラインセグメントに各々接続された強誘電
体キャパシタに貯蔵されたデータが破壊されることがあ
る。
ントプレートライン構造下で、非選択のプレートライン
セグメントは書き込み／読出し動作の間にフローティン
グ状態になるため、非選択のプレートラインセグメント
は、周辺ノイズ及び信号カップリングの影響を受ける。
即ち、非選択のプレートラインセグメントは、選択され
たビットラインに、さらに選択されたプレートラインセ
グメントに電気的に接続される。それ故、非選択のプレ
ートラインセグメントに各々接続された強誘電体キャパ
シタの分極方向が、選択されたプレートラインセグメン
トと関連した読出し／書き込みサイクルの間に変化する
ことがある。これによって感知マージンが減少し、非選
択のプレートラインセグメントに各々接続された強誘電
体キャパシタに貯蔵されたデータが破壊されることがあ
る。
【０００８】本発明の目的は、読出し／書き込みサイク
ルの間に非選択のプレートラインセグメントがフローテ
ィング状態となることを防止することができるセグメン
トプレートラインスキムの不揮発性強誘電体ランダムア
クセスメモリ装置及びプレートライン駆動方法を提供す
ることにある。
ルの間に非選択のプレートラインセグメントがフローテ
ィング状態となることを防止することができるセグメン
トプレートラインスキムの不揮発性強誘電体ランダムア
クセスメモリ装置及びプレートライン駆動方法を提供す
ることにある。
【０００９】
【課題を解決するための手段】本発明の１特徴による
と、本発明の不揮発性強誘電体ランダムアクセスメモリ
装置は、第１方向に配列されたワードラインと、第１方
向に配列された第１プレートラインと、第１方向と直交
する第２方向に配列された複数のビットラインと、各々
がワードラインと対応するビットラインの交差領域に配
列された複数の第１メモリセルと、第１スイッチ制御信
号に応じてプレートラインの一端をワードラインに接続
する第１スイッチ回路と、第２スイッチ制御信号に応じ
てプレートラインの他端を基準電圧に接続する第２スイ
ッチ回路とを含む。
と、本発明の不揮発性強誘電体ランダムアクセスメモリ
装置は、第１方向に配列されたワードラインと、第１方
向に配列された第１プレートラインと、第１方向と直交
する第２方向に配列された複数のビットラインと、各々
がワードラインと対応するビットラインの交差領域に配
列された複数の第１メモリセルと、第１スイッチ制御信
号に応じてプレートラインの一端をワードラインに接続
する第１スイッチ回路と、第２スイッチ制御信号に応じ
てプレートラインの他端を基準電圧に接続する第２スイ
ッチ回路とを含む。
【００１０】上記装置において、第１メモリセルの各々
は、具体的には、ワードラインに接続されたゲートを有
するアクセストランジスタと、このアクセストランジス
タを通して対応するビットラインに接続される第１プレ
ート及びプレートラインに接続される第２プレートを有
する強誘電体キャパシタとを含む。
は、具体的には、ワードラインに接続されたゲートを有
するアクセストランジスタと、このアクセストランジス
タを通して対応するビットラインに接続される第１プレ
ート及びプレートラインに接続される第２プレートを有
する強誘電体キャパシタとを含む。
【００１１】また、第１スイッチ回路は、第１スイッチ
制御信号を受け入れるゲート及びワードラインとプレー
トラインとの間に形成された電流通路を有する第１ＮＭ
ＯＳトランジスタからなる。
制御信号を受け入れるゲート及びワードラインとプレー
トラインとの間に形成された電流通路を有する第１ＮＭ
ＯＳトランジスタからなる。
【００１２】また、第２スイッチ回路は、第２スイッチ
制御信号を受け入れるゲート及びプレートラインと基準
電圧との間に形成された電流通路を有する第２ＮＭＯＳ
トランジスタからなる。
制御信号を受け入れるゲート及びプレートラインと基準
電圧との間に形成された電流通路を有する第２ＮＭＯＳ
トランジスタからなる。
【００１３】また、基準電圧は接地電圧である。
【００１４】また、第２方向に配列された複数の第２ビ
ットラインと、第１プレートラインと電気的に絶縁さ
れ、第１方向に配列された第２プレートラインと、ワー
ドラインと複数の第２ビットラインのうち対応するビッ
トラインの交差領域に配列された複数の第２メモリセル
と、第３スイッチ制御信号に応じて第２プレートライン
の一端をワードラインに接続する第３スイッチ回路と、
第４スイッチ制御信号に応じて第２プレートラインの他
端を基準電圧に接続する第４スイッチ回路とを上記装置
にさらに含めることができる。
ットラインと、第１プレートラインと電気的に絶縁さ
れ、第１方向に配列された第２プレートラインと、ワー
ドラインと複数の第２ビットラインのうち対応するビッ
トラインの交差領域に配列された複数の第２メモリセル
と、第３スイッチ制御信号に応じて第２プレートライン
の一端をワードラインに接続する第３スイッチ回路と、
第４スイッチ制御信号に応じて第２プレートラインの他
端を基準電圧に接続する第４スイッチ回路とを上記装置
にさらに含めることができる。
【００１５】この含めた例において、第３スイッチ回路
は、具体的には、第３スイッチ制御信号を受け入れるゲ
ート及びワードラインと第２プレートラインとの間に形
成された電流通路を有する第１ＮＭＯＳトランジスタか
らなり、第４スイッチ回路は、第４スイッチ制御信号を
受け入れるゲート及び第２プレートラインと基準電圧と
の間に形成された電流通路を有する第２ＮＭＯＳトラン
ジスタからなる。
は、具体的には、第３スイッチ制御信号を受け入れるゲ
ート及びワードラインと第２プレートラインとの間に形
成された電流通路を有する第１ＮＭＯＳトランジスタか
らなり、第４スイッチ回路は、第４スイッチ制御信号を
受け入れるゲート及び第２プレートラインと基準電圧と
の間に形成された電流通路を有する第２ＮＭＯＳトラン
ジスタからなる。
【００１６】また、複数の第１メモリセルのうち少なく
とも１つのメモリセルが選択されるときは、第１プレー
トラインがワードラインに接続されるように第１スイッ
チ制御信号が活性化されるが、第２スイッチ制御信号は
非活性化され、第２プレートラインがワードラインから
分離されるように第３スイッチ制御信号は非活性化さ
れ、第４スイッチ制御信号は活性化される。
とも１つのメモリセルが選択されるときは、第１プレー
トラインがワードラインに接続されるように第１スイッ
チ制御信号が活性化されるが、第２スイッチ制御信号は
非活性化され、第２プレートラインがワードラインから
分離されるように第３スイッチ制御信号は非活性化さ
れ、第４スイッチ制御信号は活性化される。
【００１７】一方、複数の第２メモリセルのうち少なく
とも１つのメモリセルが選択されるときは、第１スイッ
チ制御信号が非活性化されるが、第１プレートラインが
基準電圧に接続されるように第２スイッチ制御信号は活
性化され、第２プレートラインがワードラインに接続さ
れるように第３スイッチ制御信号は活性化されるが、第
４スイッチ制御信号は非活性化される。
とも１つのメモリセルが選択されるときは、第１スイッ
チ制御信号が非活性化されるが、第１プレートラインが
基準電圧に接続されるように第２スイッチ制御信号は活
性化され、第２プレートラインがワードラインに接続さ
れるように第３スイッチ制御信号は活性化されるが、第
４スイッチ制御信号は非活性化される。
【００１８】本発明の他の特徴によると、本発明の不揮
発性強誘電体ランダムアクセスメモリ装置は、複数のメ
モリブロックに分かれたメモリセルアレイと、複数のブ
ロックを通して第１方向に配列された複数のワードライ
ンと、複数のワードラインのうち１つを選択する行デコ
ーダとを含み、メモリブロックの各々は、第２方向に配
列された複数のビットラインと、第１方向に配列された
複数のプレートラインセグメントと、対応するワードラ
インとビットラインの交差領域に配列された複数のメモ
リセルと、各々が複数のプレートラインセグメントに対
応し、第１スイッチ制御信号に応じて対応するプレート
ラインセグメントの一端を対応するワードラインに接続
する複数の第１スイッチトランジスタと、各々が複数の
プレートラインセグメントに対応し、対応する第２スイ
ッチ制御信号に応じてプレートラインセグメントの他端
を接地電圧に接続する複数の第２スイッチトランジスタ
とを含む。
発性強誘電体ランダムアクセスメモリ装置は、複数のメ
モリブロックに分かれたメモリセルアレイと、複数のブ
ロックを通して第１方向に配列された複数のワードライ
ンと、複数のワードラインのうち１つを選択する行デコ
ーダとを含み、メモリブロックの各々は、第２方向に配
列された複数のビットラインと、第１方向に配列された
複数のプレートラインセグメントと、対応するワードラ
インとビットラインの交差領域に配列された複数のメモ
リセルと、各々が複数のプレートラインセグメントに対
応し、第１スイッチ制御信号に応じて対応するプレート
ラインセグメントの一端を対応するワードラインに接続
する複数の第１スイッチトランジスタと、各々が複数の
プレートラインセグメントに対応し、対応する第２スイ
ッチ制御信号に応じてプレートラインセグメントの他端
を接地電圧に接続する複数の第２スイッチトランジスタ
とを含む。
【００１９】この他の特徴による装置において、各メモ
リブロック内のメモリセルの各々は、具体的には、対応
するワードラインに接続されたゲートを有するアクセス
トランジスタと、このアクセストランジスタを通して対
応するビットラインに接続された第１プレート及び対応
するプレートラインセグメントに接続された第２プレー
トを有する強誘電体キャパシタとを含む。
リブロック内のメモリセルの各々は、具体的には、対応
するワードラインに接続されたゲートを有するアクセス
トランジスタと、このアクセストランジスタを通して対
応するビットラインに接続された第１プレート及び対応
するプレートラインセグメントに接続された第２プレー
トを有する強誘電体キャパシタとを含む。
【００２０】また、第１スイッチトランジスタの各々
は、第１スイッチ制御信号を受け入れるゲート及び対応
するワードラインと対応するプレートラインセグメント
との間に形成された電流通路を有するＮＭＯＳトランジ
スタからなる。
は、第１スイッチ制御信号を受け入れるゲート及び対応
するワードラインと対応するプレートラインセグメント
との間に形成された電流通路を有するＮＭＯＳトランジ
スタからなる。
【００２１】また、第２スイッチトランジスタの各々
は、第２スイッチ制御信号を受け入れるゲート及び対応
するプレートラインセグメントと接地電圧との間に形成
された電流通路を有するＮＭＯＳトランジスタからな
る。
は、第２スイッチ制御信号を受け入れるゲート及び対応
するプレートラインセグメントと接地電圧との間に形成
された電流通路を有するＮＭＯＳトランジスタからな
る。
【００２２】また、所定の選択されたメモリブロックに
対してデータの読出し、あるいは書き込みが行われると
き、選択されたメモリブロックに関連した第１スイッチ
制御信号は活性化され、選択されたメモリブロックに関
連した第２スイッチ制御信号は非活性化されるが、非選
択のメモリブロックの各々に関連した第１スイッチ制御
信号は非活性化され、非選択のメモリブロックの各々に
関連した第２スイッチ制御信号は活性化される。
対してデータの読出し、あるいは書き込みが行われると
き、選択されたメモリブロックに関連した第１スイッチ
制御信号は活性化され、選択されたメモリブロックに関
連した第２スイッチ制御信号は非活性化されるが、非選
択のメモリブロックの各々に関連した第１スイッチ制御
信号は非活性化され、非選択のメモリブロックの各々に
関連した第２スイッチ制御信号は活性化される。
【００２３】本発明の他の特徴によると、本発明のプレ
ートライン駆動方法は、第１方向に配列されたワードラ
インと、第１方向に配列されたプレートラインと、第２
方向に配列された複数のビットラインと、ワードライン
ラインと対応するビットラインの交差領域に各々配列さ
れた複数のメモリセルとを有する不揮発性強誘電体ラン
ダムアクセスメモリ装置のプレートライン駆動方法にお
いて、プレートラインを基準電圧に充電する段階と、プ
レートラインを基準電圧から分離する段階と、プレート
ラインを基準電圧から分離した後、ワードラインをプレ
ートラインに接続する段階と、プレートラインがプレー
トライン電圧を有するようにワードラインを活性化させ
る段階とを含む。
ートライン駆動方法は、第１方向に配列されたワードラ
インと、第１方向に配列されたプレートラインと、第２
方向に配列された複数のビットラインと、ワードライン
ラインと対応するビットラインの交差領域に各々配列さ
れた複数のメモリセルとを有する不揮発性強誘電体ラン
ダムアクセスメモリ装置のプレートライン駆動方法にお
いて、プレートラインを基準電圧に充電する段階と、プ
レートラインを基準電圧から分離する段階と、プレート
ラインを基準電圧から分離した後、ワードラインをプレ
ートラインに接続する段階と、プレートラインがプレー
トライン電圧を有するようにワードラインを活性化させ
る段階とを含む。
【００２４】この駆動方法において、基準電圧は具体的
には接地電圧である。
には接地電圧である。
【００２５】プレートラインをワードラインから分離す
る段階と、プレートラインを基準電圧に接続する段階
と、ワードラインを非活性化させる段階とを上記駆動方
法にさらに含めることができる。
る段階と、プレートラインを基準電圧に接続する段階
と、ワードラインを非活性化させる段階とを上記駆動方
法にさらに含めることができる。
【００２６】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態をが詳しく説明する。図１は、本発明による不
揮発性強誘電体ランダムアクセスメモリ（ｎｏｎｖｏｌ
ａｔｉｌｅ ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｒａｎｄｏ
ｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ；ＮＶＦＲＡＭ）装置
の望ましい実施形態である。本発明によるＮＶＦＲＡＭ
装置は、セグメントプレートスキム（又はローカルプレ
ートラインスキム；ｌｏｃａｌ ｐｌａｔｅ ｌｉｎｅ
ｓｃｈｅｍｅ）を有し、このようなスキムによると、
非選択のプレートラインセグメントに接続されたメモリ
セルの分極状態が変化することを防止することによって
疲労を減らし、メモリの使用可能な動作寿命を延長する
ことができる。それだけではなく、メモリアレイの総電
力消耗が減少し、かつプレートラインセグメントを遷移
させることに要求される時間がノンセグメント（ｎｏｎ
−ｓｅｇｍｅｎｔｅｄ）プレートラインと比較すると非
常に減少する。
施の形態をが詳しく説明する。図１は、本発明による不
揮発性強誘電体ランダムアクセスメモリ（ｎｏｎｖｏｌ
ａｔｉｌｅ ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｒａｎｄｏ
ｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ；ＮＶＦＲＡＭ）装置
の望ましい実施形態である。本発明によるＮＶＦＲＡＭ
装置は、セグメントプレートスキム（又はローカルプレ
ートラインスキム；ｌｏｃａｌ ｐｌａｔｅ ｌｉｎｅ
ｓｃｈｅｍｅ）を有し、このようなスキムによると、
非選択のプレートラインセグメントに接続されたメモリ
セルの分極状態が変化することを防止することによって
疲労を減らし、メモリの使用可能な動作寿命を延長する
ことができる。それだけではなく、メモリアレイの総電
力消耗が減少し、かつプレートラインセグメントを遷移
させることに要求される時間がノンセグメント（ｎｏｎ
−ｓｅｇｍｅｎｔｅｄ）プレートラインと比較すると非
常に減少する。
【００２７】図１を参照すると、本発明のＮＶＦＲＡＭ
装置は、メモリセルアレイ１００を含み、このアレイ１
００は、データ情報を貯蔵して複数のメモリブロック１
００ａ〜１００ｂに分離されている。複数のワードライ
ンＷＬｉ（ｉ＝０〜ｍ）は、メモリブロック１００ａ〜
１００ｂを通して伸長するように行方向に並列配列され
ている。各々のメモリブロック１００ａ〜１００ｂは、
行方向に並列配列された複数のプレートラインセグメン
トＰＬＳｉ（又はローカルプレートライン）と、列方向
に並列配列された複数のビットラインＢＬｊ（ｊ＝０〜
ｎ）を含む。各メモリブロック１００ａ〜１００ｂ内に
設けられる複数のプレートラインセグメントＰＬＳｉ
は、ワードラインＷＬｉに各々対応する。
装置は、メモリセルアレイ１００を含み、このアレイ１
００は、データ情報を貯蔵して複数のメモリブロック１
００ａ〜１００ｂに分離されている。複数のワードライ
ンＷＬｉ（ｉ＝０〜ｍ）は、メモリブロック１００ａ〜
１００ｂを通して伸長するように行方向に並列配列され
ている。各々のメモリブロック１００ａ〜１００ｂは、
行方向に並列配列された複数のプレートラインセグメン
トＰＬＳｉ（又はローカルプレートライン）と、列方向
に並列配列された複数のビットラインＢＬｊ（ｊ＝０〜
ｎ）を含む。各メモリブロック１００ａ〜１００ｂ内に
設けられる複数のプレートラインセグメントＰＬＳｉ
は、ワードラインＷＬｉに各々対応する。
【００２８】各メモリブロック１００ａ〜１００ｂに
は、アクセストランジスタ１０と強誘電体キャパシタ１
２を各々有する複数のメモリセルＭＣが設けられる。任
意の行に配列されたメモリセル各々のアクセストランジ
スタ１０は、行に対応するワードラインＷＬｉに接続さ
れたゲートを有する。任意の行に配列されたメモリセル
各々の強誘電体キャパシタ１２は、対応するアクセスト
ランジスタ１０を通して対応するビットラインＢＬｊに
接続された１プレートと、対応するプレートラインセグ
メントＰＬＳｉに接続された他のプレートを有する。
は、アクセストランジスタ１０と強誘電体キャパシタ１
２を各々有する複数のメモリセルＭＣが設けられる。任
意の行に配列されたメモリセル各々のアクセストランジ
スタ１０は、行に対応するワードラインＷＬｉに接続さ
れたゲートを有する。任意の行に配列されたメモリセル
各々の強誘電体キャパシタ１２は、対応するアクセスト
ランジスタ１０を通して対応するビットラインＢＬｊに
接続された１プレートと、対応するプレートラインセグ
メントＰＬＳｉに接続された他のプレートを有する。
【００２９】図１に図示されたように、各メモリブロッ
ク１００ａ〜１００ｂ内に設けられるプレートラインセ
グメントＰＬＳｉの各々の一端は、ＮＭＯＳトランジス
タ１４を通して対応するワードラインＷＬｉに各々接続
され、トランジスタ１４は、スイッチコントローラ１６
０から発生された対応するスイッチ制御信号ＳＥＬａ〜
ＳＥＬｂに応じてスイッチング動作を実施する。プレー
トラインセグメントＰＬＳｉの各々の他端は、ＮＭＯＳ
トランジスタ１６を介して基準電圧（例えば、接地電
圧）に各々接続され、トランジスタ１６は、スイッチコ
ントローラ１６０から生成された対応するスイッチ制御
信号ＰＲＣＨＧａ〜ＰＲＣＨＧｂに応じて各々スイッチ
動作を実施する。
ク１００ａ〜１００ｂ内に設けられるプレートラインセ
グメントＰＬＳｉの各々の一端は、ＮＭＯＳトランジス
タ１４を通して対応するワードラインＷＬｉに各々接続
され、トランジスタ１４は、スイッチコントローラ１６
０から発生された対応するスイッチ制御信号ＳＥＬａ〜
ＳＥＬｂに応じてスイッチング動作を実施する。プレー
トラインセグメントＰＬＳｉの各々の他端は、ＮＭＯＳ
トランジスタ１６を介して基準電圧（例えば、接地電
圧）に各々接続され、トランジスタ１６は、スイッチコ
ントローラ１６０から生成された対応するスイッチ制御
信号ＰＲＣＨＧａ〜ＰＲＣＨＧｂに応じて各々スイッチ
動作を実施する。
【００３０】例えば、メモリブロック１００ａに設けら
れるプレートラインセグメントＰＬＳ０は、ロジック高
レベルのスイッチ制御信号ＳＥＬａに応じてターンオン
されるＮＭＯＳトランジスタ１４を通して対応するワー
ドラインＷＬ０に接続されたり、ロジック高レベルのス
イッチ制御信号ＰＲＣＨＧａに応じてターンオンされる
ＮＭＯＳトランジスタ１６を通して接地電圧に接続され
る。他のメモリブロック１００ｂに設けられるプレート
ラインセグメントＰＬＳ０は、ロジック高レベルのスイ
ッチ制御信号ＳＥＬｂに応じてターンオンされるＮＭＯ
Ｓトランジスタ１４を通して対応するワードラインＷＬ
０に接続されたり、ロジック高レベルのスイッチ制御信
号ＰＲＣＨＧｂに応じてターンオンされるＮＭＯＳトラ
ンジスタ１６を通して接地電圧に接続される。メモリブ
ロック１００ａ〜１００ｂに設けられる他のプレートラ
インセグメントＰＬＳ１〜ＰＬＳｍは、前述と同一の方
法で対応するワードラインＷＬ１〜ＷＬｍ、又は接地電
圧に接続される。
れるプレートラインセグメントＰＬＳ０は、ロジック高
レベルのスイッチ制御信号ＳＥＬａに応じてターンオン
されるＮＭＯＳトランジスタ１４を通して対応するワー
ドラインＷＬ０に接続されたり、ロジック高レベルのス
イッチ制御信号ＰＲＣＨＧａに応じてターンオンされる
ＮＭＯＳトランジスタ１６を通して接地電圧に接続され
る。他のメモリブロック１００ｂに設けられるプレート
ラインセグメントＰＬＳ０は、ロジック高レベルのスイ
ッチ制御信号ＳＥＬｂに応じてターンオンされるＮＭＯ
Ｓトランジスタ１４を通して対応するワードラインＷＬ
０に接続されたり、ロジック高レベルのスイッチ制御信
号ＰＲＣＨＧｂに応じてターンオンされるＮＭＯＳトラ
ンジスタ１６を通して接地電圧に接続される。メモリブ
ロック１００ａ〜１００ｂに設けられる他のプレートラ
インセグメントＰＬＳ１〜ＰＬＳｍは、前述と同一の方
法で対応するワードラインＷＬ１〜ＷＬｍ、又は接地電
圧に接続される。
【００３１】続いて、図１を参照すると、ワードライン
ＷＬ０〜ＷＬｍは行デコーダ１２０に接続される。行デ
コーダ１２０は、行アドレスに応じてワードラインＷＬ
０〜ＷＬｍのうち１つを選択駆動する。各メモリブロッ
ク１００ａ〜１００ｂのビットラインＢＬ０〜ＢＬｎ
は、感知増幅器／列デコーダ回路１４０に接続される。
この回路１４０は、各メモリブロック１００ａ〜１００
ｂのビットラインＢＬｊ各々のための列デコーダ及び感
知増幅器を含む。列デコーダは、列アドレスに応じて対
応するビットラインを選択する。感知増幅器は、対応す
るビットライン上の信号を感知増幅し、読出しサイクル
の間に対応する出力データ信号を外部に出力する。書き
込みサイクルの間に、感知増幅器は、対応するビットラ
インを通してメモリセルにロジック‘１’、又はロジッ
ク‘０’を書き込むための駆動器として使用される。
ＷＬ０〜ＷＬｍは行デコーダ１２０に接続される。行デ
コーダ１２０は、行アドレスに応じてワードラインＷＬ
０〜ＷＬｍのうち１つを選択駆動する。各メモリブロッ
ク１００ａ〜１００ｂのビットラインＢＬ０〜ＢＬｎ
は、感知増幅器／列デコーダ回路１４０に接続される。
この回路１４０は、各メモリブロック１００ａ〜１００
ｂのビットラインＢＬｊ各々のための列デコーダ及び感
知増幅器を含む。列デコーダは、列アドレスに応じて対
応するビットラインを選択する。感知増幅器は、対応す
るビットライン上の信号を感知増幅し、読出しサイクル
の間に対応する出力データ信号を外部に出力する。書き
込みサイクルの間に、感知増幅器は、対応するビットラ
インを通してメモリセルにロジック‘１’、又はロジッ
ク‘０’を書き込むための駆動器として使用される。
【００３２】図２は、図１で使用された制御信号のタイ
ミング図を示す図面である。この図を参照して本発明に
よる不揮発性強誘電体ランダムアクセスメモリ装置の読
み出し動作を以下詳細に説明する。まず、一例として、
メモリブロック１００ａからデータが読み出される場
合、メモリブロック１００ｂのスイッチ制御信号ＳＥＬ
ｂは低に維持され、スイッチ制御信号ＰＲＣＨＧｂは高
に維持される。この条件下から、メモリブロック１００
ｂのＮＭＯＳトランジスタ１４はターンオフされ、ＮＭ
ＯＳトランジスタ１６はターンオンされる。これは、ワ
ードラインＷＬｉをメモリブロック１００ｂの対応する
プレートラインセグメントＰＬＳｉから分離させ（絶縁
させ）、メモリブロック１００ｂのプレートラインセグ
メントＰＬＳｉを接地させる。同様に他の非選択のメモ
リブロックのプレートラインセグメントＰＬＳｉは、対
応するワードラインＷＬｉから分離された状態下で前述
と同一の方法で接地される。
ミング図を示す図面である。この図を参照して本発明に
よる不揮発性強誘電体ランダムアクセスメモリ装置の読
み出し動作を以下詳細に説明する。まず、一例として、
メモリブロック１００ａからデータが読み出される場
合、メモリブロック１００ｂのスイッチ制御信号ＳＥＬ
ｂは低に維持され、スイッチ制御信号ＰＲＣＨＧｂは高
に維持される。この条件下から、メモリブロック１００
ｂのＮＭＯＳトランジスタ１４はターンオフされ、ＮＭ
ＯＳトランジスタ１６はターンオンされる。これは、ワ
ードラインＷＬｉをメモリブロック１００ｂの対応する
プレートラインセグメントＰＬＳｉから分離させ（絶縁
させ）、メモリブロック１００ｂのプレートラインセグ
メントＰＬＳｉを接地させる。同様に他の非選択のメモ
リブロックのプレートラインセグメントＰＬＳｉは、対
応するワードラインＷＬｉから分離された状態下で前述
と同一の方法で接地される。
【００３３】メモリブロック１００ａが選択されると
き、図２に図示されたように、スイッチ制御信号ＰＲＣ
ＨＧａがロジック高レベルからロジック低レベルに遷移
する。これは選択されたメモリブロック１００ａのＮＭ
ＯＳトランジスタ１６をターンオフさせ、その結果プレ
ートラインセグメントＰＬＳｉは接地電圧から分離され
る。その上、メモリブロック１００ａが選択されると
き、スイッチ制御信号ＳＥＬａがロジック低レベルから
ロジック高レベルに遷移する。これは選択されたメモリ
ブロック１００ａのＮＭＯＳトランジスタ１４をターン
オンさせ、その結果プレートラインセグメントＰＬＳｉ
は、対応するＮＭＯＳトランジスタ１４を通して接地電
圧レベルの対応するワードラインＷＬｉに各々接続され
る。それ故、選択されたメモリブロック１００ａのプレ
ートラインセグメントＰＬＳ０〜ＰＬＳｍは、続いて接
地電圧レベルに維持される。
き、図２に図示されたように、スイッチ制御信号ＰＲＣ
ＨＧａがロジック高レベルからロジック低レベルに遷移
する。これは選択されたメモリブロック１００ａのＮＭ
ＯＳトランジスタ１６をターンオフさせ、その結果プレ
ートラインセグメントＰＬＳｉは接地電圧から分離され
る。その上、メモリブロック１００ａが選択されると
き、スイッチ制御信号ＳＥＬａがロジック低レベルから
ロジック高レベルに遷移する。これは選択されたメモリ
ブロック１００ａのＮＭＯＳトランジスタ１４をターン
オンさせ、その結果プレートラインセグメントＰＬＳｉ
は、対応するＮＭＯＳトランジスタ１４を通して接地電
圧レベルの対応するワードラインＷＬｉに各々接続され
る。それ故、選択されたメモリブロック１００ａのプレ
ートラインセグメントＰＬＳ０〜ＰＬＳｍは、続いて接
地電圧レベルに維持される。
【００３４】ついで、選択されたワードライン、例えば
ワードラインＷＬ０がロジック高レベルになるとき、選
択されたワードラインＷＬ０に対応するプレートライン
セグメントＰＬＳ０もＮＭＯＳトランジスタ１４を通し
て強制電圧より高い電圧に駆動される。すると、プレー
トラインセグメントＰＬＳ０に接続された各強誘電体キ
ャパシタ１２の両プレートの間に電圧差が発生するため
に、強誘電体キャパシタ１２の各々は、分極状態によっ
てスイッチされたりノンスイッチ（ｎｏｎ−ｓｗｉｔｃ
ｈｅｄ）される。さらに、例えば、ロジック‘１’のデ
ータを貯蔵したメモリセルＭＣに接続されたビットライ
ン上の電圧は、ロジック‘０’のデータを貯蔵するメモ
リセルＭＣに接続されたビットライン上の電圧より高く
なる。
ワードラインＷＬ０がロジック高レベルになるとき、選
択されたワードラインＷＬ０に対応するプレートライン
セグメントＰＬＳ０もＮＭＯＳトランジスタ１４を通し
て強制電圧より高い電圧に駆動される。すると、プレー
トラインセグメントＰＬＳ０に接続された各強誘電体キ
ャパシタ１２の両プレートの間に電圧差が発生するため
に、強誘電体キャパシタ１２の各々は、分極状態によっ
てスイッチされたりノンスイッチ（ｎｏｎ−ｓｗｉｔｃ
ｈｅｄ）される。さらに、例えば、ロジック‘１’のデ
ータを貯蔵したメモリセルＭＣに接続されたビットライ
ン上の電圧は、ロジック‘０’のデータを貯蔵するメモ
リセルＭＣに接続されたビットライン上の電圧より高く
なる。
【００３５】図２に図示されたように、感知増幅器イネ
ーブル信号ＳＡＥがロジック低レベルからロジック高レ
ベルに遷移するとき、ビットラインＢＬ０〜ＢＬｍ上の
電圧は、対応する感知増幅器を通して電源電圧、又は接
地電圧に各々増幅される。さらに、ビットラインＢＬ０
〜ＢＬｎのうち所定のビットラインが列デコーダ回路１
４０によって選択されることによって、選択されたビッ
トライン上の電圧が出力データとして外部に出力され
る。所定時間が経過した後、スイッチ制御信号ＳＥＬａ
がロジック高レベルからロジック低レベルに遷移すると
き、プレートラインセグメントＰＬＳｉは、対応するワ
ードラインＷＬｉと分離される。そしてスイッチ制御信
号ＰＲＣＨＧａがロジック低レベルからロジック高レベ
ルに遷移するとき、プレートラインセグメントＰＬＳｉ
は、対応するＮＭＯＳトランジスタ１６を通して各々接
地される。このとき、選択されたワードラインＷＬ０に
接続されたメモリブロック１００ａのメモリセルに対す
るライトバック動作（ｗｒｉｔｅ−ｂａｃｋ ｏｐｅｒ
ａｔｉｏｎ）が実施される。その後、読み出し動作は、
図２に図示されたように選択されたワードラインＷＬ０
及び感知増幅器イネーブル信号ＳＡＥを非活性化させる
ことによって終了する。
ーブル信号ＳＡＥがロジック低レベルからロジック高レ
ベルに遷移するとき、ビットラインＢＬ０〜ＢＬｍ上の
電圧は、対応する感知増幅器を通して電源電圧、又は接
地電圧に各々増幅される。さらに、ビットラインＢＬ０
〜ＢＬｎのうち所定のビットラインが列デコーダ回路１
４０によって選択されることによって、選択されたビッ
トライン上の電圧が出力データとして外部に出力され
る。所定時間が経過した後、スイッチ制御信号ＳＥＬａ
がロジック高レベルからロジック低レベルに遷移すると
き、プレートラインセグメントＰＬＳｉは、対応するワ
ードラインＷＬｉと分離される。そしてスイッチ制御信
号ＰＲＣＨＧａがロジック低レベルからロジック高レベ
ルに遷移するとき、プレートラインセグメントＰＬＳｉ
は、対応するＮＭＯＳトランジスタ１６を通して各々接
地される。このとき、選択されたワードラインＷＬ０に
接続されたメモリブロック１００ａのメモリセルに対す
るライトバック動作（ｗｒｉｔｅ−ｂａｃｋ ｏｐｅｒ
ａｔｉｏｎ）が実施される。その後、読み出し動作は、
図２に図示されたように選択されたワードラインＷＬ０
及び感知増幅器イネーブル信号ＳＡＥを非活性化させる
ことによって終了する。
【００３６】以上のような本発明の装置は、第一に、
Ｕ．Ｓ．Ｐａｔ．Ｎｏ．５５９２４１０あるいはＵ．
Ｓ．Ｐａｔ．Ｎｏ．５０８６４１２によって構成された
行デコーダ構造と比較すると、行デコーダ構造によって
占有されるチップ面積を非常に減少できる。従って、不
揮発性強誘電体ランダムアクセスメモリ装置のレイアウ
ト効率が向上する。第二に、スイッチ制御信号ＳＥＬａ
〜ＳＥＬｂの電圧レベルを調節することによって選択さ
れたプレートラインセグメント上の電圧レベルを自由に
調節することができる。これは強誘電体キャパシタの両
プレート間の電圧差を自由に調節して感知マージンを向
上させることができることを意味する。最後に、書き込
み／読出しサイクルの間に、非選択のプレートラインセ
グメントがフローティング状態になることを防止するこ
とができる。詳しく述べると、選択されたメモリブロッ
クにおいては、非選択のプレートラインセグメントがロ
ジック高レベルのスイッチ制御信号によってターンオン
されたＮＭＯＳトランジスタ１４を通して接地電圧レベ
ルの非選択のワードラインに各々接続される。一方、非
選択のメモリブロックにおいては、全てのプレートライ
ンセグメントＰＬＳｉが、スイッチ制御信号ＰＲＣＨＧ
によってターンオンされたＮＭＯＳトランジスタ１６を
通して各々接地される。それ故、選択されたプレートラ
インセグメントを除く他のプレートラインセグメント
は、書き込み／読み出しサイクルの間に周辺ノイズ及び
信号カップリングの影響を受けない。これは他のプレー
トラインセグメントに接続された強誘電体キャパシタの
各々の分極方向を一定に、そして安定に維持することを
意味する。結果的に、本発明による不揮発性強誘電体ラ
ンダムアクセスメモリ装置の信頼性を向上させることが
できる。
Ｕ．Ｓ．Ｐａｔ．Ｎｏ．５５９２４１０あるいはＵ．
Ｓ．Ｐａｔ．Ｎｏ．５０８６４１２によって構成された
行デコーダ構造と比較すると、行デコーダ構造によって
占有されるチップ面積を非常に減少できる。従って、不
揮発性強誘電体ランダムアクセスメモリ装置のレイアウ
ト効率が向上する。第二に、スイッチ制御信号ＳＥＬａ
〜ＳＥＬｂの電圧レベルを調節することによって選択さ
れたプレートラインセグメント上の電圧レベルを自由に
調節することができる。これは強誘電体キャパシタの両
プレート間の電圧差を自由に調節して感知マージンを向
上させることができることを意味する。最後に、書き込
み／読出しサイクルの間に、非選択のプレートラインセ
グメントがフローティング状態になることを防止するこ
とができる。詳しく述べると、選択されたメモリブロッ
クにおいては、非選択のプレートラインセグメントがロ
ジック高レベルのスイッチ制御信号によってターンオン
されたＮＭＯＳトランジスタ１４を通して接地電圧レベ
ルの非選択のワードラインに各々接続される。一方、非
選択のメモリブロックにおいては、全てのプレートライ
ンセグメントＰＬＳｉが、スイッチ制御信号ＰＲＣＨＧ
によってターンオンされたＮＭＯＳトランジスタ１６を
通して各々接地される。それ故、選択されたプレートラ
インセグメントを除く他のプレートラインセグメント
は、書き込み／読み出しサイクルの間に周辺ノイズ及び
信号カップリングの影響を受けない。これは他のプレー
トラインセグメントに接続された強誘電体キャパシタの
各々の分極方向を一定に、そして安定に維持することを
意味する。結果的に、本発明による不揮発性強誘電体ラ
ンダムアクセスメモリ装置の信頼性を向上させることが
できる。
【００３７】
【発明の効果】以上詳細に説明したように本発明によれ
ば、プレートラインセグメントがフローティング状態に
なることを防止してセグメントプレートラインスキムの
不揮発性強誘電体ランダムアクセスメモリ装置の信頼性
を向上させることができるとともに、感知マージンを向
上させることができる。
ば、プレートラインセグメントがフローティング状態に
なることを防止してセグメントプレートラインスキムの
不揮発性強誘電体ランダムアクセスメモリ装置の信頼性
を向上させることができるとともに、感知マージンを向
上させることができる。
【図１】本発明による不揮発性強誘電体ランダムアクセ
スメモリ装置の望ましい実施形態を示す回路図。
スメモリ装置の望ましい実施形態を示す回路図。
【図２】図１で使用される制御信号を示す波形図。
１０ アクセストランジスタ １２ 強誘電体キャパシタ １４，１６ ＮＭＯＳトランジスタ １００ メモリセルアレイ １００ａ，１００ｂ メモリブロック １２０ 行デコーダ １４０ 感知増幅器／列デコーダ回路 １６０ スイッチコントローラ ＭＣ メモリセル ＷＬ０〜ＷＬｍ ワードライン ＰＬＳ０〜ＰＬＳｍ プレートラインセグメント
Claims (17)
- 【請求項１】 第１方向に配列されたワードラインと、 前記第１方向に配列された第１プレートラインと、 前記第１方向と直交する第２方向に並列配列された複数
のビットラインと、 各々が前記ワードラインと対応するビットラインの交差
領域に配列された複数の第１メモリセルと、 第１スイッチ制御信号に応じて前記プレートラインの一
端を前記ワードラインに接続する第１スイッチ回路と、 第２スイッチ制御信号に応じて前記プレートラインの他
端を基準電圧に接続する第２スイッチ回路とを含むこと
を特徴とする不揮発性強誘電体ランダムアクセスメモリ
装置。 - 【請求項２】 前記第１メモリセルの各々は、前記ワー
ドラインに接続されたゲートを有するアクセストランジ
スタと、このアクセストランジスタを通して対応するビ
ットラインに接続される第１プレート及び前記プレート
ラインに接続される第２プレートを有する強誘電体キャ
パシタとを含むことを特徴とする請求項１に記載の不揮
発性強誘電体ランダムアクセスメモリ装置。 - 【請求項３】 前記第１スイッチ回路は、前記第１スイ
ッチ制御信号を受け入れるゲート及び前記ワードライン
と前記プレートラインとの間に形成された電流通路を有
する第１ＮＭＯＳトランジスタからなることを特徴とす
る請求項２に記載の不揮発性強誘電体ランダムアクセス
メモリ装置。 - 【請求項４】 前記第２スイッチ回路は、前記第２スイ
ッチ制御信号を受け入れるゲート及び前記プレートライ
ンと前記基準電圧との間に形成された電流通路を有する
第２ＮＭＯＳトランジスタからなることを特徴とする請
求項３に記載の不揮発性強誘電体ランダムアクセスメモ
リ装置。 - 【請求項５】 前記基準電圧は接地電圧であることを特
徴とする請求項４に記載の不揮発性強誘電体ランダムア
クセスメモリ装置。 - 【請求項６】 前記第２方向に配列された複数の第２ビ
ットラインと、 前記第１プレートラインと電気的に絶縁され、前記第１
方向に配列された第２プレートラインと、 前記ワードラインと前記複数の第２ビットラインのうち
対応するビットラインの交差領域に配列された複数の第
２メモリセルと、 第３スイッチ制御信号に応じて前記第２プレートライン
の一端を前記ワードラインに接続する第３スイッチ回路
と、 第４スイッチ制御信号に応じて前記第２プレートライン
の他端を前記基準電圧に接続する第４スイッチ回路とを
さらに含むことを特徴とする請求項１に記載の不揮発性
強誘電体ランダムアクセスメモリ装置。 - 【請求項７】 前記第３スイッチ回路は、前記第３スイ
ッチ制御信号を受け入れるゲート及び前記ワードライン
と前記第２プレートラインとの間に形成された電流通路
を有する第１ＮＭＯＳトランジスタからなり、 前記第４スイッチ回路は、前記第４スイッチ制御信号を
受け入れるゲート及び前記第２プレートラインと前記基
準電圧との間に形成された電流通路を有する第２ＮＭＯ
Ｓトランジスタからなることを特徴とする請求項６に記
載の不揮発性強誘電体ランダムアクセスメモリ装置。 - 【請求項８】 前記複数の第１メモリセルのうち少なく
とも１つのメモリセルが選択されるとき、前記第１プレ
ートラインがワードラインに接続されるように前記第１
スイッチ制御信号は活性化されるが、前記第２スイッチ
制御信号は非活性化され、前記第２プレートラインが前
記ワードラインから分離されるように前記第３スイッチ
制御信号は非活性化され、前記第４スイッチ制御信号は
活性化されることを特徴とする請求項７に記載の不揮発
性強誘電体ランダムアクセスメモリ装置。 - 【請求項９】 前記複数の第２メモリセルのうち少なく
とも１つのメモリセルが選択されるとき、前記第１スイ
ッチ制御信号は非活性化されるが、前記第１プレートラ
インが基準電圧に接続されるように前記第２スイッチ制
御信号は活性化され、前記第２プレートラインが前記ワ
ードラインに接続されるように前記第３スイッチ制御信
号は活性化されるが、前記第４スイッチ制御信号は非活
性化されることを特徴とする請求項７に記載の不揮発性
強誘電体ランダムアクセスメモリ装置。 - 【請求項１０】 複数のメモリブロックに分かれたメモ
リセルアレイと、 前記複数のブロックを通して第１方向に配列された複数
のワードラインと、 前記複数のワードラインのうち１つを選択する行デコー
ダとを含み、 前記各々のメモリブロックは、 第２方向に配列された複数のビットラインと、 前記第１方向に配列された複数のプレートラインセグメ
ントと、 対応するワードラインとビットラインの交差領域に配列
された複数のメモリセルと、 各々が前記複数のプレートラインセグメントに対応し、
第１スイッチ制御信号に応じて対応するプレートライン
セグメントの一端を対応するワードラインに接続する複
数の第１スイッチトランジスタと、 各々が前記複数のプレートラインセグメントに対応し、
対応する第２スイッチ制御信号に応じてプレートライン
セグメントの他端を接地電圧に接続する複数の第２スイ
ッチトランジスタとを含むことを特徴とする不揮発性強
誘電体ランダムアクセスメモリ装置。 - 【請求項１１】 前記各メモリブロック内のメモリセル
の各々は、対応するワードラインに接続されたゲートを
有するアクセストランジスタと、このアクセストランジ
スタを通して対応するビットラインに接続された第１プ
レート及び対応するプレートラインセグメントに接続さ
れた第２プレートを有する強誘電体キャパシタとを含む
ことを特徴とする請求項１０に記載の不揮発性強誘電体
ランダムアクセスメモリ装置。 - 【請求項１２】 前記各々の第１スイッチトランジスタ
は、前記第１スイッチ制御信号を受け入れるゲート及び
対応するワードラインと対応するプレートラインセグメ
ントとの間に形成された電流通路を有するＮＭＯＳトラ
ンジスタであることを特徴とする請求項１１に記載の不
揮発性強誘電体ランダムアクセスメモリ装置。 - 【請求項１３】 前記各々の第２スイッチトランジスタ
は、前記第２スイッチ制御信号を受け入れるゲート及び
前記対応するプレートラインセグメントと前記接地電圧
との間に形成された電流通路を有するＮＭＯＳトランジ
スタであることを特徴とする請求項１２に記載の不揮発
性強誘電体ランダムアクセスメモリ装置。 - 【請求項１４】 所定の選択されたメモリブロックに対
してデータの読出し、あるいは書き込みが行われると
き、前記選択されたメモリブロックに関連した第１スイ
ッチ制御信号は活性化され、前記選択されたメモリブロ
ックに関連した第２スイッチ制御信号は非活性化される
が、非選択のメモリブロックの各々に関連した第１スイ
ッチ制御信号は非活性化され、前記非選択のメモリブロ
ックの各々に関連した第２スイッチ制御信号は活性化さ
れることを特徴とする請求項１３に記載の不揮発性強誘
電体ランダムアクセスメモリ装置。 - 【請求項１５】 第１方向に配列されたワードライン
と、前記第１方向に配列されたプレートラインと、第２
方向に配列された複数のビットラインと、前記ワードラ
インと対応するビットラインの交差領域に各々配列され
た複数のメモリセルとを有する不揮発性強誘電体ランダ
ムアクセスメモリ装置のプレートライン駆動方法におい
て、 前記プレートラインを基準電圧に充電する段階と、 前記プレートラインを前記基準電圧から分離する段階
と、 前記プレートラインを前記基準電圧から分離した後、前
記ワードラインを前記プレートラインに接続する段階
と、 前記プレートラインがプレートライン電圧を有するよう
に前記ワードラインを活性化させる段階とを含むことを
特徴とするプレートライン駆動方法。 - 【請求項１６】 前記基準電圧は接地電圧であることを
特徴とする請求項１５に記載のプレートライン駆動方
法。 - 【請求項１７】 前記プレートラインを前記ワードライ
ンから分離する段階と、 前記プレートラインを前記基準電圧に接続する段階と、 前記ワードラインを非活性化させる段階とをさらに含む
ことを特徴とする請求項１６に記載のプレートライン駆
動方法。
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