JP2002269970A - 強誘電体ランダムアクセスメモリ装置のデータ感知方法 - Google Patents
強誘電体ランダムアクセスメモリ装置のデータ感知方法Info
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Abstract
(57)【要約】
【課題】 一定の感知マージンを得ることができて、正
確な感知動作を実施できる強誘電体ランダムアクセスメ
モリ装置のデータ感知方法を提供する。 【解決手段】 まず、強誘電体コンデンサをビットライ
ンに連結するようにワードラインが活性化される。その
次に、プレートラインが活性化されることと同時にリフ
ァレンスコンデンサが相補ビットラインに連結される。
ビットラインと相補ビットラインとの間の電圧差を感知
した後、相補ビットラインからリファレンスコンデンサ
が絶縁される。このようにして、リファレンスコンデン
サを相補ビットラインに連結した後、ビットラインと相
補ビットラインとの電圧差を充分に感知するまで、ビッ
トラインおよび相補ビットラインが同一のローディング
を有するようにする。
確な感知動作を実施できる強誘電体ランダムアクセスメ
モリ装置のデータ感知方法を提供する。 【解決手段】 まず、強誘電体コンデンサをビットライ
ンに連結するようにワードラインが活性化される。その
次に、プレートラインが活性化されることと同時にリフ
ァレンスコンデンサが相補ビットラインに連結される。
ビットラインと相補ビットラインとの間の電圧差を感知
した後、相補ビットラインからリファレンスコンデンサ
が絶縁される。このようにして、リファレンスコンデン
サを相補ビットラインに連結した後、ビットラインと相
補ビットラインとの電圧差を充分に感知するまで、ビッ
トラインおよび相補ビットラインが同一のローディング
を有するようにする。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体メモ
リ装置のデータ感知方法に関するものであり、さらに具
体的には一つの強誘電体コンデンサと一つのアクセスト
ランジスタで構成されたメモリセルを有する強誘電体ラ
ンダムアクセスメモリ装置のデータ感知方法に関するも
のである。
リ装置のデータ感知方法に関するものであり、さらに具
体的には一つの強誘電体コンデンサと一つのアクセスト
ランジスタで構成されたメモリセルを有する強誘電体ラ
ンダムアクセスメモリ装置のデータ感知方法に関するも
のである。
【０００２】
【従来の技術】強誘電体ランダムアクセスメモリは各メ
モリセルの貯蔵素子として強誘電体コンデンサを使用し
ている。各メモリセルは強誘電体コンデンサの電気的な
分極に基づいて論理状態を貯蔵する。強誘電体コンデン
サは二つの電極の間にＰＺＴ（ｌｅｄａ ｚｉｒｃｏｎ
ａｔｅｔｉｔａｎａｔｅ）のような強誘電体を含む誘電
体を有する。強誘電体コンデンサのプレートに電圧が印
加される時、強誘電体は電界方向に分極される。強誘電
体コンデンサの分極状態を変化させるためのスイッチン
グスレッショルドを強制電圧と言う。強誘電体コンデン
サはヒステリシスを示して、分極状態に応じて電流がコ
ンデンサへ流れる。コンデンサに印加される電圧が強制
電圧より強ければ、強誘電体コンデンサは印加された電
圧の極性によって分極状態を変化させる。分極状態は電
源が除去されてから維持されて、その結果不揮発性を提
供する。強誘電体コンデンサは約１ｎＳ内で分極状態を
変化させることができる。約１ｎＳはＥＰＲＯＭ（ｅｒ
ａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ
ｏｎｌｙ ｍｅｍｏｒｉｅｓ）、ＥＥＰＲＯＭ（ｅｌｅ
ｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ｐｒｏｇｒａ
ｍｍａｂｌｅ ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｉｅ
ｓ）、又はフラッシュＥＥＰＲＯＭのような殆どの他の
不揮発性メモリよりプログラム時間が速い。
モリセルの貯蔵素子として強誘電体コンデンサを使用し
ている。各メモリセルは強誘電体コンデンサの電気的な
分極に基づいて論理状態を貯蔵する。強誘電体コンデン
サは二つの電極の間にＰＺＴ（ｌｅｄａ ｚｉｒｃｏｎ
ａｔｅｔｉｔａｎａｔｅ）のような強誘電体を含む誘電
体を有する。強誘電体コンデンサのプレートに電圧が印
加される時、強誘電体は電界方向に分極される。強誘電
体コンデンサの分極状態を変化させるためのスイッチン
グスレッショルドを強制電圧と言う。強誘電体コンデン
サはヒステリシスを示して、分極状態に応じて電流がコ
ンデンサへ流れる。コンデンサに印加される電圧が強制
電圧より強ければ、強誘電体コンデンサは印加された電
圧の極性によって分極状態を変化させる。分極状態は電
源が除去されてから維持されて、その結果不揮発性を提
供する。強誘電体コンデンサは約１ｎＳ内で分極状態を
変化させることができる。約１ｎＳはＥＰＲＯＭ（ｅｒ
ａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ
ｏｎｌｙ ｍｅｍｏｒｉｅｓ）、ＥＥＰＲＯＭ（ｅｌｅ
ｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ｐｒｏｇｒａ
ｍｍａｂｌｅ ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｉｅ
ｓ）、又はフラッシュＥＥＰＲＯＭのような殆どの他の
不揮発性メモリよりプログラム時間が速い。
【０００３】従来技術による強誘電体ランダムアクセス
メモリ装置の回路図が図４に示されている。図４を参照
すると、強誘電体ランダムアクセスメモリ装置は複数の
強誘電体メモリセルで構成されたメモリセルアレイ１０
を含む。図４において、前記メモリセルアレイ１０は第
１強誘電体メモリセルと第２強誘電体メモリセルで構成
される。各強誘電体メモリセルはアクセストランジスタ
（又はパストランジスタ）と強誘電体コンデンサで構成
される。
メモリ装置の回路図が図４に示されている。図４を参照
すると、強誘電体ランダムアクセスメモリ装置は複数の
強誘電体メモリセルで構成されたメモリセルアレイ１０
を含む。図４において、前記メモリセルアレイ１０は第
１強誘電体メモリセルと第２強誘電体メモリセルで構成
される。各強誘電体メモリセルはアクセストランジスタ
（又はパストランジスタ）と強誘電体コンデンサで構成
される。
【０００４】さらに具体的には、第１強誘電体メモリセ
ルにおいて、アクセストランジスタＭ１は第１ワードラ
インＷＬ０に連結されたゲート及び、内部セルノード即
ち強誘電体コンデンサＣＦ１の一つの電極と第１ビット
ラインＢＬ０の間に連結された電流通路を有し、前記強
誘電体コンデンサＣＦ１は前記内部セルノードとプレー
トラインＰＬとの間に連結される。第２強誘電体メモリ
セルにおいて、アクセストランジスタＭ２は第２ワード
ラインＷＬ１に連結されたゲート及び、内部セルノード
即ち強誘電体コンデンサＣＦ２の一つの電極と第２ビッ
トラインＢＬ１の間に連結された電流通路を有し、前記
強誘電体コンデンサＣＦ２は前記内部セルノードと前記
プレートラインＰＬとの間に連結される。このことから
分かるように、他の行に沿って配列された隣接したメモ
リセルは一つのプレートラインを共有するように構成さ
れる。
ルにおいて、アクセストランジスタＭ１は第１ワードラ
インＷＬ０に連結されたゲート及び、内部セルノード即
ち強誘電体コンデンサＣＦ１の一つの電極と第１ビット
ラインＢＬ０の間に連結された電流通路を有し、前記強
誘電体コンデンサＣＦ１は前記内部セルノードとプレー
トラインＰＬとの間に連結される。第２強誘電体メモリ
セルにおいて、アクセストランジスタＭ２は第２ワード
ラインＷＬ１に連結されたゲート及び、内部セルノード
即ち強誘電体コンデンサＣＦ２の一つの電極と第２ビッ
トラインＢＬ１の間に連結された電流通路を有し、前記
強誘電体コンデンサＣＦ２は前記内部セルノードと前記
プレートラインＰＬとの間に連結される。このことから
分かるように、他の行に沿って配列された隣接したメモ
リセルは一つのプレートラインを共有するように構成さ
れる。
【０００５】前記ビットラインＢＬ０，ＢＬ１には基準
電圧発生回路２０が連結され、ビットラインＢＬ０，Ｂ
Ｌ１のうちどちらか一つのビットラインへ基準電圧が供
給される。基準電圧発生回路２０は３個のＮＭＯＳトラ
ンジスタＭＮ１〜ＭＮ３とリファレンスコンデンサＲＣ
Ｆで構成される。ＮＭＯＳトランジスタＭＮ２，ＭＮ３
の電流通路は前記ビットラインＢＬ０，ＢＬ１間に直列
に連結され、同トランジスタＭＮ２，ＭＮ３のゲートは
対応する制御信号ＤＭＰ＿Ｅ，ＤＭＰ＿０に各々連結さ
れる。前記リファレンスコンデンサＲＣＦは前記ＮＭＯ
ＳトランジスタＭＮ２，ＭＮ３の共通接続ノードＮＤ１
と接地電圧との間に連結される。前記ＮＭＯＳトランジ
スタＭＮ１は制御信号ＤＭＰＲＳに連結されたゲート及
び、基準電圧ＶＲＥＦを伝達する信号ラインと前記ＮＭ
ＯＳトランジスタＭＮ２，ＭＮ３の共通接続ノードＮＤ
１との間に連結された電流通路を有する。ここで、前記
リファレンスコンデンサＲＣＦは線形常誘電体コンデン
サ（ｌｉｎｅａｒ ｐａｒａｅｌｅｃｔｒｉｃｓ ｃａ
ｐａｃｉｔｏｒ）で構成される。
電圧発生回路２０が連結され、ビットラインＢＬ０，Ｂ
Ｌ１のうちどちらか一つのビットラインへ基準電圧が供
給される。基準電圧発生回路２０は３個のＮＭＯＳトラ
ンジスタＭＮ１〜ＭＮ３とリファレンスコンデンサＲＣ
Ｆで構成される。ＮＭＯＳトランジスタＭＮ２，ＭＮ３
の電流通路は前記ビットラインＢＬ０，ＢＬ１間に直列
に連結され、同トランジスタＭＮ２，ＭＮ３のゲートは
対応する制御信号ＤＭＰ＿Ｅ，ＤＭＰ＿０に各々連結さ
れる。前記リファレンスコンデンサＲＣＦは前記ＮＭＯ
ＳトランジスタＭＮ２，ＭＮ３の共通接続ノードＮＤ１
と接地電圧との間に連結される。前記ＮＭＯＳトランジ
スタＭＮ１は制御信号ＤＭＰＲＳに連結されたゲート及
び、基準電圧ＶＲＥＦを伝達する信号ラインと前記ＮＭ
ＯＳトランジスタＭＮ２，ＭＮ３の共通接続ノードＮＤ
１との間に連結された電流通路を有する。ここで、前記
リファレンスコンデンサＲＣＦは線形常誘電体コンデン
サ（ｌｉｎｅａｒ ｐａｒａｅｌｅｃｔｒｉｃｓ ｃａ
ｐａｃｉｔｏｒ）で構成される。
【０００６】従来技術による強誘電体ランダムアクセス
メモリ装置の動作を説明するための動作タイミング図が
図５に示されている。従来技術による強誘電体ランダム
アクセスメモリ装置のデータ感知動作は次のようであ
る。先ず、ワードライン（例えば、ワードラインＷＬ
０）が低レベルから高レベルに活性化されて、強誘電体
コンデンサＣＦ１はワードラインＷＬ０に連結されたア
クセストランジスタＭ１を通じてビットラインＢＬ０
（以後、“メインビットライン”と称する）に連結され
る。制御信号ＤＭＰＲＳがパルス形態に活性化されるこ
とによって基準電圧発生回路２０のリファレンスコンデ
ンサＲＣＦには所定の基準電圧ＶＲＥＦが充電される。
プレートラインＰＬにパルス信号が印加されることによ
って強誘電体コンデンサＣＦ１の二つの電極には、プレ
ートラインＰＬからメインビットラインＢＬ０への電界
が印加され、その結果、強誘電体コンデンサＣＦ１に貯
蔵されたデータ（例えば、データ‘１’）に応じてメイ
ンビットラインに所定の電荷が励起される。そして、制
御信号ＤＭＰ＿Ｅがパルス形態に活性化されることによ
って、基準ビットラインとして使用されるビットライン
ＢＬ１（以後、“基準ビットライン”と称する）へＮＭ
ＯＳトランジスタＭＮ２を通じて基準電圧ＶＲＥＦが伝
達される。ラッチ可能信号ＳＡＮ，ＳＡＰが低レベルと
高レベルに各々活性化されることによって感知増幅回路
３０はビットラインＢＬ１に供給された基準電圧を利用
してビットラインＢＬ０に励起された電荷量の変化を感
知する。感知された結果によってメインビットラインＢ
Ｌ０の電圧は電源電圧Ｖｃｃレベル又は接地電圧ＧＮＤ
レベルになる。
メモリ装置の動作を説明するための動作タイミング図が
図５に示されている。従来技術による強誘電体ランダム
アクセスメモリ装置のデータ感知動作は次のようであ
る。先ず、ワードライン（例えば、ワードラインＷＬ
０）が低レベルから高レベルに活性化されて、強誘電体
コンデンサＣＦ１はワードラインＷＬ０に連結されたア
クセストランジスタＭ１を通じてビットラインＢＬ０
（以後、“メインビットライン”と称する）に連結され
る。制御信号ＤＭＰＲＳがパルス形態に活性化されるこ
とによって基準電圧発生回路２０のリファレンスコンデ
ンサＲＣＦには所定の基準電圧ＶＲＥＦが充電される。
プレートラインＰＬにパルス信号が印加されることによ
って強誘電体コンデンサＣＦ１の二つの電極には、プレ
ートラインＰＬからメインビットラインＢＬ０への電界
が印加され、その結果、強誘電体コンデンサＣＦ１に貯
蔵されたデータ（例えば、データ‘１’）に応じてメイ
ンビットラインに所定の電荷が励起される。そして、制
御信号ＤＭＰ＿Ｅがパルス形態に活性化されることによ
って、基準ビットラインとして使用されるビットライン
ＢＬ１（以後、“基準ビットライン”と称する）へＮＭ
ＯＳトランジスタＭＮ２を通じて基準電圧ＶＲＥＦが伝
達される。ラッチ可能信号ＳＡＮ，ＳＡＰが低レベルと
高レベルに各々活性化されることによって感知増幅回路
３０はビットラインＢＬ１に供給された基準電圧を利用
してビットラインＢＬ０に励起された電荷量の変化を感
知する。感知された結果によってメインビットラインＢ
Ｌ０の電圧は電源電圧Ｖｃｃレベル又は接地電圧ＧＮＤ
レベルになる。
【０００７】
【発明が解決しようとする課題】前述したデータ感知方
法は一つの問題点を有する。感知時点（ラッチ可能信号
ＳＡＮ，ＳＡＰが活性化される時）でメインビットライ
ンＢＬ０のローディングが基準ビットラインＢＬ１のロ
ーディングより大きいので、データ感知マージン（又
は、メインビットラインと基準ビットラインとの間の電
圧差）が減少する。具体的に説明すると、ラッチ可能信
号ＳＡＮ，ＳＡＰが遷移される前に、制御信号ＤＭＰ＿
Ｅが高レベルから低レベルに遷移されることによって基
準電圧発生回路２０のリファレンスコンデンサＲＣＦは
基準ビットラインＢＬ１と電気的に絶縁される。その次
に、前記ラッチ可能信号ＳＡＮ，ＳＡＰが遷移され、そ
の前後で、上記のように基準ビットラインＢＬ１がリフ
ァレンスコンデンサＲＣＦと絶縁されている一方で、メ
インビットラインＢＬ０はメモリセルの強誘電体コンデ
ンサＣＦ１と電気的に連結されている。それによって、
図６に示されたように、基準ビットラインＢＬ１の上昇
傾きはメインビットラインＢＬ０の上昇傾きより大きく
なる。即ち、メインビットラインＢＬ０と基準ビットラ
インＢＬ１との間の電位差により前記メイン及び基準ビ
ットラインＢＬ０，ＢＬ１の電圧が電源電圧と接地電圧
（又は接地電圧と電源電圧）になる時点で、図７に示さ
れたように、データ感知マージンが減少することが分か
る。最悪の場合、メインビットラインＢＬ０の電圧レベ
ルが基準ビットラインＢＬ１の電圧レベルより低くなる
ので、図７に示されたように、データ‘１’がデータ
‘０’に感知されてしまう。
法は一つの問題点を有する。感知時点（ラッチ可能信号
ＳＡＮ，ＳＡＰが活性化される時）でメインビットライ
ンＢＬ０のローディングが基準ビットラインＢＬ１のロ
ーディングより大きいので、データ感知マージン（又
は、メインビットラインと基準ビットラインとの間の電
圧差）が減少する。具体的に説明すると、ラッチ可能信
号ＳＡＮ，ＳＡＰが遷移される前に、制御信号ＤＭＰ＿
Ｅが高レベルから低レベルに遷移されることによって基
準電圧発生回路２０のリファレンスコンデンサＲＣＦは
基準ビットラインＢＬ１と電気的に絶縁される。その次
に、前記ラッチ可能信号ＳＡＮ，ＳＡＰが遷移され、そ
の前後で、上記のように基準ビットラインＢＬ１がリフ
ァレンスコンデンサＲＣＦと絶縁されている一方で、メ
インビットラインＢＬ０はメモリセルの強誘電体コンデ
ンサＣＦ１と電気的に連結されている。それによって、
図６に示されたように、基準ビットラインＢＬ１の上昇
傾きはメインビットラインＢＬ０の上昇傾きより大きく
なる。即ち、メインビットラインＢＬ０と基準ビットラ
インＢＬ１との間の電位差により前記メイン及び基準ビ
ットラインＢＬ０，ＢＬ１の電圧が電源電圧と接地電圧
（又は接地電圧と電源電圧）になる時点で、図７に示さ
れたように、データ感知マージンが減少することが分か
る。最悪の場合、メインビットラインＢＬ０の電圧レベ
ルが基準ビットラインＢＬ１の電圧レベルより低くなる
ので、図７に示されたように、データ‘１’がデータ
‘０’に感知されてしまう。
【０００８】本発明は上記の点に鑑みなされたもので、
その目的は一定の感知マージンを確保できる強誘電体ラ
ンダムアクセスメモリ装置のデータ感知方法を提供する
ことにある。
その目的は一定の感知マージンを確保できる強誘電体ラ
ンダムアクセスメモリ装置のデータ感知方法を提供する
ことにある。
【０００９】さらに、本発明は、感知動作が遂行される
時、ビットラインのローディングと相補ビットラインの
ローディングを同一に維持できる強誘電体ランダムアク
セスメモリ装置のデータ感知方法を提供することを他の
目的とする。
時、ビットラインのローディングと相補ビットラインの
ローディングを同一に維持できる強誘電体ランダムアク
セスメモリ装置のデータ感知方法を提供することを他の
目的とする。
【００１０】
【課題を解決するための手段】本発明の特徴によると、
強誘電体ランダムアクセスメモリ装置は、ワードライン
に連結されたゲート及びビットラインと内部セルノード
との間に連結された電流経路を有するアクセストランジ
スタと、前記内部セルノードとプレートラインとの間に
連結された強誘電体コンデンサと、リファレンスコンデ
ンサを有して基準電圧を発生する基準電圧発生回路とを
含む。強誘電体ランダムアクセスメモリ装置に貯蔵され
たデータを感知する方法によると、まず、前記強誘電体
コンデンサを前記ビットラインに連結するように前記ワ
ードラインが活性化される。その次に、前記プレートラ
インが活性化されることと同時に前記リファレンスコン
デンサが相補ビットラインに連結された後、前記ビット
ラインと前記相補ビットラインとの間の電圧差が感知さ
れる。最後に、前記相補ビットラインから前記リファレ
ンスコンデンサが絶縁される。ここで、前記リファレン
スコンデンサの大きさは前記強誘電体コンデンサの大き
さと同様であるか類似であり、前記リファレンスコンデ
ンサは線形常誘電体コンデンサである。
強誘電体ランダムアクセスメモリ装置は、ワードライン
に連結されたゲート及びビットラインと内部セルノード
との間に連結された電流経路を有するアクセストランジ
スタと、前記内部セルノードとプレートラインとの間に
連結された強誘電体コンデンサと、リファレンスコンデ
ンサを有して基準電圧を発生する基準電圧発生回路とを
含む。強誘電体ランダムアクセスメモリ装置に貯蔵され
たデータを感知する方法によると、まず、前記強誘電体
コンデンサを前記ビットラインに連結するように前記ワ
ードラインが活性化される。その次に、前記プレートラ
インが活性化されることと同時に前記リファレンスコン
デンサが相補ビットラインに連結された後、前記ビット
ラインと前記相補ビットラインとの間の電圧差が感知さ
れる。最後に、前記相補ビットラインから前記リファレ
ンスコンデンサが絶縁される。ここで、前記リファレン
スコンデンサの大きさは前記強誘電体コンデンサの大き
さと同様であるか類似であり、前記リファレンスコンデ
ンサは線形常誘電体コンデンサである。
【００１１】本発明の他の特徴によると、ワードライン
に連結されたゲート及びビットラインと内部セルノード
との間に連結された電流経路を有するアクセストランジ
スタと、前記内部セルノードとプレートラインとの間に
連結された強誘電体コンデンサと、リファレンスコンデ
ンサを有して基準電圧を発生する基準電圧発生回路とを
含む強誘電体ランダムアクセスメモリ装置に貯蔵された
データを感知する方法は、前記リファレンス電圧を前記
リファレンスコンデンサに供給する段階と、前記強誘電
体コンデンサを前記ビットラインに連結するように前記
ワードラインを活性化させる段階と、前記プレートライ
ンを活性化させることと同時に前記リファレンス電圧を
供給するように前記リファレンスコンデンサを相補ビッ
トラインに連結する段階と、前記ビットラインと前記相
補ビットラインとの間の電圧差を感知する段階と、前記
相補ビットラインから前記リファレンスコンデンサを絶
縁させる段階と、前記ワードラインを非活性化させる段
階とを含む。ここで、前記リファレンスコンデンサの大
きさは前記強誘電体コンデンサの大きさと同様であるか
類似であり、前記リファレンスコンデンサは線形常誘電
体コンデンサである。
に連結されたゲート及びビットラインと内部セルノード
との間に連結された電流経路を有するアクセストランジ
スタと、前記内部セルノードとプレートラインとの間に
連結された強誘電体コンデンサと、リファレンスコンデ
ンサを有して基準電圧を発生する基準電圧発生回路とを
含む強誘電体ランダムアクセスメモリ装置に貯蔵された
データを感知する方法は、前記リファレンス電圧を前記
リファレンスコンデンサに供給する段階と、前記強誘電
体コンデンサを前記ビットラインに連結するように前記
ワードラインを活性化させる段階と、前記プレートライ
ンを活性化させることと同時に前記リファレンス電圧を
供給するように前記リファレンスコンデンサを相補ビッ
トラインに連結する段階と、前記ビットラインと前記相
補ビットラインとの間の電圧差を感知する段階と、前記
相補ビットラインから前記リファレンスコンデンサを絶
縁させる段階と、前記ワードラインを非活性化させる段
階とを含む。ここで、前記リファレンスコンデンサの大
きさは前記強誘電体コンデンサの大きさと同様であるか
類似であり、前記リファレンスコンデンサは線形常誘電
体コンデンサである。
【００１２】本発明のさらに他の特徴によると、第１ワ
ードラインに連結されたゲート及びビットラインと内部
セルノードとの間に連結された電流経路を有する第１ア
クセストランジスタ及び、前記内部セルノードとプレー
トラインとの間に連結された第１強誘電体コンデンサを
有する第１メモリセルと、第２ワードラインに連結され
たゲート及び相補ビットラインと内部セルノードとの間
に連結された電流経路を有する第２アクセストランジス
タ及び、前記内部セルノードと前記プレートラインとの
間に連結された第２強誘電体コンデンサを有する第２メ
モリセルと、そしてリファレンスコンデンサを有して基
準電圧を発生する基準電圧発生回路を含む強誘電体ラン
ダムアクセスメモリセル装置に貯蔵されたデータを感知
する方法は、前記第１及び第２強誘電体コンデンサのう
ち一つを前記ビットラインに連結するように前記第１及
び第２ワードラインのうち一つを活性化させる段階と、
前記プレートラインを活性化させることと同時に前記リ
ファレンスコンデンサを相補ビットラインに連結する段
階と、前記ビットラインと前記相補ビットラインとの間
の電圧差を感知する段階と、前記相補ビットラインから
前記リファレンスコンデンサを絶縁させる段階とを含
む。ここで、前記リファレンスコンデンサの大きさは前
記強誘電体コンデンサの大きさと同様であるか類似であ
り、前記リファレンスコンデンサは線形常誘電体コンデ
ンサである。
ードラインに連結されたゲート及びビットラインと内部
セルノードとの間に連結された電流経路を有する第１ア
クセストランジスタ及び、前記内部セルノードとプレー
トラインとの間に連結された第１強誘電体コンデンサを
有する第１メモリセルと、第２ワードラインに連結され
たゲート及び相補ビットラインと内部セルノードとの間
に連結された電流経路を有する第２アクセストランジス
タ及び、前記内部セルノードと前記プレートラインとの
間に連結された第２強誘電体コンデンサを有する第２メ
モリセルと、そしてリファレンスコンデンサを有して基
準電圧を発生する基準電圧発生回路を含む強誘電体ラン
ダムアクセスメモリセル装置に貯蔵されたデータを感知
する方法は、前記第１及び第２強誘電体コンデンサのう
ち一つを前記ビットラインに連結するように前記第１及
び第２ワードラインのうち一つを活性化させる段階と、
前記プレートラインを活性化させることと同時に前記リ
ファレンスコンデンサを相補ビットラインに連結する段
階と、前記ビットラインと前記相補ビットラインとの間
の電圧差を感知する段階と、前記相補ビットラインから
前記リファレンスコンデンサを絶縁させる段階とを含
む。ここで、前記リファレンスコンデンサの大きさは前
記強誘電体コンデンサの大きさと同様であるか類似であ
り、前記リファレンスコンデンサは線形常誘電体コンデ
ンサである。
【００１３】本発明のさらに他の特徴によると、第１ワ
ードラインに連結されたゲート及びビットラインと内部
セルノードとの間に連結された電流経路を有する第１ア
クセストランジスタ及び、前記内部セルノードとプレー
トラインとの間に連結された第１強誘電体コンデンサを
有する第１メモリセルと、第２ワードラインに連結され
たゲート及び相補ビットラインと内部セルノードとの間
に連結された電流経路を有する第２アクセストランジス
タ及び、前記内部セルノードと前記プレートラインとの
間に連結された第２強誘電体コンデンサを有する第２メ
モリセルと、そしてリファレンスコンデンサを有して基
準電圧を発生する基準電圧発生回路を含む強誘電体ラン
ダムアクセスメモリ装置に貯蔵されたデータを感知する
方法は、前記ビットライン及び前記相補ビットラインを
予備充電する段階と、前記ビットライン及び前記相補ビ
ットラインをフローティングさせる段階と、前記第１及
び第２強誘電体コンデンサのうち一つを前記ビットライ
ンに連結するように前記第１及び第２ワードラインのう
ち一つを活性化させる段階と、前記プレートラインを活
性化させることと同時に前記リファレンスコンデンサを
相補ビットラインに連結する段階と、前記ビットライン
と前記相補ビットラインとの間の電圧差を感知する段階
と、前記相補ビットラインから前記リファレンスコンデ
ンサを絶縁させる段階と、前記活性化されたワードライ
ンを非活性化させる段階とを含む。ここで、前記リファ
レンスコンデンサの大きさは前記強誘電体コンデンサの
大きさと同様であるか類似であり、前記リファレンスコ
ンデンサは線形常誘電体コンデンサである。
ードラインに連結されたゲート及びビットラインと内部
セルノードとの間に連結された電流経路を有する第１ア
クセストランジスタ及び、前記内部セルノードとプレー
トラインとの間に連結された第１強誘電体コンデンサを
有する第１メモリセルと、第２ワードラインに連結され
たゲート及び相補ビットラインと内部セルノードとの間
に連結された電流経路を有する第２アクセストランジス
タ及び、前記内部セルノードと前記プレートラインとの
間に連結された第２強誘電体コンデンサを有する第２メ
モリセルと、そしてリファレンスコンデンサを有して基
準電圧を発生する基準電圧発生回路を含む強誘電体ラン
ダムアクセスメモリ装置に貯蔵されたデータを感知する
方法は、前記ビットライン及び前記相補ビットラインを
予備充電する段階と、前記ビットライン及び前記相補ビ
ットラインをフローティングさせる段階と、前記第１及
び第２強誘電体コンデンサのうち一つを前記ビットライ
ンに連結するように前記第１及び第２ワードラインのう
ち一つを活性化させる段階と、前記プレートラインを活
性化させることと同時に前記リファレンスコンデンサを
相補ビットラインに連結する段階と、前記ビットライン
と前記相補ビットラインとの間の電圧差を感知する段階
と、前記相補ビットラインから前記リファレンスコンデ
ンサを絶縁させる段階と、前記活性化されたワードライ
ンを非活性化させる段階とを含む。ここで、前記リファ
レンスコンデンサの大きさは前記強誘電体コンデンサの
大きさと同様であるか類似であり、前記リファレンスコ
ンデンサは線形常誘電体コンデンサである。
【００１４】このような方法によると、感知動作の前後
に基準電圧発生回路のリファレンスコンデンサが相補ビ
ットラインに電気的に連結されていることによって、ビ
ットライン及び相補ビットラインが同一のローディング
を有する。
に基準電圧発生回路のリファレンスコンデンサが相補ビ
ットラインに電気的に連結されていることによって、ビ
ットライン及び相補ビットラインが同一のローディング
を有する。
【００１５】
【発明の実施の形態】以下、本発明の望ましい実施形態
を参照図面に基づいて詳細に説明する。
を参照図面に基づいて詳細に説明する。
【００１６】本発明の強誘電体ランダムアクセスメモリ
装置は折り返されたビットライン構造（ｆｏｌｄｅｄ
ｂｉｔ ｌｉｎｅ ｓｔｒｕｃｔｕｒｅ）を有して、ビ
ットライン及び相補ビットラインが同一のローディング
を有するようにして、一定の（又は均一な）データ感知
マージンを得ることができるデータ感知スキームを有す
る。それを達成するために、選択されたメモリセルの強
誘電体コンデンサに連結されたプレートラインにパルス
信号を印加することと同時に基準電圧発生回路のリファ
レンスコンデンサが前記相補ビットラインに電気的に連
結される。そして、感知動作を示すラッチ可能信号が活
性化された後、又は前記ビットラインと前記相補ビット
ラインとの間の電位差が十分に感知された後、前記リフ
ァレンスコンデンサが前記相補ビットラインと電気的に
絶縁される。そのようなデータ感知方法に対する具体的
な説明は以後、参照図面に基づいて説明される。
装置は折り返されたビットライン構造（ｆｏｌｄｅｄ
ｂｉｔ ｌｉｎｅ ｓｔｒｕｃｔｕｒｅ）を有して、ビ
ットライン及び相補ビットラインが同一のローディング
を有するようにして、一定の（又は均一な）データ感知
マージンを得ることができるデータ感知スキームを有す
る。それを達成するために、選択されたメモリセルの強
誘電体コンデンサに連結されたプレートラインにパルス
信号を印加することと同時に基準電圧発生回路のリファ
レンスコンデンサが前記相補ビットラインに電気的に連
結される。そして、感知動作を示すラッチ可能信号が活
性化された後、又は前記ビットラインと前記相補ビット
ラインとの間の電位差が十分に感知された後、前記リフ
ァレンスコンデンサが前記相補ビットラインと電気的に
絶縁される。そのようなデータ感知方法に対する具体的
な説明は以後、参照図面に基づいて説明される。
【００１７】本発明による強誘電体ランダムアクセスメ
モリ装置のブロック図が図１に示されている。
モリ装置のブロック図が図１に示されている。
【００１８】本発明のメモリ装置はデータ情報を貯蔵す
る領域としてメモリセルアレイ１００を含む。メモリセ
ルアレイ１００には、図示の便宜のため、４本のワード
ラインＳＷＬ０〜ＳＷＬ３と４対のビットラインＢＬ
０，ＢＬ０Ｂ、ＢＬ１，ＢＬ１Ｂ、ＢＬ２，ＢＬ２Ｂ及
びＢＬ３，ＢＬ３Ｂが示されている。前記ワードライン
ＳＷＬ０〜ＳＷＬ３と前記ビットライン対ＢＬ０，ＢＬ
０Ｂ、ＢＬ１，ＢＬ１Ｂ、ＢＬ２，ＢＬ２Ｂ及びＢＬ
３，ＢＬ３Ｂの交差領域には強誘電体メモリセルが配列
される。各強誘電体メモリセルは一つのアクセストラン
ジスタと一つの強誘電体コンデンサからなる。以後、説
明の便宜のため、一対のビットラインＢＬ０，ＢＬ０Ｂ
と関連した回路構成が説明される。しかし、残りのビッ
トライン対と関連した回路構成もやはり同一に構成され
ることは自明である。
る領域としてメモリセルアレイ１００を含む。メモリセ
ルアレイ１００には、図示の便宜のため、４本のワード
ラインＳＷＬ０〜ＳＷＬ３と４対のビットラインＢＬ
０，ＢＬ０Ｂ、ＢＬ１，ＢＬ１Ｂ、ＢＬ２，ＢＬ２Ｂ及
びＢＬ３，ＢＬ３Ｂが示されている。前記ワードライン
ＳＷＬ０〜ＳＷＬ３と前記ビットライン対ＢＬ０，ＢＬ
０Ｂ、ＢＬ１，ＢＬ１Ｂ、ＢＬ２，ＢＬ２Ｂ及びＢＬ
３，ＢＬ３Ｂの交差領域には強誘電体メモリセルが配列
される。各強誘電体メモリセルは一つのアクセストラン
ジスタと一つの強誘電体コンデンサからなる。以後、説
明の便宜のため、一対のビットラインＢＬ０，ＢＬ０Ｂ
と関連した回路構成が説明される。しかし、残りのビッ
トライン対と関連した回路構成もやはり同一に構成され
ることは自明である。
【００１９】続いて、図１を参照すると、ゲートがワー
ドラインＳＷＬ０に連結されたアクセストランジスタＭ
０はビットラインＢＬ０と強誘電体コンデンサＣＦ０の
一つの電極の間に連結された電流通路を有し、前記強誘
電体コンデンサＣＦ０の他の電極はプレートラインＳＰ
Ｌに連結される。ゲートがワードラインＳＷＬ１に連結
されたアクセストランジスタＭ１はビットラインＢＬ０
Ｂと強誘電体コンデンサＣＦ１の一つの電極の間に連結
された電流通路を有し、前記強誘電体コンデンサＣＦ１
の他の電極は前記プレートラインＳＰＬに連結される。
ワードラインＳＷＬ２に連結されたゲートを有するアク
セストランジスタＭ２は前記ビットラインＢＬ０Ｂと強
誘電体コンデンサＣＦ２の一つの電極の間に連結された
電流通路を有し、前記強誘電体コンデンサＣＦ２の他の
電極は前記プレートラインＳＰＬに連結される。ワード
ラインＳＷＬ３に連結されたゲートを有するアクセスト
ランジスタＭ３は前記ビットラインＢＬ０と強誘電体コ
ンデンサＣＦ３の一つの電極の間に連結された電流通路
を有し、前記強誘電体コンデンサＣＦ３の他の電極は前
記プレートラインＳＰＬに連結される。
ドラインＳＷＬ０に連結されたアクセストランジスタＭ
０はビットラインＢＬ０と強誘電体コンデンサＣＦ０の
一つの電極の間に連結された電流通路を有し、前記強誘
電体コンデンサＣＦ０の他の電極はプレートラインＳＰ
Ｌに連結される。ゲートがワードラインＳＷＬ１に連結
されたアクセストランジスタＭ１はビットラインＢＬ０
Ｂと強誘電体コンデンサＣＦ１の一つの電極の間に連結
された電流通路を有し、前記強誘電体コンデンサＣＦ１
の他の電極は前記プレートラインＳＰＬに連結される。
ワードラインＳＷＬ２に連結されたゲートを有するアク
セストランジスタＭ２は前記ビットラインＢＬ０Ｂと強
誘電体コンデンサＣＦ２の一つの電極の間に連結された
電流通路を有し、前記強誘電体コンデンサＣＦ２の他の
電極は前記プレートラインＳＰＬに連結される。ワード
ラインＳＷＬ３に連結されたゲートを有するアクセスト
ランジスタＭ３は前記ビットラインＢＬ０と強誘電体コ
ンデンサＣＦ３の一つの電極の間に連結された電流通路
を有し、前記強誘電体コンデンサＣＦ３の他の電極は前
記プレートラインＳＰＬに連結される。
【００２０】前述した説明から分かるように、４本のワ
ードラインＳＷＬ０〜ＳＷＬ３に連結された強誘電体メ
モリセルは一つのプレートラインＳＰＬを共有するよう
に配列される。ワードラインＳＷＬ０，ＳＷＬ２は左側
に配列された第１駆動回路１１０により活性化され、ワ
ードラインＳＷＬ１，ＳＷＬ３は右側に配列された第２
駆動回路１２０により活性化される。この時、前記４本
のワードラインＳＷＬ０〜ＳＷＬ３のうち一本のワード
ラインのみが活性化され、前記プレートラインＳＰＬは
選択されたワードラインに関連した駆動回路によって制
御される。
ードラインＳＷＬ０〜ＳＷＬ３に連結された強誘電体メ
モリセルは一つのプレートラインＳＰＬを共有するよう
に配列される。ワードラインＳＷＬ０，ＳＷＬ２は左側
に配列された第１駆動回路１１０により活性化され、ワ
ードラインＳＷＬ１，ＳＷＬ３は右側に配列された第２
駆動回路１２０により活性化される。この時、前記４本
のワードラインＳＷＬ０〜ＳＷＬ３のうち一本のワード
ラインのみが活性化され、前記プレートラインＳＰＬは
選択されたワードラインに関連した駆動回路によって制
御される。
【００２１】前記ビットラインＢＬ０，ＢＬ０Ｂにはビ
ットライン予備充電回路１３０が連結され、この予備充
電回路１３０は二つのＮＭＯＳトランジスタＭＮ１０，
ＮＭ１１で構成される。ＮＭＯＳトランジスタＭＮ１
０，ＭＮ１１の電流通路は前記ビットラインＢＬ０，Ｂ
Ｌ０Ｂの間に直列連結され、同トランジスタＭＮ１０，
ＭＮ１１のゲートは制御信号ＢＬＰＲを受け入れるよう
に連結される。ＮＭＯＳトランジスタＭＮ１０，ＭＮ１
１の電流通路の共通接続ノードは接地電圧に連結され
る。
ットライン予備充電回路１３０が連結され、この予備充
電回路１３０は二つのＮＭＯＳトランジスタＭＮ１０，
ＮＭ１１で構成される。ＮＭＯＳトランジスタＭＮ１
０，ＭＮ１１の電流通路は前記ビットラインＢＬ０，Ｂ
Ｌ０Ｂの間に直列連結され、同トランジスタＭＮ１０，
ＭＮ１１のゲートは制御信号ＢＬＰＲを受け入れるよう
に連結される。ＮＭＯＳトランジスタＭＮ１０，ＭＮ１
１の電流通路の共通接続ノードは接地電圧に連結され
る。
【００２２】前記ビットラインＢＬ０，ＢＬ０Ｂには基
準電圧発生回路１４０が連結され、この基準電圧発生回
路１４０は三つのＮＭＯＳトランジスタＭＮ１２，ＭＮ
１３，ＭＮ１４と一つのリファレンスコンデンサＲＣＦ
で構成される。前記ＮＭＯＳトランジスタＭＮ１３，Ｍ
Ｎ１４の電流通路は前記ビットラインＢＬ０，ＢＬ０Ｂ
の間に直列に連結され、同トランジスタＭＮ１３，ＭＮ
１４のゲートは対応する制御信号ＤＭＰ＿０，ＤＭＰ＿
Ｅに各々連結される。前記リファレンスコンデンサＲＣ
Ｆは前記ＮＭＯＳトランジスタＭＮ１３，ＭＮ１４の共
通接続ノードと接地電圧との間に連結される。前記ＮＭ
ＯＳトランジスタＭＮ１２は制御信号ＤＭＰＲＳに連結
されたゲート及び、基準電圧ＶＲＥＦラインと前記ＮＭ
ＯＳトランジスタＭＮ１３，ＭＮ１４の共通接続ノード
との間に連結された電流通路を有する。ここで、前記リ
ファレンスコンデンサＲＣＦは強誘電体コンデンサの大
きさと同一の（又は強誘電体コンデンサと同一のキャパ
シタンス値を有する）線形常誘電体コンデンサで構成さ
れる。
準電圧発生回路１４０が連結され、この基準電圧発生回
路１４０は三つのＮＭＯＳトランジスタＭＮ１２，ＭＮ
１３，ＭＮ１４と一つのリファレンスコンデンサＲＣＦ
で構成される。前記ＮＭＯＳトランジスタＭＮ１３，Ｍ
Ｎ１４の電流通路は前記ビットラインＢＬ０，ＢＬ０Ｂ
の間に直列に連結され、同トランジスタＭＮ１３，ＭＮ
１４のゲートは対応する制御信号ＤＭＰ＿０，ＤＭＰ＿
Ｅに各々連結される。前記リファレンスコンデンサＲＣ
Ｆは前記ＮＭＯＳトランジスタＭＮ１３，ＭＮ１４の共
通接続ノードと接地電圧との間に連結される。前記ＮＭ
ＯＳトランジスタＭＮ１２は制御信号ＤＭＰＲＳに連結
されたゲート及び、基準電圧ＶＲＥＦラインと前記ＮＭ
ＯＳトランジスタＭＮ１３，ＭＮ１４の共通接続ノード
との間に連結された電流通路を有する。ここで、前記リ
ファレンスコンデンサＲＣＦは強誘電体コンデンサの大
きさと同一の（又は強誘電体コンデンサと同一のキャパ
シタンス値を有する）線形常誘電体コンデンサで構成さ
れる。
【００２３】前記ビットラインＢＬ０，ＢＬ０Ｂは第１
ビットライン絶縁回路１５０を通じてＰ−ラッチ感知増
幅器１６０とＮ−ラッチ感知増幅器１７０に連結され
る。前記第１ビットライン絶縁回路１５０は制御信号Ｓ
ＡＰＡＴＨ＿Ｔによって共通に制御される二つのＮＭＯ
ＳトランジスタＭＮ１５，ＭＮ１６で構成される。前記
Ｐ−ラッチ感知増幅器１６０は図示されたように連結さ
れた二つのＰＭＯＳトランジスタＭＰ１０，ＭＰ１１で
構成され、前記Ｎ−ラッチ感知増幅器１７０は図示され
たように連結された二つのＮＭＯＳトランジスタＭＮ１
７，ＭＮ１８で構成される。前記ビットラインＢＬ０，
ＢＬ０Ｂは列選択回路１８０を通じて対応するデータラ
インＳＤＬ＿Ｅ，ＳＤＬ＿０に連結され、列選択回路１
８０は図示されたように連結されたＮＭＯＳトランジス
タＭＮ１９，ＭＮ２０で構成される。
ビットライン絶縁回路１５０を通じてＰ−ラッチ感知増
幅器１６０とＮ−ラッチ感知増幅器１７０に連結され
る。前記第１ビットライン絶縁回路１５０は制御信号Ｓ
ＡＰＡＴＨ＿Ｔによって共通に制御される二つのＮＭＯ
ＳトランジスタＭＮ１５，ＭＮ１６で構成される。前記
Ｐ−ラッチ感知増幅器１６０は図示されたように連結さ
れた二つのＰＭＯＳトランジスタＭＰ１０，ＭＰ１１で
構成され、前記Ｎ−ラッチ感知増幅器１７０は図示され
たように連結された二つのＮＭＯＳトランジスタＭＮ１
７，ＭＮ１８で構成される。前記ビットラインＢＬ０，
ＢＬ０Ｂは列選択回路１８０を通じて対応するデータラ
インＳＤＬ＿Ｅ，ＳＤＬ＿０に連結され、列選択回路１
８０は図示されたように連結されたＮＭＯＳトランジス
タＭＮ１９，ＭＮ２０で構成される。
【００２４】図１に示されたように、メモリセルアレイ
２００（以後“下側アレイ”と称する）は前記列選択回
路１８０を基準に、上側に配列されたメモリセルアレイ
１００（以後“上側アレイ”と称する）と同一に構成さ
れて、図面には示されていないが、駆動回路、ビットラ
イン予備充電回路、そして基準電圧発生回路が下側アレ
イとかかわって設けられる。下側アレイ２００が第２ビ
ットライン絶縁回路１９０によって選択的にＰ−ラッチ
及びＮ−ラッチ感知増幅器１６０，１７０に連結される
ことは自明である。
２００（以後“下側アレイ”と称する）は前記列選択回
路１８０を基準に、上側に配列されたメモリセルアレイ
１００（以後“上側アレイ”と称する）と同一に構成さ
れて、図面には示されていないが、駆動回路、ビットラ
イン予備充電回路、そして基準電圧発生回路が下側アレ
イとかかわって設けられる。下側アレイ２００が第２ビ
ットライン絶縁回路１９０によって選択的にＰ−ラッチ
及びＮ−ラッチ感知増幅器１６０，１７０に連結される
ことは自明である。
【００２５】図２は本発明による強誘電体ランダムアク
セスメモリ装置の感知動作を説明するための動作タイミ
ング図である。以下、本発明によるデータ感知動作が参
照図面に基づいて詳細に説明される。上側アレイ１００
が選択されると仮定して、本発明によるデータ感知動作
がビットラインＢＬ０，ＢＬ０Ｂを基準にして説明され
る。
セスメモリ装置の感知動作を説明するための動作タイミ
ング図である。以下、本発明によるデータ感知動作が参
照図面に基づいて詳細に説明される。上側アレイ１００
が選択されると仮定して、本発明によるデータ感知動作
がビットラインＢＬ０，ＢＬ０Ｂを基準にして説明され
る。
【００２６】先ず、ビットラインＢＬ０，ＢＬ０Ｂはビ
ットライン予備充電回路１３０を通じて接地電圧に予備
充電される。ｔ０時間で制御信号ＢＬＰＲが高レベルか
ら低レベルに遷移されることによって、前記ビットライ
ンＢＬ０，ＢＬ０Ｂはフローティング状態になる。制御
信号ＤＭＰＲＳがパルス形態に活性化されることによっ
て、基準電圧発生回路１４０のリファレンスコンデンサ
ＲＣＦには所定の基準電圧ＶＲＥＦが充電される。そし
て、ワードライン（例えば、ワードラインＳＷＬ０）が
高レベルに活性化され、その結果、強誘電体コンデンサ
ＣＦ０の一つの電極がワードラインＳＷＬ０に連結され
たアクセストランジスタＭ０を通じてビットラインＢＬ
０（以後“メインビットライン”と称する）に連結され
る。
ットライン予備充電回路１３０を通じて接地電圧に予備
充電される。ｔ０時間で制御信号ＢＬＰＲが高レベルか
ら低レベルに遷移されることによって、前記ビットライ
ンＢＬ０，ＢＬ０Ｂはフローティング状態になる。制御
信号ＤＭＰＲＳがパルス形態に活性化されることによっ
て、基準電圧発生回路１４０のリファレンスコンデンサ
ＲＣＦには所定の基準電圧ＶＲＥＦが充電される。そし
て、ワードライン（例えば、ワードラインＳＷＬ０）が
高レベルに活性化され、その結果、強誘電体コンデンサ
ＣＦ０の一つの電極がワードラインＳＷＬ０に連結され
たアクセストランジスタＭ０を通じてビットラインＢＬ
０（以後“メインビットライン”と称する）に連結され
る。
【００２７】ｔ１時間の初期に、プレートラインＳＰＬ
が活性化されて、前記強誘電体コンデンサＣＦ０の二つ
の電極にはプレートラインＳＰＬからメインビットライ
ンＢＬ０への電界が印加される。これと同時に、基準電
圧発生回路１４０に印加される制御信号ＤＭＰ＿Ｅが高
レベルに活性化される。プレートラインＳＰＬの活性化
時、メインビットラインＢＬ０には強誘電体メモリセル
に貯蔵されたデータ（例えば、‘１’）による電荷が励
起される。制御信号ＤＭＰ＿Ｅの活性化時、ビットライ
ンＢＬ０Ｂ（以後、“基準ビットライン”と称する）に
はリファレンスコンデンサＲＣＦに充電された基準電圧
ＶＲＥＦがＮＭＯＳトランジスタＭＮ１４を通じて伝達
される。
が活性化されて、前記強誘電体コンデンサＣＦ０の二つ
の電極にはプレートラインＳＰＬからメインビットライ
ンＢＬ０への電界が印加される。これと同時に、基準電
圧発生回路１４０に印加される制御信号ＤＭＰ＿Ｅが高
レベルに活性化される。プレートラインＳＰＬの活性化
時、メインビットラインＢＬ０には強誘電体メモリセル
に貯蔵されたデータ（例えば、‘１’）による電荷が励
起される。制御信号ＤＭＰ＿Ｅの活性化時、ビットライ
ンＢＬ０Ｂ（以後、“基準ビットライン”と称する）に
はリファレンスコンデンサＲＣＦに充電された基準電圧
ＶＲＥＦがＮＭＯＳトランジスタＭＮ１４を通じて伝達
される。
【００２８】図２に示されたように、前記プレートライ
ンＳＰＬが低レベルになった後、ラッチ可能信号ＳＡ
Ｎ，ＳＡＰは各々低レベルと高レベルになる。この時、
制御信号ＤＭＰ＿Ｅは続いて高レベルに維持される。前
記ラッチ可能信号ＳＡＮ，ＳＡＰが低レベルと高レベル
に各々活性化されることによって、メインビットライン
ＢＬ０に励起された電荷量の変化が感知増幅器１６０，
１７０によって感知される。選択されたワードラインＳ
ＷＬ０に連結された強誘電体メモリセルにデータ‘１’
が貯蔵されている場合、プレートラインＳＰＬが高レベ
ルに活性化された時、メインビットラインＢＬ０の電位
は基準ビットラインＢＬ０Ｂの電位より高くなる。例え
ば、感知増幅器１６０，１７０が動作する以前に、図３
に示されたように、メインビットラインＢＬ０と基準ビ
ットラインＢＬ０Ｂとの間の電位差は約７０ｍＶとな
る。
ンＳＰＬが低レベルになった後、ラッチ可能信号ＳＡ
Ｎ，ＳＡＰは各々低レベルと高レベルになる。この時、
制御信号ＤＭＰ＿Ｅは続いて高レベルに維持される。前
記ラッチ可能信号ＳＡＮ，ＳＡＰが低レベルと高レベル
に各々活性化されることによって、メインビットライン
ＢＬ０に励起された電荷量の変化が感知増幅器１６０，
１７０によって感知される。選択されたワードラインＳ
ＷＬ０に連結された強誘電体メモリセルにデータ‘１’
が貯蔵されている場合、プレートラインＳＰＬが高レベ
ルに活性化された時、メインビットラインＢＬ０の電位
は基準ビットラインＢＬ０Ｂの電位より高くなる。例え
ば、感知増幅器１６０，１７０が動作する以前に、図３
に示されたように、メインビットラインＢＬ０と基準ビ
ットラインＢＬ０Ｂとの間の電位差は約７０ｍＶとな
る。
【００２９】前記感知増幅器１６０，１７０が活性化さ
れると、メイン及び基準ビットラインＢＬ０，ＢＬ０Ｂ
の電圧は同一の上昇傾きに応じて増加する。メインビッ
トラインＢＬ０の増加した電圧がＮＭＯＳトランジスタ
のしきい値電圧に到達した時、Ｎ−ラッチ感知増幅器１
７０のＮＭＯＳトランジスタＭＮ１８がターンオンされ
て、基準ビットラインＢＬ０Ｂの電圧は接地電圧ＧＮＤ
になる。図３から分かるように、メインビットラインＢ
Ｌ０と基準ビットラインＢＬ０Ｂは同一の上昇傾きを有
する。なぜなら、感知増幅器１６０，１７０が動作した
後も制御信号ＤＭＰ＿Ｅが活性状態に維持されるからで
ある。即ち、メインビットラインＢＬ０に強誘電体コン
デンサＣＦ０が連結され、かつ基準ビットラインＢＬ０
ＢにリファレンスコンデンサＲＣＦが連結されるので、
感知時点で、メインビットラインＢＬ０のローディング
は基準ビットラインＢＬ０Ｂのローディングと同一であ
る。だから、図３に示されたように、メインビットライ
ンＢＬ０と基準ビットラインＢＬ０Ｂのデータ感知マー
ジンが一定に（又は均一に）維持されるのである。
れると、メイン及び基準ビットラインＢＬ０，ＢＬ０Ｂ
の電圧は同一の上昇傾きに応じて増加する。メインビッ
トラインＢＬ０の増加した電圧がＮＭＯＳトランジスタ
のしきい値電圧に到達した時、Ｎ−ラッチ感知増幅器１
７０のＮＭＯＳトランジスタＭＮ１８がターンオンされ
て、基準ビットラインＢＬ０Ｂの電圧は接地電圧ＧＮＤ
になる。図３から分かるように、メインビットラインＢ
Ｌ０と基準ビットラインＢＬ０Ｂは同一の上昇傾きを有
する。なぜなら、感知増幅器１６０，１７０が動作した
後も制御信号ＤＭＰ＿Ｅが活性状態に維持されるからで
ある。即ち、メインビットラインＢＬ０に強誘電体コン
デンサＣＦ０が連結され、かつ基準ビットラインＢＬ０
ＢにリファレンスコンデンサＲＣＦが連結されるので、
感知時点で、メインビットラインＢＬ０のローディング
は基準ビットラインＢＬ０Ｂのローディングと同一であ
る。だから、図３に示されたように、メインビットライ
ンＢＬ０と基準ビットラインＢＬ０Ｂのデータ感知マー
ジンが一定に（又は均一に）維持されるのである。
【００３０】前記メインビットラインＢＬ０と基準ビッ
トラインＢＬ０Ｂとの間の電位差が十分に感知された
後、ｔ２時間で、前記制御信号ＤＭＰ＿Ｅは低レベルに
遷移し、基準ビットラインＢＬ０Ｂはリファレンスコン
デンサＲＣＦと電気的に絶縁される。以後、制御信号Ｙ
ＳＷが活性化されることによって、この分野でよく知れ
渡った方法に従って、列選択回路１８０を通じてセルデ
ータがデータラインに伝達される。
トラインＢＬ０Ｂとの間の電位差が十分に感知された
後、ｔ２時間で、前記制御信号ＤＭＰ＿Ｅは低レベルに
遷移し、基準ビットラインＢＬ０Ｂはリファレンスコン
デンサＲＣＦと電気的に絶縁される。以後、制御信号Ｙ
ＳＷが活性化されることによって、この分野でよく知れ
渡った方法に従って、列選択回路１８０を通じてセルデ
ータがデータラインに伝達される。
【００３１】以上で、本発明による方法を詳述したが上
記の実施形態は一例にすぎない。本発明の方法は、本発
明の技術的思想及び範囲を外れない範囲で多様な変更が
可能であることは勿論である。
記の実施形態は一例にすぎない。本発明の方法は、本発
明の技術的思想及び範囲を外れない範囲で多様な変更が
可能であることは勿論である。
【００３２】
【発明の効果】以上のように、本発明によれば、基準電
圧発生回路のリファレンスコンデンサを相補ビットライ
ンに電気的に連結した後、ビットラインと相補ビットラ
インとの間の電位差を十分に感知するまで、ビットライ
ン及び相補ビットラインが同一のローディングを有する
ようにしたので、一定のデータ感知マージンを得ること
ができ、正確な感知動作を実施できる。
圧発生回路のリファレンスコンデンサを相補ビットライ
ンに電気的に連結した後、ビットラインと相補ビットラ
インとの間の電位差を十分に感知するまで、ビットライ
ン及び相補ビットラインが同一のローディングを有する
ようにしたので、一定のデータ感知マージンを得ること
ができ、正確な感知動作を実施できる。
【図１】本発明による強誘電体ランダムアクセスメモリ
装置を示すブロック図。
装置を示すブロック図。
【図２】図１に示された強誘電体ランダムアクセスメモ
リ装置の動作を説明するための動作タイミング図。
リ装置の動作を説明するための動作タイミング図。
【図３】図２で点線で表示した部分を拡大した図。
【図４】従来技術による強誘電体ランダムアクセスメモ
リ装置を示すブロック図。
リ装置を示すブロック図。
【図５】図４に示された強誘電体ランダムアクセス装置
の動作を説明するための動作タイミング図。
の動作を説明するための動作タイミング図。
【図６】従来技術によるデータ感知方法の問題点を説明
するための図。
するための図。
【図７】従来技術によるデータ感知方法の問題点を説明
するための図。
するための図。
１００，２００ メモリセルアレイ １１０，１２０ 駆動回路 １３０ ビットライン予備充電回路 １４０ 基準電圧発生回路 １５０，１９０ ビットライン絶縁回路 １６０，１７０ 感知増幅器 １８０ 列選択回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金 奇 南 大韓民国京畿道安養市東安区平村洞932− ６ キュウンマウルライフアパート108棟 502号
Claims (12)
- 【請求項１】 ワードラインに連結されたゲート及びビ
ットラインと内部セルノードとの間に連結された電流経
路を有するアクセストランジスタと、前記内部セルノー
ドとプレートラインとの間に連結された強誘電体コンデ
ンサと、リファレンスコンデンサを有して基準電圧を発
生する基準電圧発生回路とを含む強誘電体ランダムアク
セスメモリ装置に貯蔵されたデータを感知する方法にお
いて、 前記強誘電体コンデンサを前記ビットラインに連結する
ように前記ワードラインを活性化させる段階と、 前記プレートラインを活性させることと同時に前記リフ
ァレンスコンデンサを相補ビットラインに連結する段階
と、 前記ビットラインと前記相補ビットラインとの間の電圧
差を感知する段階と、 前記相補ビットラインから前記リファレンスコンデンサ
を絶縁させる段階とを含むことを特徴とする強誘電体ラ
ンダムアクセスメモリ装置のデータ感知方法。 - 【請求項２】 前記リファレンスコンデンサの大きさは
前記強誘電体コンデンサの大きさと同様であるか類似で
あることを特徴とする請求項１に記載の強誘電体ランダ
ムアクセスメモリ装置のデータ感知方法。 - 【請求項３】 前記リファレンスコンデンサは線形常誘
電体コンデンサであることを特徴とする請求項１に記載
の強誘電体ランダムアクセスメモリ装置のデータ感知方
法。 - 【請求項４】 ワードラインに連結されたゲート及びビ
ットラインと内部セルノードとの間に連結された電流経
路を有するアクセストランジスタと、前記内部セルノー
ドとプレートラインとの間に連結された強誘電体コンデ
ンサと、リファレンスコンデンサを有して基準電圧を発
生する基準電圧発生回路とを含む強誘電体ランダムアク
セスメモリ装置に貯蔵されたデータを感知する方法にお
いて、 前記リファレンス電圧を前記リファレンスコンデンサに
供給する段階と、 前記強誘電体コンデンサを前記ビットラインに連結する
ように前記ワードラインを活性化させる段階と、 前記プレートラインを活性化させることと同時に前記リ
ファレンス電圧を供給するように前記リファレンスコン
デンサを相補ビットラインに連結する段階と、 前記ビットラインと前記相補ビットラインとの間の電圧
差を感知する段階と、 前記相補ビットラインから前記リファレンスコンデンサ
を絶縁させる段階と、 前記ワードラインを非活性化させる段階とを含むことを
特徴とする強誘電体ランダムアクセスメモリ装置のデー
タ感知方法。 - 【請求項５】 前記リファレンスコンデンサの大きさは
前記強誘電体コンデンサの大きさと同様であるか類似で
あることを特徴とする請求項４に記載の強誘電体ランダ
ムアクセスメモリ装置のデータ感知方法。 - 【請求項６】 前記リファレンスコンデンサは線形常誘
電体コンデンサであることを特徴とする請求項４に記載
の強誘電体ランダムアクセスメモリ装置のデータ感知方
法。 - 【請求項７】 第１ワードラインに連結されたゲート及
びビットラインと内部セルノードとの間に連結された電
流経路を有する第１アクセストランジスタ及び、前記内
部セルノードとプレートラインとの間に連結された第１
強誘電体コンデンサを有する第１メモリセルと、第２ワ
ードラインに連結されたゲート及び相補ビットラインと
内部セルノードとの間に連結された電流経路を有する第
２アクセストランジスタ及び、前記内部セルノードと前
記プレートラインとの間に連結された第２強誘電体コン
デンサを有する第２メモリセルと、そしてリファレンス
コンデンサを有して基準電圧を発生する基準電圧発生回
路を含む強誘電体ランダムアクセスメモリ装置に貯蔵さ
れたデータを感知する方法において、 前記第１及び第２強誘電体コンデンサのうち一つを前記
ビットラインに連結するように前記第１及び第２ワード
ラインのうち一つを活性化させる段階と、 前記プレートラインを活性化させることと同時に前記リ
ファレンスコンデンサを相補ビットラインに連結する段
階と、 前記ビットラインと前記相補ビットラインとの間の電圧
差を感知する段階と、 前記相補ビットラインから前記リファレンスコンデンサ
を絶縁させる段階とを含むことを特徴とする強誘電体ラ
ンダムアクセスメモリ装置のデータ感知方法。 - 【請求項８】 前記リファレンスコンデンサの大きさは
前記強誘電体コンデンサの大きさと同様であるか類似で
あることを特徴とする請求項７に記載の強誘電体ランダ
ムアクセスメモリ装置のデータ感知方法。 - 【請求項９】 前記リファレンスコンデンサは線形常誘
電体コンデンサであることを特徴とする請求項７に記載
の強誘電体ランダムアクセスメモリ装置のデータ感知方
法。 - 【請求項１０】 第１ワードラインに連結されたゲート
及びビットラインと内部セルノードとの間に連結された
電流経路を有する第１アクセストランジスタ及び、前記
内部セルノードとプレートラインとの間に連結された第
１強誘電体コンデンサを有する第１メモリセルと、第２
ワードラインに連結されたゲート及び相補ビットライン
と内部セルノードとの間に連結された電流経路を有する
第２アクセストランジスタ及び、前記内部セルノードと
前記プレートラインとの間に連結された第２強誘電体コ
ンデンサを有する第２メモリセルと、そしてリファレン
スコンデンサを有して基準電圧を発生する基準電圧発生
回路を含む強誘電体ランダムアクセスメモリ装置に貯蔵
されたデータを感知する方法において、 前記ビットライン及び前記相補ビットラインを予備充電
する段階と、 前記ビットライン及び前記相補ビットラインをフローテ
ィングさせる段階と、 前記第１及び第２強誘電体コンデンサのうち一つを前記
ビットラインに連結するように前記第１及び第２ワード
ラインのうち一つを活性化させる段階と、 前記プレートラインを活性化させることと同時に前記リ
ファレンスコンデンサを相補ビットラインに連結する段
階と、 前記ビットラインと前記相補ビットラインとの間の電圧
差を感知する段階と、 前記相補ビットラインから前記リファレンスコンデンサ
を絶縁させる段階と、 前記活性化されたワードラインを非活性化させる段階と
を含むことを特徴とする強誘電体ランダムアクセスメモ
リ装置のデータ感知方法。 - 【請求項１１】 前記リファレンスコンデンサの大きさ
は前記強誘電体コンデンサの大きさと同様であるか類似
であることを特徴とする請求項１０に記載の強誘電体ラ
ンダムアクセスメモリ装置のデータ感知方法。 - 【請求項１２】 前記リファレンスコンデンサは線形常
誘電体コンデンサであることを特徴とする請求項１０に
記載の強誘電体ランダムアクセスメモリ装置のデータ感
知方法。
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| KR2001-011133 | 2001-03-05 |
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|---|---|
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- 2001-06-15 TW TW090114573A patent/TWI228720B/zh not_active IP Right Cessation
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-
2002
- 2002-02-25 JP JP2002047719A patent/JP4109465B2/ja not_active Expired - Fee Related
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