JP2006099836A - 半導体記憶装置 - Google Patents

Abstract

【課題】２値信号量分布においてマージンの少ないメモリセルをスクリーニングする。
【解決手段】第１及び第２のワード線と、第１及び第２のビット線と、第１のワード線と第１のビット線に接続された第１のメモリセルと、第２のワード線と第２のビット線に接続された第２のメモリセルと、第１と第２のビット線の間に接続されたセンスアンプと、第１の蓄積電極と第１のプレート電極を有し、第１の蓄積電極が第１のビット線に接続された第１のキャパシタと、第２の蓄積電極と第２のプレート電極を有し、第２の蓄積電極が第２のビット線に接続された第２のキャパシタとを具備し、第１と第２のビット線が、第１のビット線には“１”データが読み出され、第２のビット線には“０”データが読み出される相補関係にあるとき、センスアンプが動作する前に、“０”データが読み出される第２のビット線に接続される第２のキャパシタのプレート電極の電位を上昇させる。
【選択図】 図１

Description

本発明は半導体記憶装置に関し、特に記憶データの信号量分布に対しスクリーニングを可能にする構成と動作を有する半導体記憶装置に関する。

近来、携帯型機器の普及に伴い、電源が切れても記憶内容が消滅しない不揮発性メモリが多用されるようになってきている。これら不揮発性メモリの１つとして、フラッシュメモリ、ＳＲＡＭなどと並んで、強誘電体キャパシタにデータを保存する強誘電体メモリ（ＦｅＲＡＭ）がある。

強誘電体メモリには、メモリトランジスタ（Ｔ）と強誘電体キャパシタ（Ｃ）を直列接続してメモリセルを構成する、いわゆる１Ｔ１Ｃ型と、上記メモリセルを相補に配列した２Ｔ２Ｃ型が知られている。このようなＦｅＲＡＭは、ビット線構成を折り返し構成（Folded bit line scheme）とすると、素子面積を８Ｆ² （Ｆはデザインルールの最小線幅）以下にはできないことや、容量の重いプレート線を駆動することから動作速度はＤＲＡＭより遅いという問題も有していた。

これらの問題を解決するために、メモリトランジスタと強誘電体キャパシタを並列接続し、このユニットをチェーン状に直列接続するＴＣ並列ユニット直列接続型（チェーン型）強誘電体メモリも考案されており、その構成と動作については、例えば本発明者等による特許文献１において詳述されている。なお、この特許文献１は、メモリセルの蓄積分極量の減少、ディスターブの発生の抑制を可能にする新規な構成を開示している。

強誘電体メモリは、電界が印加された時に発生した電気分極が電界が印加されなくなっても残留し、上記電界と逆方向の電界が印加されたときに分極の向きが反転する強誘電体のヒステリシス特性を利用したメモリである。上記の分極の向きで、“１”、“０”データを記憶させるが、各メモリセルの所定のデータ“１”、“０”が書込み、読み出しできるかを、強誘電体メモリの製造時にテストし、良品、不良品の判定を行っている。従来の方法では、良品と判定されたメモリセルであっても、どの程度の動作マージンがあるのかは不明であった。

上記の問題を解決するために、例えば特許文献２においては、強誘電体メモリセルの強誘電体キャパシタの残留分極量によるビット線電圧を定量的に測定することにより、強誘電体キャパシタの特性ずれや、劣化度合いを評価可能にしている。

上記のように、強誘電体メモリでは強誘電体の分極の向きで、“０”、“１”データを記憶させるが、チップ内の位置的な問題に伴う製造条件のばらつきで、１チップ内で“０”、“１”データが夫々分布をもって形成される。従って、“０”データと“１”データが近接して動作マージンが充分でないものがテストを通り抜け、後に信頼性上の問題を生じさせる可能性があった。
特開２０００−３３９３７３号公報 特開２００２−２１６４９８号公報

本発明は、２値データの信号量分布において動作マージンの少ないものをスクリーニングできる半導体記憶装置を提供する。

上記課題を解決するために、本発明の半導体記憶装置は、第１の方向に延在する第１及び第２のワード線と、前記第１の方向と交差する第２の方向に延在する第１及び第２のビット線と、前記第１のワード線と前記第１のビット線に接続された第１のメモリセルと、前記第２のワード線と前記第２のビット線に接続された第２のメモリセルと、前記第１と第２のビット線の間に接続されたセンスアンプと、第１の蓄積電極と第１のプレート電極を有し、前記第１の蓄積電極が前記第１のビット線に接続された第１のキャパシタと、第２の蓄積電極と第２のプレート電極を有し、前記第２の蓄積電極が前記第２のビット線に接続された第２のキャパシタと、前記第１のキャパシタの前記第１のプレート電極に接続された第１の配線と、前記第２のキャパシタの前記第２のプレート電極に接続された第２の配線とを具備し、前記第１と第２のビット線が相補関係にあり、前記第１のビット線に“０”データが読み出されるとき、前記第１のキャパシタにおいて、前記センスアンプが動作する前に前記第１の配線を通じて前記第１のプレート電極の電位を上昇させる動作を有することを特徴とする。

メモリセルアレイ中に、“０”データと“１”データが相補的に記憶された半導体記憶装置において、“０”データに所定の電位を上乗せした上でセンスアンプで検出するので、“０”データと“１”データの間の動作マージンが少ないセルは、書き込まれたデータと異なるデータを読み出される。従って、このような動作マージンの少ないセルが含まれるチップを、効果的に排除することが可能になる。

本発明の実施形態の説明に先立ち、従来の強誘電体メモリについて簡単に説明する。図１４は、従来強誘電体メモリの構成を示す摸式的な回路図である。図の左部分には２Ｔ２Ｃ（２トランジスタ（Ｑ６，Ｑ７）２キャパシタ（ＦＣ１，ＦＣ２））構成からなるメモリセルアレイＭＡ、図の中央部分にはセンスアンプＳ／Ａ、ＭＯＳトランジスタＱ１〜Ｑ３から成るイコライズゲート、図の右側部分にはトランジスタＱ４，Ｑ５からなるＤＱゲート等が配置されている。

また、メモリセルアレイについては、図１５に示すＴＣ並列ユニット直列接続型（チェーン型）メモリセルアレイＭＡ´に置き換えてもよい。その場合、図１５のノードａ，ｂを図１４のノードａ，ｂに接続すればよい。

ここで、図１５のＴＣ並列ユニット直列接続型メモリセルユニットの構成について、簡単に説明する。メモリチップのメモリセル領域には、図１５に示すメモリセルユニットが行列状に配列されている。このメモリセルユニットは、強誘電体キャパシタの両電極を夫々ＮＭＯＳトランジスタの導通路の両端（ソース・ドレイン）に接続してなるメモリセルを複数個直列に接続している。

図１５の例では、８個のメモリセルＭ０〜Ｍ７、ＢＭ０〜ＢＭ７が直列に接続されたメモリセルユニットを代表的に示しており、前記セルＭ０〜Ｍ７のトランジスタをＴｒ＜０＞〜Ｔｒ＜７＞、キャパシタをＣ０〜Ｃ７，セルＢＭ０〜ＢＭ７のトランジスタをＢＴｒ＜０＞〜ＢＴｒ＜７＞、キャパシタをＢＣ０〜ＢＣ７で示している。

各トランジスタＴｒ＜０＞〜Ｔｒ＜７＞、ＢＴｒ＜０＞〜ＢＴｒ＜７＞のゲートには、ワード線ＷＬ＜０＞〜ＷＬ＜７＞が対応して接続されており、上記メモリセルユニットの一端はプレート線Ｐｌ＜０＞、あるいはＰＬ＜１＞に接続されており、他端はブロック選択用のＭＯＳトランジスタＱ８，Ｑ９、ノードａ，ｂを介してビット線ＢＬまたはこれと相補的なビット線／ＢＬに接続される。上記の構成で、待機時は全てのワード線は“Ｈ”とされ、各トランジスタが並列接続したキャパシタを短絡した状態にあるが、この状態で、例えばＷＬ＜０＞を“Ｌ”とすれば、セルＭ０．ＢＭ０が選択され、ＤＲＡＭ型メモリセルアレイの２Ｔ２Ｃモードと同様にしてデータを読み出すことができる。

ここでは、図１４、図１６に従い、ＤＲＡＭ型メモリセルアレイ方式における２Ｔ２Ｃモードにより、メモリセルアレイから信号を読み出す場合を考えてみる。図１６の動作タイミング図に示すように。先ず、チップイネーブル信号／ＣＥによりチップのメモリ領域が動作可能状態となる。次に、イコライズ信号ＥＱが“Ｌ”となることによりビット線イコライズが解除され、ビット線がフローティングとなる。続いてワード線ＷＬ＜０＞，ＷＬ＜１＞が同時に“Ｈ”となることにより、図１４のＭＯＳトランジスタＱ６，Ｑ７がオンとなり、続いてプレート線ＰＬ＜０＞、ＰＬ＜１＞が同時に“Ｈ”となることにより、ビット線ＢＬ及びこれと相補なるビット線／ＢＬに、２個１組で信号を読み出す。メモリセルの片側には“１”データが、もう片側には“０”データが記憶されており、参照電位を供給すること無しにこれらのデータを読み出すことができる。続いてセンスアンプＳ／Ａが活性化することにより、“０”データが再書込みされ、プレート線ＰＬ＜０＞、ＰＬ＜１＞が“Ｌ”となることにより、“１”データが再書込みされる。以上が、従来の２Ｔ２Ｃモードの動作概要である。

次に、以下に説明する本発明の実施形態の基本的な概念について説明する。図１に示すように、１チップ中では、各メモリセルの信号量にあるばらつきを持った分布が存在する。ここで図１に示すように、“０”信号の分布をある一定電位“１”信号側に移動し、センスアンプで比較増幅する。このとき読み出される１対の相補信号において、“１”信号がその信号量分布の裾に位置する信号量の少ないものであり、“０”信号がその信号量分布の上端の信号量の多いもので、嵩上げされた後前記“１”信号より大きくなるものとであるとすると、センスアンプで読み出される信号は、書き込まれた信号と異なる（逆の）信号となる。このように“０”データを嵩上げすることにより、“０”データと“１”データが近接し、動作マージンの少ないセル対は不良と判断され、このようなセル対を含むチップをスクリーニングすることができる。

上述のように“０”信号量を移動させる手段としては、１Ｔ１Ｃモードの場合に用いられるダミーキャパシタを駆動することが考えられる。前述のように、２Ｔ２Ｃモードでは参照電位が不要であるから、ダミーキャパシタは用いられないが、これを“０”信号量分布を移動させるための手段として利用する。

このダミーキャパシタはＮＭＯＳトランジスタを介してビット線に接続され、このＮＭＯＳをオンしてビット線とダミーキャパシタを接続し、ダミーキャパシタのプレート電極側の電位を上昇させることにより、カップリングによりビット線の電位を上昇させることができる。なお、ダミーキャパシタはＮＭＯＳトランジスタを介さずにビット線に直接接続してもよい。

１Ｔ１Ｃモードにおける参照電位の発生方法としては、以下の３つが挙げられる。

（１）ダミーワード線をＯＮし、ダミーキャパシタとビット線を接続した後、ダミーキャパシタのプレート電極の電位を上昇させてカップリングによりビット線の電位を上昇させる。

（２）ダミーキャパシタをＮＭＯＳトランジスタを介してビット線と接続する構成において、ダミーキャパシタの蓄積電極側から一定の電荷をプリチャージしておき、その後ＮＭＯＳトランジスタをオンして、ダミーキャパシタとビット線を接続することにより、ビット線に電荷を流し込む（注入する）。

（３）ダミーキャパシタをＮＭＯＳトランジスタを介してビット線に接続する構成において、ダミーキャパシタの蓄積電極側から一定の電荷をプリチャージしておき、その後ダＮＭＯＳトランジスタをオンしてダミーキャパシタとビット線を接続し、さらにダミーキャパシタのプレート電極側の電位を上昇させてビット線の電位を上昇させる。この上昇電位は参照電位として使用されるが、この（３）の方法では、（１）及び（２）の方法よりも大きな参照電位を得ることが出来るというメリットがある。

なお、“０”信号が読み出されたビット線にのみ上述したダミーキャパシタを接続すると、ビット線容量ＣB とダミーキャパシタの容量ＣD によって、“０”信号量電荷Ｑ”0”が再分配され、ビット線電位が低下するため、この後のダミーキャパシタのプレート電極の電圧上昇によるビット線の電圧上昇を減少させ、充分なスクリーニングテストを行えないという問題も予想される。

本発明は、上述したように“０”データと“１”データの間の動作マージンの少ないセルを効果的に検出する機能を有する半導体記憶装置を提案するものである。以下、図面を参照しつつ本発明の実施の形態を説明する。

（第１の実施形態）
図２は、本発明の第１の実施形態に係る半導体記憶装置の回路図で、図３は、その動作のタイミング図である。第１の実施形態は、上述の（１）の方法を採用し、２Ｔ２Ｃモードにより、メモリセルアレイから相補信号を１対のビット線に読み出し、“０”信号が読み出された第１のビット線の“０”信号量分布を、これと相補な“１”信号が読み出された第２のビット線の“１”信号量分布の方向に電位的に移動させ、その後センスアンプでセンスすることにより、動作マージンの少ないチップをスクリーニングする。

図２は、従来技術で説明した図１４と類似しているが、第１のダミーキャパシタＣ１１がＭＯＳトランジスタＱ１１を介してビット線ＢＬに接続し、第２のダミーキャパシタＣ１２がＭＯＳトランジスタＱ１２を介してビット線／ＢＬに接続している点が異なる。ダミーキャパシタＣ１１，１２のプレート電極は、ダミープレート線ＤＰＬ＜１＞，ＤＰＬ＜０＞に夫々接続し、ＭＯＳトランジスタＱ１１，Ｑ１２のゲートは、夫々ダミーワード線ＤＷＬ＜１＞，＜０＞に接続している。その他は図１４と同じであるが、理解を容易にするために、図１４と同一部分には同一参照番号を付す。

第１の実施形態では、例えば“１”信号を読み出している側のビット線ＢＬに接続しているダミーワード線ＤＷＬ＜１＞もオンし、こちらのダミーキャパシタＣ１１もビット線ＢＬに接続する。こうすることによって、ダミーワード線ＤＷＬ＜０＞、ＤＷＬ＜１＞のオンの際に新たに付加される容量を、両ビット線ＢＬ，／ＢＬ共に等しくし、電荷の再分配による電位の減少も、“０”読み側のビット線／ＢＬと、“１”読み側のビット線ＢＬとで略等しくできる。その後“０”信号が読み出されたビット線／ＢＬに接続されたダミーキャパシタＣ１２をダミープレート線ＤＰＬ＜０＞により駆動することにより、“０”信号量分布のみ“１”信号量分布の方向に移動させることができる。

具体的な動作手順を図３に基づいて説明する。チップイネーブル信号／ＣＥが入力後、イコライズ信号ＥＱが“Ｌ”とされ、イコライズ状態が解除され、ビット線対がフローティングとなる。続いてワード線ＷＬ＜０＞，ＷＬ＜１＞、ダミーワード線ＤＷＬ＜０＞，ＤＷＬ＜１＞が同時に活性化される。このとき、ビット線ＢＬに“１”信号が読み出され、ビット線／ＢＬに“０”信号が読み出されるとする。この後、プレート線ＰＬ＜０＞，ＰＬ＜１＞、ダミープレート線ＤＰＬ＜０＞が“Ｈ”とし、ダミープレート線ＤＰＬ＜１＞は“Ｌ”のままとする。ダミーキャパシタＣ１２のプレート電極側の電位を上昇させることにより、カップリングによりビット線／ＢＬの電位が上昇する。この状態が、図３の／ＢＬの読み出し時の波形に表わされている。

続いて、センスアンプＳ／Ａが活性化することにより、“０”データの再書込みが行われ、プレート線ＰＬ＜１＞が“Ｌ”に落ちるとともに、“１”データの再書込みが始まる。

上記の如く、データ読み出し期間においては、ビット線／ＢＬの電位が嵩上げされ、ビット線ＢＬの電位に近づくので、これをセンスすると動作マージンの低いメモリセルは誤動作するため、これらを効果的に検出することができる。なお、上記の説明は、ビット線／ＢＬに“０”信号が読み出されるとしたが、これは例示であり、ビット線ＢＬに”０”信号が読み出される場合にも同様に適用できる。以降の実施形態においても同様である。

（第２の実施形態）
図４は本発明の第２の実施形態に係る半導体記憶装置の回路図、図５はその動作タイミング図である。第２の実施形態は、前述の（２）の方法を具体化したものである。図２の第１の実施形態と異なるところは、ダミーワード線ＤＷＬ＜１＞で制御されるＭＯＳトランジスタＱ１１の導通路の一端（ソース）とダミーキャパシタＣ１１の蓄積電極との接続ノードに、導通路の一端（ドレイン）が接続され、ゲートにダミープリチャージ線ＤＰｒ＜１＞が接続されたＭＯＳトランジスタＱ１３，及びダミーワード線ＤＷＬ＜０＞で制御されるＭＯＳトランジスタＱ１２の導通路の一端（ソース）とダミーキャパシタＣ１２の蓄積電極との接続ノードに、導通路の一端（ドレイン）が接続され、ゲートにダミープリチャージ線ＤＰｒ＜０＞が接続されたＭＯＳトランジスタＱ１４が追加されたことである。

“０”信号が読み出される側のビット線／ＢＬに接続されているダミーキャパシタＣ１２にのみ、ＶＰｒ＜０＞を電位ＶＰｒ（“Ｈ”）にしたままとすることで、ＤＰｒ＜０＞が“Ｈ”時に、蓄積電極を通じてダミーキャパシタＣ１２に正の電位ＶＰｒをプリチャージしておき、“１”信号が読み出される側のダミーキャパシタＣ１１には、ＶＰｒ＜１＞をＶＳＳにすることで、ＤＰｒ＜１＞“Ｈ”時に、ダミーキャパシタＣ１１を０Ｖにプリチャージしておく。

先ず、“０”信号が読み出される側のビット線／ＢＬに接続されているダミーワード線ＤＷＬ＜０＞をオンし、ビット線／ＢＬに向かって、電荷を流し込むことで、“０”信号電位分布を押し上げる。

また、“１”信号が読み出される側のビット線ＢＬに接続しているダミーワード線ＤＷＬ＜１＞をオンし、こちら側のダミーキャパシタＣ１１もビット線ＢＬに接続する。こうすることによって、ダミーワード線ＤＷＬ＜１＞、ＤＷＬ＜０＞のオンの際に新たに付加される容量をビット線ＢＬ，／ＢＬにおいて等しくし、電荷の再分配による低下分はキャンセルできるようにすることができる。これにより、“０”信号分布をより“１”信号量分布に近づけることが可能になる。

詳細な動作を、図５を参照して説明する。チップイネーブル信号／ＣＥが入力後、イコライズ信号ＥＱが“Ｌ”とし、イコライズ状態を解除しビット線対をフローティングとする。続いてダミープリチャージ線ＤＰｒ＜１＞、ＤＰＲ＜０＞を“Ｈ”から“Ｌ”とし、ＭＯＳトランジスタＱ１３，Ｑ１４を通じてのプリチャージを休止した後、ワード線ＷＬ＜０＞，ＷＬ＜１＞、ダミーワード線ＤＷＬ＜０＞，ＤＷＬ＜１＞を同時に活性化する。このとき、ビット線ＢＬに“１”信号が読み出され、ビット線／ＢＬに“０”信号が読み出される。この後、プレート線ＰＬ＜０＞，ＰＬ＜１＞を“Ｈ”とし、ダミープレート線ＤＰＬ＜１＞、ＤＰＬ＜０＞は“Ｌ”のままとする。ＰＬ＜１＞を“Ｈ”として読み出した“０”データとプリチャージ分との加算されたものが、ビット線／ＢＬに読み出される。この状態が、図５の／ＢＬの読み出し時の波形に表わされている。

続いて、センスアンプＳ／Ａが活性化することにより、／ＢＬは０Ｖ，ＢＬはＶＤＤとなることにより、“０”データの再書込みが行われ、プレート線ＰＬ＜１＞が“Ｌ”に落ちるとともに、“１”データの再書込みが行われる。

上記の如く、第２の実施形態では、Ｑ１３，Ｑ１４からなるプリチャージ手段を有し、データ読み出しにおいては、ビット線／ＢＬの電位が、“０”データ電位とダミーキャパシタのプリチャージ電位分が加算されたものになり、このダミーキャパシタのプリチャージ電位によって“１”データが読み出されたビット線ＢＬの電位に近づくので、これをセンスすることにより、動作マージンの低いチップを効果的に除去することができる。

（第３の実施形態）
第３の実施形態の構成は、第２の実施形態（図４）と同じで、動作タイミングが図６に示すように異なる。第３の実施形態は、前述の（３）の方法を応用するものである。具体的には、“０”信号が読み出される側のビット線／ＢＬに接続されているダミーキャパシタＣ１２にのみ、ＶＰｒ＜０＞を電位ＶＰｒ（“Ｈ”）にしたままとすることで、ＤＰｒ＜０＞“Ｈ”時に、ダミーキャパシタＣ１２に正の電位ＶＰｒをプリチャージしておき、“１”信号が読み出される側のダミーキャパシタＣ１１には、ＶＰｒ＜１＞をＶＳＳにすることで、ＤＰｒ＜１＞“Ｈ”時に、０Ｖをプリチャージしておく。

まず、“０”信号が読み出される側のビット線／ＢＬに接続されているダミーワード線ＤＷＬ＜０＞をオンし、さらに、ダミーキャパシタＣ１２のプレート電極に接続されているダミープレート線ＤＰＬ＜０＞の電位を上昇させることにより、ビット線／ＢＬに向かって先にチャージされた電荷を流し込んだ上に、カップリングで更に電位を持ち上げることで、“０”信号分布の電位を大きく押し上げる。

また、“１”信号が読み出される側のビット線ＢＬに接続されているダミーワード線ＤＷＬ＜１＞をオンし、こちらのダミーキャパシタＣ１１もビット線ＢＬに接続する。このように構成することによって、ダミーワード線ＤＷＬ＜１＞、ＤＷＬ＜０＞のＯＮの際に新たに負荷される容量を両ビット線ＢＬ，／ＢＬともに等しくし、電荷の再分配による低下分はキャンセルすることができる。この結果、“０”信号量分布をより“１”信号量分布に近づけることができる。

なお、図６の動作タイミングは、図５とＤＰＬ＜０＞が異なるのみなので、重複する説明を省略する。因みに、図５においては、ＤＰＬ＜０＞、ＤＰＬ＜１＞とも常に“Ｌ”である。

（第４の実施形態）
図７に本発明の第４の実施形態に係る半導体記憶装置の回路図、図８にその動作タイミング図を示す。本実施形態では、第４の実施形態は前述の（３）の方法を応用するものである。

即ち、“０”信号および“１”信号が読み出されるビット線ＢＬ，／ＢＬに接続されているダミーキャパシタＣ１１，Ｃ１２のプレート電極に、ＶＰｒ電位（“Ｈ”）を夫々プリチャージしておく。本実施形態はチップ面積の低減と動作の簡略化のために、ダミーキャパシタのプレート電極に接続されるプリチャージ電位供給線を１本にしたものである。

先ず、例えば、“０”信号が読み出される側のビット線／ＢＬに接続されているダミーワード線ＤＷＬ＜０＞をオンし、更にダミーキャパシタＣ１２のプレート電極の電位をＤＰＬ＜０＞を通じて上昇させることで、ビット線／ＢＬに向かってダミーキャパシタＣ１２に予めチャージされた電荷を流し込んだ上、ダミーワード線ＤＷＬ＜０＞上昇分に応じて、カップリングにより更に電位を持ち上げることで、“０”信号分布の電位を大きく押し上げる。

また、“１”信号が読み出される側のビット線ＢＬに接続されているダミーワード線ＤＷＬ＜１＞をオンし、ダミーキャパシタＣ１１もビット線ＢＬ側に接続すると、ビット線ＢＬにもダミーキャパシタＣ１１に予めチャージされた電荷が流れ込み、ビット線ＢＬの電位を押し上げる働きをする。

図８の動作タイミング図は、ＶＰｒの電位変化を除き、図６の動作タイミングと同じであるので、重複する説明を省略する。“０”信号量分布をより“１”信号量分布に近づけるという点から見れば第３の実施形態（図６）の方が優れるが、ビット線ＢＬと／ＢＬの両方にプリチャージ電荷を注入するため、プリチャージ用電位供給線を一本化でき、前述のように第３の実施形態よりは動作が簡単であるというという特徴を有する。

図９は第４の実施形態の変形例の動作タイミング図であり、ビット線ＢＬに接続される側のプリチャージトランジスタＱ１３のゲート電位（ＤＰｒ＜１＞）を常に“Ｌ”としておくものである。この様にすれば、“１”データが読み出されるビット線ＢＬには、プリチャージ電荷が注入されず、第３の実施形態と同様な効果を奏することができる。

（第５の実施形態）
図１０は本発明の第５の実施形態に係る半導体記憶装置の回路図であり、図１１はその動作タイミング図である。第１乃至第４の実施形態は、１Ｔ１Ｃモードにおける参照電位発生用のダミーキャパシタを、２Ｔ２Ｃモードに応用する形態をを考えたが、第５の実施形態ではＮＭＯＳトランジスタ等のスイッチを介さず、ビット線ＢＬ，／ＢＬに付加されている容量Ｃ１５，Ｃ１６を通じて、カップリングによりビット線ＢＬ，／ＢＬの電位を持ち上げるものである。

図１１に示すように、“０”信号が読み出されるビット線／ＢＬに付加されたキャパシタＣ１６に接続されるビット線電位昇圧線ＢＢ＜０＞のみに昇圧電位（“Ｈ”）を供給する。こうすることで、“０”信号量分布を“１”信号量分布の方向に移動させ、“１”信号量分布の内、裾に位置する信号量の小さいものをスクリーニングすることができる。なお、上記の付加キャパシタＣ１５，Ｃ１６には、ビット線に対する安定化容量を流用すればよい。

（第６の実施形態）
第６の実施形態は、図１０の回路構成を用いて他の動作モードを実現するもので、その動作タイミング図を図１２に示す。第６の実施形態は、ＮＭＯＳトランジスタ等のスイッチを介さず、直接ビット線に付加された容量を利用してビット線電位を上昇させるという点では第５の実施形態と同様である。異なる点は、“０”信号が読み出されるビット線／ＢＬはカップリングにより電位を上昇させるが、“１”信号が読み出されるビット線ＢＬはカップリングにより電位を下降させることである。

即ち、図１２において、ワード線ＷＬ＜０＞、ＷＬ＜１＞が活性化された後、プレート線ＰＬ＜０＞，ＰＬ＜１＞が“Ｈ”となり、同時にビット線電位昇圧線ＢＢ＜１＞の電位が“Ｈ”から“Ｌ”、ＢＢ＜０＞の電位が“Ｌ”から“Ｈ”に変化する。この結果、ビット線／ＢＬに読み出される“０”信号量分布と、ビット線ＢＬに読み出される“１”信号量分布をお互いに近づけることができ、分布の裾に位置する動作マージンの小さいセル対を効率的にスクリーニングすることができる。なお、上記付加キャパシタにはビット線に対する安定化容量を流用すればよい。

（第７の実施形態）
第７の実施形態は、図２、４または７の回路構成を用いて、第１〜第３の実施形態とは異なるテストモードを実現する方法を示す。第６の実施形態では、ＮＭＯＳトランジスタ等のスイッチを介さず、直接ビット線の付加容量を利用することにより、カップリングによりビット線電位を上下させる構成を示したが、図２、４または７の回路構成におけるＮＭＯＳトランジスタＱ１１，Ｑ１２を介して、ダミーキャパシタＣ１１，Ｃ１２をビット線ＢＬ，／ＢＬに接続することもできる。図１３にその動作タイミングを示す。

即ち、“０”信号が読み出されるビット線／ＢＬに接続されるキャパシタＣ１２のプレート電極電位を、ＤＰＬ＜０＞を通じて上昇させて、ビット線／ＢＬの電位を持ち上げる。また、“１”信号が読み出されるビット線ＢＬに接続されるキャパシタンスＣ１１のプレート電極電位をＤＰＬ＜１＞を通じて下降させ、ビット線ＢＬの電位を下降させる。

より詳細には、図１３に示すように、ワード線ＷＬ＜０＞、ＷＬ＜１＞、ダミーワード線ＤＰＬ＜０＞、ＤＷＬ＜１＞が活性化された後、プレート線ＰＬ＜０＞，ＰＬ＜１＞が“Ｈ”となり、同時にダミープレート線ＤＰＬ＜１＞の電位が“Ｈ”から“Ｌ”、ＤＰＬ＜０＞の電位が“Ｌ”から“Ｈ”に変化する。この結果、ビット線／ＢＬに読み出される“０”信号量分布と、ビット線ＢＬに読み出される“１”信号量分布をお互いに近づけることができ、分布の裾に位置する動作マージンの小さいセル対を効率的にスクリーニングすることができる。

以上、第１〜第７の実施形態では、強誘電体キャパシタを用いるメモリセルを用いて説明したが、本発明はこれに限るものではなく、図１７に示すような、常誘電体キャパシタＰＣ１、ＰＣ２とＭＯＳトランジスタＱ１５、Ｑ１６を用いた折り返しビット線構成のメモリセルは勿論のこと、図１８に示すような磁気抵抗効果素子ＴＭＲ１、ＴＭＲ２とＭＯＳトランジスタＱ１７、Ｑ１８を用いた折り返しビット線構成の磁気メモリ（ＭＲＡＭ）も、若干の適合回路を付加することにより、メモリセルとして使用することができる。

本発明のスクリーニング方法の概念を示す信号量分布図。 本発明の第１の実施形態に係る半導体記憶装置の回路図。 第１の実施形態に係る半導体記憶装置の動作タイミング図。 本発明の第２の実施形態に係る半導体記憶装置の回路図。 第２の実施形態に係る半導体記憶装置の動作タイミング図。 本発明の第３の実施形態に係る半導体記憶装置の動作タイミング図。 本発明の第４の実施形態に係る半導体記憶装置の回路図。 第４の実施形態に係る半導体記憶装置の動作タイミング図。 第４の実施形態の変形例に係る半導体記憶装置の動作タイミング図。 本発明の第５の実施形態に係る半導体記憶装置の回路図。 第５の実施形態に係る半導体記憶装置の動作タイミング図。 本発明の第６の実施形態に係る半導体記憶装置の動作タイミング図。 本発明の第７の実施形態に係る半導体記憶装置の動作タイミング図。 従来の２Ｔ２Ｃ型強誘電体メモリの回路図。 チェーン型強誘電体メモリのメモリセルアレイ回路図。 図１４の強誘電体メモリの動作波形図。 常誘電体キャパシタを用いたメモリセルの回路構成例。 磁気抵抗効果素子を用いたメモリセルの回路構成例。

符号の説明

Ｑ１〜Ｑ１８、Ｔｒ＜０＞〜Ｔｒ＜７＞、ＢＴｒ＜０＞〜ＢＴｒ＜７＞…ＮＭＯＳトランジスタ
ＦＣ１，ＦＣ２、Ｃ０〜Ｃ７…強誘電体キャパシタ
ＰＣ１、ＰＣ２…常誘電体キャパシタ
Ｃ１１〜Ｃ１４…キャパシタ
Ｓ／Ａ…センスアンプ
ＭＡ、ＭＡ´…メモリセルアレイ
ＴＭＲ１、ＴＭＲ２…磁気抵抗効果素子

Claims (6)

1. 第１の方向に延在する第１及び第２のワード線と、
   前記第１の方向と交差する第２の方向に延在する第１及び第２のビット線と、
   前記第１のワード線と前記第１のビット線に接続された第１のメモリセルと、
   前記第２のワード線と前記第２のビット線に接続された第２のメモリセルと、
   前記第１と第２のビット線の間に接続されたセンスアンプと、
   第１の蓄積電極と第１のプレート電極を有し、前記第１の蓄積電極が前記第１のビット線に接続された第１のキャパシタと、
   第２の蓄積電極と第２のプレート電極を有し、前記第２の蓄積電極が前記第２のビット線に接続された第２のキャパシタと、
   前記第１のキャパシタの前記第１のプレート電極に接続された第１の配線と、
   前記第２のキャパシタの前記第２のプレート電極に接続された第２の配線と、
   を具備し、
   前記第１と第２のビット線が相補関係にあり、前記第１のビット線に“０”データが読み出されるとき、前記第１のキャパシタにおいて、前記センスアンプが動作する前に前記第１の配線を通じて前記第１のプレート電極の電位を上昇させる動作を有することを特徴とする半導体記憶装置。
2. 前記第１のプレート電極の電位を前記第１の配線を通じて上昇させる動作と同時に、前記第２のプレート電極の電位を前記第２の配線を通じて下降させる動作を有することを特徴とする請求項１記載の半導体記憶装置。
3. 前記第１のビット線と前記第１のキャパシタの前記第１の蓄積電極との間に接続され、第１の導通路と第１のゲート電極を有する第１のＭＯＳトランジスタと、
   前記第２のビット線と前記第２のキャパシタの前記第２の蓄積電極との間に接続され、第２の導通路と第２のゲート電極を有する第２のＭＯＳトランジスタと、
   前記第１のゲート電極に接続された第１のダミーワード線と、
   前記第２のゲート電極に接続された第２のダミーワード線と、
   を更に具備することを特徴とする請求項１または２に記載の半導体記憶装置。
4. 前記第１のキャパシタの前記第１の蓄積電極に接続された第１のプリチャージ手段と、
   前記第２のキャパシタの前記第２の蓄積電極に接続された第２のプリチャージ手段と、
   をさらに具備し、前記第１のプリチャージ手段にプリチャージされた電荷が、前記“０”データが読み出された前記第１のビット線に注入されることを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
5. 前記第１のキャパシタの前記第１のプレート電極に接続された第１のダミープレート線と、
   前記第２のキャパシタの前記第２のプレート電極に接続された第２のダミープレート線と、
   を具備し、
   前記第１と第２のビット線が相補関係にあり、“０”データが前記第１のビット線に読み出されるとき、前記第１のダミープレート線が駆動されることを特徴とすることを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
6. “０”データが前記第１のビット線に読み出され、“１”データが前記第２のビット線に読みだされるときに、前記第１のダミープレート線電位を持ち上げ、前記第２のダミープレート線電位を下降させることを特徴とする請求項５に記載の半導体記憶装置。

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