JP5490359B2 - 半導体記憶装置 - Google Patents

Description

本発明は、例えば、ダイナミックランダムアクセスメモリにおける不良箇所テストを可能とする半導体記憶装置に関する。

ＤＲＡＭ（ダイナミックランダムアクセスメモリ)のメモリアレイはビット線とワード線により構成され、ビット線とワード線の交点に配置されるメモリセルにデータが記憶される。メモリアレイにおけるデータの検出は、１対のビット線対上に生じる微小電位差を検出することにより行われ、ＤＲＡＭに備えられるセンスアンプ回路により、ビット線対に生じた微小電位差が増幅されてデータが出力される。

ところで、近年の微細化技術の進歩の一方で、当該微細化によりメモリアレイ内の配線間が狭くなりワード線とビット線間ショート等の不良が顕在化している。これらのショート不良を検出してリジェクトする方法の一つにワード線駆動−センスアンプ回路活性化信号（ＳＥ）の発生間隔を拡大させるテストモード（以下、ワード−ＳＥ間隔拡大テストという）がある。このテストモードでは、ワード線の駆動とセンスアンプ回路活性化信号（ＳＥ）の発生間隔について、通常動作では数ｎｓであるところを、数μｓ単位まで広げることを行っている。

具体的なワード−ＳＥ間隔拡大テストの方式について、図１１及び図１２を参照して説明する。図１１は、当該ワード−ＳＥ間隔拡大テストが行われていない場合、すなわち通常状態での動作を示したタイミングチャートである。図１１において、制御信号Ｒ２ＡＣ０Ｂは、ワード線を駆動するタイミングを決める制御信号である。制御信号ＲＳＡＥＰＴ、ＲＳＡＥＮＴは、前述したセンスアンプ回路活性化信号に対応し、センスアンプ回路に増幅を開始させる信号である。図１１に示すように、アクティブコマンド（ＡＣＴ）が入力されると、当該アクティブコマンドとともに入力されるアドレスにより、メモリマットを選択するマット列選択信号が入力され、対象となるメモリマットが選択される。そして、ワード線を駆動するタイミングを決める制御信号Ｒ２ＡＣ０Ｂが入力、すなわち制御信号Ｒ２ＡＣ０Ｂが「Ｈ(High)」状態から「Ｌ(Low)」状態に変化すると、当該信号によりワード線が駆動される。前述したように通常状態の動作においてもワード線が駆動された後、数ｎｓ経過後にセンスアンプ回路を活性化するため、制御信号Ｒ２ＡＣ０Ｂを遅延素子等により遅延させて、センスアンプ回路を活性化させる制御信号ＲＳＡＥＰＴ、ＲＳＡＥＮＴを生成してセンスアンプ回路を活性化させる。

次に、図１２は、ワード−ＳＥ間隔拡大テストのモードとなった場合の動作を示したタイミングチャートである。ワード−ＳＥ間隔拡大テストのモードとなった場合、外部ＣＬＫの発生を、テスタ等により数μｓ程度拡大させ、これにより、センスアンプ回路を活性化させる制御信号ＲＳＡＥＰＴ、ＲＳＡＥＮＴの生成を拡大させることで当該テストが行われる。これにより、図１２に示すように、図１１に比べて、ワード線駆動からセンスアンプ回路活性化信号の発生までの間隔を拡大することが可能となる。

当該拡大が行われることで、ショート不良があるビット線は、ショート箇所を通じたリークによってメモリセルから出力された信号量を失い、センスアンプ回路活性化のときに誤センスを検出することができ、これにより、ショート不良の箇所の検出が可能となり、当該箇所をリジェクトすることが可能となる。
特開２００２−０７４９９５号公報

ところで、近年、SDR(3.3V)、DDR(2.5V)、DDR2(1.8V)、DDR3(1.5V)というように、ＤＲＡＭの高速化とともに低減する消費電力のため用いられる電源電圧が低下してきており、それに伴ってメモリセルアレイの電圧(以下、Ｖａｒｙという)も低下している。当該Ｖａｒｙの低下はセンス時のセンスアンプ回路のトランジスタのソースに対するゲートの電位（以下、Ｖｇｓという）を低下させることになり、センス速度の低下の原因となる。これを防ぐ対策として、センスアンプ回路のトランジスタの閾値電圧を下げる対策がある。しかし、センスアンプ回路のトランジスタの閾値電圧を下げてしまうとセンスアンプ回路のオフ電流が増大してしまうことが知られている。

ここで、上述したワード−ＳＥ間隔拡大テストについてみると、拡大時間という通常動作の時間より長い間、センスアンプ回路のトランジスタはオフ状態となり、センス速度の低下を防ぐため閾値電圧が下げられていると、増大したオフ電流が拡大時間中流れる状態となる。この状態にて、ワード−ＳＥ間隔拡大テストでショート不良を検出しようとしても、センスアンプ回路のトランジスタのオフ電流によって読み出しデータが破壊されることになり、本来検出すべきショート不良の他に、オフ電流によりデータが破壊された箇所までも不良として検出してしまうという問題がある。

本発明は、上記問題を解決すべくなされたもので、その目的は、ワード線駆動−センスアンプ回路活性化信号の発生間隔拡大テストを行う際に、センスアンプ回路のオフ電流により不良を生じさせず、本来検出すべきメモリアレイ内のショート不良を検出することを可能とする半導体記憶装置を提供することにある。

上記問題を解決するために、本発明は、ワード線が駆動されることでビット線と接続されるメモリセルと、一組みのビット線対間の電位を増幅するセンスアンプ回路と、前記ビット線上の前記メモリセル側と前記センスアンプ回路側との間に設けられるスイッチ手段と、ワード線を駆動するワード線駆動タイミング信号と、任意に発生間隔が拡大されるクロック信号とに基づいて第１の制御信号を生成し、拡大された間隔に応じた間、生成した前記第１の制御信号を出力するテスト制御回路と、前記一組のビット線対を選択する選択信号が入力され、前記テスト制御回路から出力される前記第１の制御信号と、前記選択信号とに基づいて、当該選択信号により選択されるビット線対に対応する前記スイッチ手段をオフ状態にするスイッチ制御信号を生成して前記スイッチ手段に入力する制御回路と、を備えたことを特徴とする半導体記憶装置である。

また、本発明は、上記に記載の発明において、前記テスト制御回路は、前記ワード線駆動タイミング信号に基づく信号が入力され、前記クロック信号に基づく信号により入出力を切り離すクロックドインバータと、前記クロックドインバータの出力状態を保持する記憶素子と、入力されるテストの開始を示すテストモード開始信号と、前記ワード線駆動タイミング信号と、前記記憶素子が保持する前記クロックドインバータの出力状態とに基づいて前記第１の制御信号を生成して前記制御回路に入力する第１の論理素子と、前記記憶素子に記憶される前記クロックドインバータの出力状態に基づいて、前記センスアンプ回路活性化信号を生成することで、前記拡大された間隔に応じた間、前記センスアンプ回路をオフ状態とする前記センスアンプ活性化信号を出力する第２の論理素子と、を備えたことを特徴とする。

また、本発明は、上記に記載の発明において、前記第２の論理素子は、更に、前記拡大された間隔の後、予め定められる遅延時間、前記記憶素子に記憶される前記クロックドインバータの出力状態に基づく信号を遅延して出力する遅延素子を備えており、前記第１の論理素子は、前記拡大された間隔の後、拡大前の発生間隔のクロック信号に基づく信号により入出力が接続された前記クロックドインバータから出力される状態と、当該ワード線駆動タイミング信号の状態とに基づいて第２の制御信号を生成して前記制御回路へ入力し、前記第２の論理素子は、前記遅延素子の出力信号と、前記記憶素子に記憶される前記クロックドインバータの出力状態に基づいて、前記センスアンプ回路活性化信号を生成することで、前記遅延時間経過後に、前記センスアンプ回路を活性化させる前記センスアンプ回路活性化信号を前記制御回路へ入力し、前記制御回路は、前記第１の論理素子から出力される前記第２の制御信号と、前記選択信号とに基づいて当該選択信号により選択されるビット線対に対応する前記スイッチ手段をオン状態とするスイッチ制御信号を生成して前記スイッチ手段に入力し、前記第２の論理素子から入力される前記センスアンプ回路活性化信号を前記センスアンプ回路に入力することを特徴とする。

この発明によれば、半導体記憶装置は、ワード線を駆動するワード線駆動タイミング信号と、任意に発生間隔が拡大されるクロック信号とに基づいて第１の制御信号を生成し、拡大された間隔に応じた間、生成した前記第１の制御信号を出力するテスト制御回路と、出力される第１の制御信号と、一組のビット線対を選択する選択信号とに基づいて、当該選択信号により選択されるビット線対に対応するスイッチ手段をオフ状態にするスイッチ制御信号を生成してスイッチ手段に入力する制御回路とを備える構成とした。
これにより、ワード線駆動−センスアンプ回路活性化信号の発生間隔拡大テストの際に、センスアンプ回路のオフ電流により、ビット線上のデータを破壊することなく、ビット線上のショートによる不良箇所を検出することが可能となる。

また、この発明によれば、半導体記憶装置のテスト制御回路は、ワード線駆動タイミング信号に基づく信号が入力され、クロック信号に基づく信号により入出力を切り離すクロックドインバータと、クロックドインバータの出力状態を保持する記憶素子と、入力されるテストの開始を示すテストモード開始信号と、ワード線駆動タイミング信号と、記憶素子が保持するクロックドインバータの出力状態とに基づいて第１の制御信号を生成して制御回路に入力する第１の論理素子と、記憶素子に記憶されるクロックドインバータの出力状態に基づいて、センスアンプ回路活性化信号を生成することで、拡大された間隔に応じた間、センスアンプ回路をオフ状態とするセンスアンプ活性化信号を出力する第２の論理素子とを備える構成とした。
これにより、ワード線駆動−センスアンプ回路活性化信号の発生間隔拡大テストの際に、拡大する時間に応じた間、クロックドインバータの入出力を切り離すことで、スイッチ手段をオフ状態としつつ、ワード線駆動タイミング信号に基づいて生成されるセンスアンプ回路活性化信号を停止させてセンスアンプ回路を非活性状態にすることが可能となる。

また、この発明によれば、半導体記憶装置の第１の論理素子は、拡大された間隔の後、拡大前の発生間隔のクロック信号に基づく信号により入出力が接続されたクロックドインバータから出力される状態と、当該ワード線駆動タイミング信号の状態とに基づいて第２の制御信号を生成して制御回路へ入力し、第２の論理素子は、遅延素子の出力信号と、記憶素子に記憶されるクロックドインバータの出力状態に基づいて、センスアンプ回路活性化信号を生成することで、遅延時間経過後に、センスアンプ回路を活性化させるセンスアンプ回路活性化信号を制御回路へ入力し、制御回路は、第１の論理素子から出力される第２の制御信号と、選択信号とに基づいて当該選択信号により選択されるビット線対に対応するスイッチ手段をオン状態とするスイッチ制御信号を生成してスイッチ手段に入力し、第２の論理素子から入力されるセンスアンプ回路活性化信号をセンスアンプ回路に入力する構成とした。
これにより、テストが行われている場合であっても、ワード線駆動−センスアンプ回路活性化信号の発生間隔の拡大期間が満了した場合、スイッチ手段によりビット線が接続され、ビット線上の読み出しデータがセンスアンプ回路に入力された安定状態にてセンスアンプ回路を活性化させることが可能となる。

以下、本発明の一実施形態を図面を参照して説明する。
図１は、本実施形態による半導体記憶装置１００の全体構成を示すブロック図である。
半導体記憶装置１００は、メモリアレイ部１、Ｘデコーダ部２−１、Ｘタイミング生成回路部２−２、Ｙデコーダ部３−１、Ｙタイミング生成回路部３−２、データ制御回路部４、データラッチ回路部５、入出力インターフェース部６、内部ＣＬＫ(Clock)生成回路部７、制御信号生成回路部８、ＤＬＬ(Delay Locked Loop)回路９を備えている。

メモリアレイ部１は、複数のバンク（Bank_0、…、Bank_m）を備えており、それぞれのバンクには、複数のメモリマット列（メモリマット列０、メモリマット列１、メモリマット列２、…）が備えられている。それぞれのメモリマット列は、複数のワード線（ＷＬ:Word line）と複数のビット線（ＢＬ：Bit Line）とを有する複数のメモリマットと、センスアンプ回路（ＳＡ：Sense Amplifer）と、サブワードドライバ回路（ＳＷＤ：Sub Word Driver）とを備えており、それぞれのワード線とビット線の交点にメモリセル（ＭＣ：Memory Cell）が存在する。

メモリアレイ部１とデータラッチ回路５と入出力インターフェース部６は、データ転送用バスにより接続される。データ制御回路部４は、データラッチ回路部５におけるデータ転送を制御する。ＤＬＬ回路９は、ＣＫ（Clock）、／ＣＫが入力され、入出力インターフェース部６におけるデータの外部への出力タイミングを制御する。Ｘデコーダ部２−１、Ｘタイミング生成回路部２−２及びＹデコーダ３−１、Ｙタイミング生成回路部３−２は、メモリアレイ部１におけるメモリセルからの書き込み、読み出し等の動作を制御する。内部ＣＬＫ発生回路部７は、ＣＫ、／ＣＫ、ＣＫＥ（Clock Enable）が入力され、制御信号生成回路部４、Ｘデコーダ２−１、Ｙデコーダ３−１、データ制御回路部４で利用されるクロックを生成する。制御信号生成回路部８は、入力される／ＣＳ(Chip Select)、／ＲＡＳ(Row Address Strobe)、／ＣＡＳ（Column Address Strobe）、／ＷＥ(Write Enable)に基づいてＸデコーダ部２−１、Ｘタイミング生成回路部２−２及びＹデコーダ３−１、Ｙタイミング生成回路部３−２を制御する制御信号を生成して出力する。なお、／は、ロウレベルがアクティブレベルとなることを示す記号である。

図２は、図１のメモリアレイ部１の２つのメモリマット列のそれぞれに含まれるメモリマットの１つずつであるメモリマット０、メモリマット１、及びこれらの間に配置されるＳＡ回路ブロック１３、メモリマット０に対応するサブワードドライバ回路１２、ＳＡ制御回路１４、Ｘ制御回路１５を拡大して示したものである。なお、図示していないが、メモリマット１に対してもメモリマット０に対するサブワードドライバ回路１２と同様にサブワードドライバ回路が存在する。

メモリマット０とメモリマット１のそれぞれには、複数のワード線１３１と複数のビット線１３２−１〜１３２−８（以下、ビット線を総称していうときはビット線１３２という）とが備えられている。なお、図２では、１つのワード線のみを示しているが複数存在しており、以下、ワード線のいずれかあるいは全てを代表して示すときはワード線１３１という。

ワード線１３１とビット線１３２の交点のそれぞれには、データを記憶するメモリセル（記憶素子）１３６−１〜１３６−４が備えられている。メモリセル１３６−１〜１３６−４は、データを記憶するためのキャパシタと、選択用のトランジスタにより構成され、当該トランジスタは、ゲートがワード線に接続され、ドレインまたはソースの一方がビット線１３２に接続され、他方がキャパシタに接続される。

サブワードドライバ回路１２は、メモリマット０、１のトランジスタをオン状態にするためにワード線１３１の駆動、すなわちワード線１３１を選択する。なお、図示していないが、後述するＸ制御回路１５に入力されるマット列選択信号がサブワードドライバ回路１２にも入力されており、サブワードドライバ回路１２は、当該マット列選択信号に基づいて選択されたメモリマット０のワード線１３１を駆動する。

ＳＡ回路ブロック１３は、センスアンプ回路３０−１〜３０−４（以下、センスアンプ回路のいずれかあるいは全てを代表して示すときはセンスアンプ回路３０という）を備えている。センスアンプ回路３０は、ＰＭＯＳトランジスタと、ＮＭＯＳトランジスタとから構成される増幅回路である。また、当該センスアンプ回路３０は、メモリマット０、１のトランジスタを介してデータ記憶用キャパシタからビット線に読み出されるデータを増幅、すなわちセンスアンプ回路３０に接続される１対のビット線対間の微小電位差を増幅する。

図２に示すようにＳＡ回路ブロック１３のセンスアンプ回路３０は、シェアード型のセンスアンプであり、メモリマット０、メモリマット１との間に配置され、２つのメモリマット０、１により共有（シェア）され、メモリマット０とメモリマット１との間で選択的に用いられる。選択トランジスタ１３−１〜１３−１６は、ビット線対上のメモリセル１３６−１〜１３６−４側のビット線対センスアンプ回路３０側のビット線対の接続部に設けられ、後述するＳＡ制御回路１４により生成される制御信号ＳＨＲＢ０、ＳＨＲＢ１によりオン、オフが制御される。

ＳＡ回路ブロック１３において、Ｉ／Ｏ線１３３は、ＳＡにより増幅されたデータをメモリアレイ部１の外部に転送する。ＹＳ（Ｙスイッチ）は、Ｉ／Ｏ線１３３とビット線１３２とＹＳ信号が入力される制御線に接続されるＮＭＯＳトランジスタにより構成されており、図１に示すＹ制御回路から入力されるＹＳ信号に基づいて、Ｉ／Ｏ線１３３におけるデータの転送を制御する。プリチャージ回路は、ビット線１３２と後述する制御信号ＢＬＥＱＴ０、ＢＬＥＱＴ１が入力される制御線と電源とに接続される３つのＮＭＯＳトランジスタにより構成されており、制御信号ＢＬＥＱＴ０、ＢＬＥＱＴ１により制御され、ビット線が非選択状態のときプリチャージを行う。

ＳＡ制御回路１４は、ＳＡ回路ブロック１３とＸ制御回路１５に接続され、Ｘ制御回路１５から入力される制御信号ＳＨＲＴ０、ＳＨＲＴ１に基づいて、前述した選択トランジスタ１３−１〜１３−１６を制御するための制御信号ＳＨＲＢ０、ＳＨＲＢ１を生成して出力する。また、ＳＡ制御回路部１４は、制御信号ＳＨＲＴ０、ＳＨＲＴ１に基づいて、非選択時にプリチャージ回路を制御するための制御信号ＢＬＥＱＴ０、ＢＬＥＱＴ１を生成して出力する。

Ｘ制御回路１５は、図１のＸタイミング生成回路部２−２からマット列選択信号が入力され、入力されるマット列選択信号をデコードし、ＳＡ制御回路１４を制御するためのＳＨＲＴ０、ＳＨＲＴ１を生成してＳＡ制御回路１４に入力する。Ｘ制御回路１５に入力される、制御信号ＴＳＨＲＳＴＰＴは、ワード線駆動−センスアンプ回路活性化信号の発生間隔（以下、ワード−ＳＥ間隔という）を拡大するテストモードにて、ワード−ＳＥ間隔期間を拡大するために、制御信号ＳＨＲＴ０、ＳＨＲＴ１の生成及び出力を制御するための制御信号である。

図３は、本実施形態におけるワード−ＳＥ間隔制御回路２００の構成図である。ワード−ＳＥ間隔制御回路２００は、図１のＸタイミング生成回路部２−２に備えられており、Ｘ制御回路１５に入力する制御信号ＴＳＨＲＳＴＰＴ及びＳＡ制御回路１４に入力する制御信号ＲＳＡＥＮＴ、ＲＳＡＥＰＴの制御を行う。ここで、制御信号ＲＳＡＥＰＴ、ＲＳＡＥＮＴはセンスアンプ回路３０を活性化するための制御信号である。また、制御信号ＴＳＨＲＳＴＰＴは、前述したようにＸ制御回路１５による制御信号ＳＨＲＴ０、ＳＨＲＴ１の生成を制御し、この生成を制御することで最終的に選択トランジスタ１３−１〜１３−６のオン、オフの制御を行う制御信号ＳＨＲＢ０、ＳＨＲＢ１の生成を制御することになる。

ワード−ＳＥ間隔制御回路２００は、インバータ２８、遅延素子２６、クロックドインバータ２４、フリップフロップ回路２７と、複合ゲート素子５３とを備えている。ワード−ＳＥ間隔制御回路２００において、制御信号Ｒ２ＡＣ０Ｂは、Ｘタイミング生成回路部２−２の内部にて生成されるワード線の駆動のタイミングを決める信号であり、メモリマット０とメモリマット１とが非選択状態のときは「Ｈ」状態に保持される。制御信号Ｔｅｓｔは、「ワード−ＳＥ間隔」を拡大するテストモードの開始を示すテストモード開始信号であり、テストモードの間、「Ｈ」状態となる。制御信号ＴＰＣＬＫＭＴは、後述するクロックドインバータ２４の制御信号であり、「ワード−ＳＥ間隔」を拡大するテストモードの開始を示す信号である。また、制御信号ＴＰＣＬＫＭＴの状態は、テストモードを使用しないときは「Ｌ」であり、「ワード−ＳＥ間隔」を拡大するテストモードが開始されると外部ＣＬＫに同期し、外部ＣＬＫと逆相で「Ｈ」と「Ｌ」とに状態が切り替わる。ここで、外部ＣＬＫとは、図１の内部ＣＬＫ生成回路部７から、Ｘタイミング生成回路部２−２に入力されるクロックであり、ＣＫ、／ＣＫに基づいて内部ＣＬＫ生成回路部７により生成されるクロックである。

遅延素子２６は、通常動作時に「ワード−ＳＥ間隔」を定める遅延素子であり、数ｎｓ程度の遅延を発生させる。フリップフロップ回路２７は、クロックドインバータ２４がオフ状態にあるとき、接点Ａの電位を保持する。クロックドインバータ２４は、前述した制御信号ＴＰＣＬＫＭＴが入力され、例えば、制御信号ＴＰＣＬＫＭＴが「Ｌ」状態の場合、入出力を接続して、制御信号Ｒ２ＡＣ０Ｂの状態を後段に伝達し、制御信号ＴＰＣＬＫＭＴが「Ｈ」状態の場合、入出力を切り離して、制御信号Ｒ２ＡＣ０Ｂの状態の伝達を停止する。なお、クロックドインバータ２４の入出力を切り離している場合、後段の制御信号ＲＳＡＥＰＴ、ＲＳＡＥＮＴの状態はフリップフロップ回路２７により保持された状態となる。

複合ゲート素子２１は、遅延素子２２、ＮＯＲ素子２３、ＡＮＤ素子２９、ＡＮＤ素子２５とを備えている。遅延素子２２は、制御信号ＴＳＨＲＳＴＰＴが「Ｌ」状態となってセンスアンプ回路３０に読み出しデータが入力されてからセンスアンプ回路３０が活性化するまでの遅延時間を定める。ＡＮＤ素子２５は、２つの正論理端子と、１つの負論理端子を有しており、入力信号のうち制御信号Ｔｅｓｔとクロックドインバータ２４の出力信号が正論理端子に入力され、制御信号Ｒ２ＡＣ０Ｂが負論理端子に入力される。なお、複合ゲート素子２１は、制御信号Ｔｅｓｔが「Ｌ」状態のとき、すなわち、テストモードではない場合、ＡＮＤ素子２５の出力である制御信号ＴＳＨＲＳＴＰＴは、「Ｌ」状態に保持され、また、ＡＮＤ素子２９の出力も「Ｌ」状態に保持されることから、接点Ａの状態を入力とするインバータと実質的に同じ動作をすることになる。

次に、図４を参照しつつ、本実施形態にて検出を行う状態であるビット線と非選択ワード線とのショートによる不良箇所ついて説明する。図４（ａ）は、ビット線とメモリマット内の非選択ワード線がショートしている場合の回路構成を示した図であり、図４（ｂ）は、当該構成の際の動作波形を示した図である。図４（ａ）に示されるように、選択ワード線が駆動されてデータが読み出される際に、一方のビット線ＢＬＴ上にはデータ記憶用キャパシタからデータ「１」に対応するデータが出力され、ビット線ＢＬＴがプリチャージレベルよりΔV上昇する。このとき、ビット線ＢＬＴと、非選択ワード線がショートしていると、ショート不良箇所を介して電荷が非選択ワード線に流出し、ビット線ＢＬＴの電位は、図４（ｂ）に示されるように変化して、ビット線ＢＬＢの電位より低い電位となる。この状態にて、ＳＡ活性化信号（ＳＥ）が入力されセンスアンプ回路３０が活性化すると、ビット線ＢＬＴの電位がプリチャージレベルよりも低い状態となり、ビット線ＢＬＢの電位を、ビット線ＢＬＴの電位より高い状態で増幅してしまい、これにより、誤センスしていることを検出することが可能となる。

次に、図５を参照しつつ、センスアンプ回路３０のオフ状態で発生するオフ電流と閾値電圧の関係について説明する。図５（ｂ）に示されるグラフは図５（ａ）に示されるＮＭＯＳトランジスタのＩｄｓ−Ｖｇｓ特性を表している。ＮＭＯＳトランジスタでは、ＮＭＯＳトランジスタのソースに対するゲートの電位Ｖｇｓを増加させるとドレインからソースに向かって電流Ｉｄｓが流れる。このとき、一般的にＮＭＯＳトランジスタの閾値電圧Ｖｔはある一定量のＩｄｓが流れるときのＶｇｓの値として定義される。閾値電圧Ｖｔを下げると同じＶｇｓで得られるＩｄｓが大きくなるためＮＭＯＳトランジスタの性能が向上し、伝達速度が高速化する。一方、ＮＭＯＳトランジスタのオフ電流ＩｏｆｆはＶｇｓ＝０ＶのときのＩｄｓで定義される。つまり、図５（ｂ）に示すように閾値電圧Ｖｔを下げるとオフ電流は増加する。なお、図５では、ＮＭＯＳトランジスタを用いてオフ電流と閾値電圧の関係について説明したが、ＰＭＯＳトランジスタについても同様の関係が成り立つ。

次に、図６を参照しつつ、前述したセンスアンプ回路３０のオフ電流（Ｉｏｆｆ）による影響について説明する。図６は、図２のＳＡ回路ブロック１３の一部を拡大して示した図である。センスアンプ回路３０は、プリチャージ回路４１、４２により非活性化時はＶＢＬＰ電位にプリチャージされている。このとき、ビット線ＢＬＴ、ＢＬＢとセンスアンプ回路３０におけるＰＭＯＳトランジスタ３１、３２とＮＭＯＳトランジスタ３３、３４のそれぞれのソースに接続されるＰＣＳ線１３４とＮＣＳ線１３５は全てＶＢＬＰ電位となっている。ワード線の駆動前に、プリチャージ回路４１、４２におけるトランジスタはオフ状態とされる。ワード線が選択されるとデータ記憶用キャパシタとビット線の容量結合によりビット線ＢＬＴとビット線ＢＬＢとには微小電位差が生じる。ワード−ＳＥ間隔期間中はこの状態が保持される。

図６ではビット線ＢＬＴ側のデータ記憶用キャパシタが接続し、データを出力してきた状態を示しており、ビット線ＢＬＴの電位は容量結合の結果、ＶＢＬＰから微小電位ΔＶだけ高い電圧に保持される。このとき、センスアンプ回路３０のＮＭＯＳトランジスタ３３はゲート、ソース電位がともにＶＢＬＰ電位であり、Ｖｇｓ＝０Ｖである。また、ドレイン電位はＶＢＬＰ＋ΔＶであり、図５にて説明したオフ電流がビット線ＢＬＴに接続されるドレインからソースに流れ、ＮＣＳ線１３５に流れ流れ出すことになる。また、ＰＭＯＳトランジスタ３１については、ゲートの電位（ＶＢＬＰ）はＰＣＳ線１３４に接続されるソースの電位よりもΔVだけ低い電位となるのでＶｇｓ＝ΔＶだけオンしている状態となる。従って、当該ＰＭＯトランジスタ３１によりオフ電流よりも少し大きい電流がビット線ＢＬＴからＰＣＳ線に流れ出すことになる。

ここで、トランジスタの閾値電圧が高い場合には、Ｉｄｓは小さくなるので、例え、ワード−ＳＥ間隔を数μｓオーダーにしても、Ｉｄｓの影響は軽微である。しかし、メモリアレイが低電圧化されている場合、センスアンプ回路３０が活性化した場合のＶｇｓが小さくなるとセンス速度が低下するのでセンス速度の確保のために閾値電圧Ｖｔを低下させることが行われる。本実施形態のメモリアレイ部１において閾値電圧Ｖｔは低下された状態であり、そのため、センスアンプ回路３０のトランジスタのオフ電流が増大しており、ワード−ＳＥ間隔を拡大するテストモード使用時にこのオフ電流によって読み出しデータの破壊が発生する。

図７は、センスアンプ回路３０のトランジスタのオフ電流により読み出しデータが破壊される状態における回路構成とその動作波形を示した図である。この場合、図７（ａ）に示すように、図４（ａ）のようにビット線とワード線のショート不良は存在していないが、センスアンプ回路３０のトランジスタのオフ電流が大きく、ワード−ＳＥ間隔拡大テストによりビット線ＢＬＴに読み出された電荷はセンスアンプ回路３０のトランジスタを介して放電されてしまうことになる。この状態にて、ＳＡ活性化信号（ＳＥ）が入力されセンスアンプ回路３０が活性化すると、ビット線ＢＬＴ、ＢＬＢに十分な差電位が生じないため誤センスしてしまうことになり、時間が数ｎｓの場合には問題とならない箇所をショート不良と同様の不良箇所として検出してしまうことになる。

（通常の動作モードにおける動作）
次に、図１から図３に示した本実施形態における半導体記憶装置の動作について説明する。まず、最初に、通常の動作モードにおける動作について説明する。通常の動作モードは、前述した図１１に示したタイミングチャートと同じ動作波形となるため図１１を参照しつつ説明を行う。

通常の動作モードにおいては、図３における制御信号Ｔｅｓｔが「Ｌ」状態であるため、制御信号ＴＳＨＲＳＴＰＴは、「Ｌ」状態に保持されている。そのため、Ｘ制御回路１５におけるＮＡＮＤ素子１５−４の出力は「Ｈ」状態に保持されるため、ＮＡＮＤ素子１５−５、１５−６はインバータと実質的に同じ動作をする。この状態において、アクティブコマンド（ＡＣＴ）が入力されるとアクティブコマンドの入力と同時に入力されるアドレスによってワード線が選択される。例えば、図２におけるメモリマット０内のワード線が選択されるアドレスが入力された場合、メモリマット０を選択するマット列選択信号（ＲＦｎＴｍ）が「Ｈ」状態としてＮＡＮＤ素子１５−１に入力される。このマット列選択信号の入力により、ＮＡＮＤ素子１５−５から「Ｈ」状態の制御信号ＳＨＲＴ０が出力される。また、ＮＡＮＤ素子１５−６から出力される制御信号ＳＨＲＴ１は、「Ｌ」状態が保持されるため、メモリマット１は非選択状態となる。

制御信号ＳＨＲＴ０が「Ｈ」状態となることによって、ＳＡ制御回路部１４のインバータ１４−１から「Ｌ」状態のビット線プリチャージ信号ＢＬＥＱＴ０が出力され、選択されたメモリマット０側のビット線のプリチャージが解除される。一方、制御信号ＳＨＲＴ１は、「Ｌ」状態に保持されているため、ＳＡ制御回路部１４のインバータ１４−２の出力である制御信号ＳＨＲＢ０は「Ｈ」状態に保持される。これにより、選択トランジスタ１３−１〜１３−８により、メモリマット０とセンスアンプ回路３０とは接続状態が保持される。

また、制御信号ＳＨＲＴ０が「Ｈ」状態として出力されることから、インバータ１４−４から出力される制御信号ＳＨＲＢ１は、「Ｌ」状態となり、非選択側のメモリマット１とセンスアンプ回路ブロック１３の接続が切り離される。この動作によってセンスアンプ回路ブロック１３のセンスアンプ回路３０は、選択側のメモリマット０側のデータを増幅することが可能となる。

上述した一連の動作がセンスアンプ回路ブロック１３において完了した後、サブワードドライバ回路１２により選択側のメモリマット０内のワード線１３１が１本選択され、選択されたワード線１３１に接続されるトランジスタを介してデータ記憶用キャパシタからそれぞれのビット線１３２−１〜１３２−８にデータが読み出される。このデータ読み出し動作はデータ記憶用キャパシタの容量とそれぞれのビット線１３２−１〜１３２−８の寄生容量の容量結合となるため２つのビット線間、例えば、ビット線１３２とビット線１３２−２との間には微小電位差が生じ、センスアンプ回路３０によりこの微小電位差が増幅される。

ところで、ビット線の配線抵抗によってデータ記憶キャパシタからセンスアンプ回路３０までのデータの伝達に時間がかかるためワード線の駆動からセンスアンプ回路３０の活性化までは、前述した「ワード−ＳＥ間隔」と呼ばれる一定の待ち時間が必要となる。この一定の待ち時間の制御は、図３に示されるワード−ＳＥ間隔制御回路２００により行われる。

前述したように、通常の動作モードの場合、図３における、制御信号Ｔｅｓｔは、「Ｌ」状態が保持されるため、複合ゲート素子２１は、インバータと実質的に同じ動作をすることになる。通常の動作モードの場合、制御信号ＴＰＣＬＫＭＴも「Ｌ」状態が保持されるため、クロックドインバータ２４は、入出力が接続された状態となる。ここで、制御信号Ｒ２ＡＣ０Ｂが「Ｌ」状態になると、インバータ２８で反転された後、前述した「ワード−ＳＥ間隔」となる一定の待ち時間、信号を遅延させる遅延素子２６により遅延させられ、クロックドインバータ２４に入力される。クロックドインバータ２４は接続状態が保たれているため、入力状態を判定して出力する。制御信号Ｒ２ＡＣ０Ｂが「Ｌ」状態であるため、出力は「Ｌ」状態となる。複合ゲート素子２１は、インバータと実質的に同じ動作であるため、クロックドインバータ２４から「Ｌ」状態が入力されると、センスアンプ回路３０を活性化させる制御信号ＲＳＡＥＮＴとＲＳＡＥＰＴは、「Ｈ」状態となる。「Ｈ」状態の制御信号ＲＳＡＥＮＴとＲＳＡＥＰＴが入力されると、センスアンプ回路３０が活性化し、ビット線間、例えば、ビット線１３２−１と１３２−２との間の微小電位差の増幅が行われる。

ここで、一定期間が経過して、プリチャージコマンド（ＰＲＥ）が入力されると、マット列選択信号が全て「Ｌ」状態となり、制御信号ＳＨＲＴ０、ＳＨＲＴ１は「Ｌ」状態となる。これにより、制御信号ＳＨＲＢ０、ＳＨＲＢ１は共に「Ｈ」状態となって選択トランジスタ１３−１〜１３−１０がＯＮ状態となり、センスアンプ３０は両側メモリマット０、１のビット線と接続される。また、制御信号Ｒ２ＡＣ０Ｂは、「Ｈ」状態となるため、これにより、制御信号ＲＳＡＥＰＴ、ＲＳＰＡＥＮＴは、「Ｌ」状態となって、センスアンプ３０は、非活性化状態となる。また、制御信号ＳＨＲＴ０、ＳＨＲＴ１が「Ｌ」状態であるため、制御信号ＢＬＥＱＴ０、ＢＬＥＱＴ１はともに「Ｈ」状態となって、プリチャージ回路によりビット線対がプリチャージされることになる。

（ワード−ＳＥ間隔拡大テストモードにおける動作）
次に、図８を参照しつつ、ワード−ＳＥ間隔拡大テストモードにおける動作について説明する。前述したように、メモリマット内のビット線のショート不良が存在する場合、ショート箇所の抵抗を伝ってビット線の電荷が失われることによりセンスアンプ回路３０は誤センスすることになる。しかし、ショートしている抵抗が高い場合には、この電流は非常に微小なものとなり、前述した数ｎｓオーダーのワード−ＳＥ間隔期間では検出することができない。このような、高抵抗のショート不良を検出する手段として「ワード−ＳＥ間隔拡大テストモード」が使用される。このテストにより、通常数ｎｓオーダーのワード−ＳＥ間隔を数μｓオーダーまで拡大して高抵抗のショートを検出することが可能となる。

「ワード−ＳＥ間隔拡大テストモード」が開始されると、図３のワード−ＳＥ間隔制御回路２００に入力される制御信号ＴＰＣＬＫＭＴが「Ｈ」状態となり、また、制御信号Ｔｅｓｔも「Ｈ」状態となる。このとき、クロックドインバータ２４は、入出力を切り離すため、アクティブコマンドの入力後、「Ｌ」状態となる制御信号Ｒ２ＡＣ０Ｂの状態が、クロックドインバータ２４により接点Ａに伝達されないため、接点Ａは、フリップフロップ回路２７により「Ｈ」状態に保持される。接点Ａの状態が「Ｈ」状態に保持されると、制御信号ＲＳＡＥＮＴ、ＲＳＡＥＰＴの状態は、「Ｌ」状態に保持されることになり、センスアンプ回路３０は、非活性、すなわちオフ状態となる。このとき、複合ゲート素子２１のＡＮＤ素子２５の入力は、制御信号Ｔｅｓｔが「Ｈ」状態となり、接点Ａの状態が「Ｈ」状態となり、制御信号Ｒ２ＡＣ０Ｂが「Ｌ」状態、すなわち負論理により反転して「Ｈ」状態となるため、出力する制御信号ＴＳＨＲＳＴＰＴは、「Ｈ」状態に遷移する。

制御信号ＴＳＨＲＳＴＰＴが「Ｈ」状態に遷移すると、図２のＸ制御回路１５のＮＡＮＤ素子１５−４の出力はＮＡＮＤ素子１５−３の出力に従って動作することになる。ここで、例えば、図２のメモリマット０が選択されるとＮＡＮＤ素子１５−１の出力が「Ｌ」状態となり、ＮＡＮＤ素子１５−３の入力の一つが「Ｌ」状態となるためＮＡＮＤ素子１５−３の出力、すなわちＮＡＮＤ素子１５−４の他方の入力は「Ｈ」状態となる。このとき、ＮＡＮＤ素子１５−４は、両方の入力が「Ｈ」状態となるため、出力は「Ｌ」状態となる。ＮＡＮＤ素子１５−５、１５−６は、一方の入力に「Ｌ」状態が入力されるため、出力する制御信号ＳＨＲＴ０、ＳＨＲＴ１はともに「Ｈ」状態となり、図８に示すように制御信号ＳＨＲＢ０、ＳＨＲＢ１もともに「Ｌ」状態となる。これにより、選択トランジスタ１３−１〜１３−１６は、全てオフ状態となり、メモリマット０及びメモリマット１とセンスアンプ回路３０の接続は切り離されることになる。

このとき、メモリマット０は選択状態が保持されているためサブワードドライバ回路１２によりワード線１３１が選択され、ビット線１３２−１〜１３２−８にデータが読み出される。しかし、メモリマット０とセンスアンプ回路３０は切り離されているため、センスアンプ回路３０にデータは入力されない。このとき、読み出しデータは、メモリマット０のビット線１３２−１〜１３２−８上に保持されており、ビット線にショート不良が存在する場合、ショート箇所を通じて読み出しデータが失われる。一方、センスアンプ回路３０とビット線１３２−１〜１３２−８は、切り離されているため、センスアンプ回路３０のオフ電流によってＰＣＳ線１３４とＮＣＳ線１３５にビット線上の電荷が流れ出すことはなく、データは失われない。

アクティブコマンド入力後、外部ＣＬＫを数μｓの間「Ｌ」状態に保持させることで、「ワード−ＳＥ間隔」を拡大させることができ、その後、外部ＣＬＫを「Ｈ」状態に遷移させると、外部ＣＬＫと逆相の変化をする制御信号ＴＰＣＬＫＭＴは、外部ＣＬＫに追従して「Ｌ」状態となる。制御信号ＴＰＣＬＫＭＴが「Ｌ」状態になると、クロックドインバータ２４が入出力を開放した状態となり、制御信号Ｒ２ＡＣ０Ｂの「Ｌ」状態が後段に伝達されることになる。これにより、接点Ａは、「Ｌ」状態となり、制御信号ＴＳＨＲＳＴＰＴが「Ｌ」状態となり、Ｘ制御回路１５のＮＡＮＤ素子１５−４の出力は「Ｈ」状態となり、前述した通常の動作モードと同じ動作状態になる。このとき、メモリマット１は、非選択であり、ＮＡＮＤ素子１５−２の出力は「Ｈ」状態が保持されているため、制御信号ＳＨＲＴ１は「Ｌ」状態となり、制御信号ＳＨＲＢ０が「Ｈ」状態となって、選択トランジスタ１３−１〜１３−８がオン状態となる。一方、制御信号ＳＨＲＴ０は、「Ｈ」状態に保持されるため、制御信号ＳＨＲＢ１も「Ｌ」状態が保持される。

制御信号ＴＳＨＲＳＴＰＴが「Ｌ」状態に遷移した後、読み出しデータがセンスアンプ回路３０内に到達するまでにはビット線１３２−１〜１３２−８の配線寄生抵抗による遅延時間が発生する。この遅延時間に応じた遅延が複合ゲート素子２１の遅延素子２２に定められており、制御信号ＴＳＨＲＳＴＰＴが「Ｌ」状態に遷移した後、一定時間経過してから、制御信号ＲＳＡＥＮＴと、ＲＳＡＥＰＴとが「Ｈ」状態となりセンスアンプ回路３０がオン状態となり、ビット線ＢＬＴとＢＬＢの電位が増幅される。なお、図中のαは、制御信号ＳＨＲＢ０の「Ｈ」状態により、ビット線ＢＬＴとＢＬＢがセンスアンプ回路３０に接続されることにより生じる電位上昇を示したものである。

この遅延素子２２により、図８に示すように「ワード−ＳＥ間隔」期間の終了後、センスアンプ回路３０をオン状態にする前に、選択側のＳＨＲＢ０を「H」状態とし、ビット線１３２−１〜１３２−８上のデータをセンスアンプ回路３０に入力し、その後一定時間をおいてセンスアンプ回路３０をオン状態にすることが可能となる。

上述した一連の動作により「ワード−ＳＥ間隔」を数μｓに拡大しつつ、拡大されている期間に応じた期間、選択側のメモリマット０の選択トランジスタ１３−１〜１３−８をオフ状態として、メモリマット０とセンスアンプ回路３０の接続を切り離すため、ビット線とワード線にショート不良が存在しても、センスアンプ回路３０のオフ電流により、データを破壊することはなく、テストの期間の終了後に、選択側のメモリマット０とセンスアンプ回路３０とを接続状態とすることで、ショート不良箇所を検出することが可能となる。

図９は、図４にて説明した、メモリマット内にてビット線ＢＬＴと非選択ワード線にショート不良がある場合について、本実施形態に基づく検出動作を示した図である。本実施形態では、ワード−ＳＥ間隔拡大テストの間、選択側の制御信号ＳＨＲＢを「Ｌ」状態として、センスアンプ回路３０とメモリマットのビット線１３２−１〜１３２−８の接続を切り離す。通常は、切り離されたビット線はフローティング状態となっているが、例えば、図９に示すようなビット線ＢＬＴと非選択ワード線との間にショートが存在する場合、ショート箇所を介してビット線ＢＬＴからデータが流出してしまうことにより不良化する。これが、本来、ワード−ＳＥ間隔拡大テストモードにて検出しようとしている不良である。 なお、図中のβは、ビット線ＢＬＴとＢＬＢがセンスアンプ回路３０に接続されることにより生じる電位下降を示したものである。

図１０は、メモリマット内にショート不良がないがセンスアンプ回路３０にオフ電流が存在する場合に、本実施形態を適用することで、センスアンプ回路３０のオフ電流によって読み出しデータが破壊されないことを示した図である。
本実施形態の適用がない場合、すなわち図７にて説明した場合については、ワード−ＳＥ間隔の間も選択側の制御信号ＳＨＲＢが「Ｈ」状態のままであるため、センスアンプ回路３０とメモリマット０のビット線１３２−１〜１３２−８は接続されており、センスアンプ回路３０のオフ電流によりビット線上のデータが失われていた。つまり、図７に示した場合では、ワード−ＳＥ間隔拡大テストモードで検出される不良には図９のショート不良と、センスアンプ回路３０のオフ電流による不良が混在していた。センスアンプ回路３０のオフ電流による不良は通常動作時は、ワード−ＳＥ間隔が数ｎｓと短いため、不良動作の原因になることはなく、ワード−ＳＥ間隔拡大テストモードにて検出する必要がない。 本実施形態を適用することにより、図１０（ｂ）に示すように、ワード−ＳＥ間隔の間に選択側のＳＨＲＢを「Ｌ」状態にすることでセンスアンプ回路３０のオフ電流による不良が発生せず、ビット線ＢＬＴとＢＬＢの微小電位差が保持され、正常に増幅され、図９で示したメモリマット内のショート不良のみが誤センスされることで不良箇所を検出することが可能となる。
なお、図中のαは、ビット線ＢＬＴとＢＬＢがセンスアンプ回路３０に接続されることにより生じる電位上昇を示したものである。

上記の実施形態の構成により、ワード線駆動−センスアンプ回路活性化信号の発生間隔拡大テストの際に、センスアンプ回路とビット線とを切り離すことで、センスアンプ回路のオフ電流により、ビット線上のデータを破壊することなく、ビット線上のショート不良を検出することが可能となる。

なお、図１では、ＤＤＲ（Double Data Rate）型のＤＲＡＭのブロック図を示しており、そのため、ＤＬＬ（Delay Locked Loop）回路９を備えるように記載しているが、本発明は、ＤＤＲ型以外のＤＲＡＭに適用することも可能である。

また、本発明に記載のトランジスタは、選択トランジスタ１３−１〜１３−１６に対応し、テスト制御回路は、ワード−ＳＥ間隔制御回路２００に対応し、制御回路は、Ｘ制御回路１５及びＳＡ制御回路１４に対応する。また、クロックドインバータは、クロックドインバータ２４に対応し、記憶素子は、フリップフロップ回路２７に対応し、遅延素子は、遅延素子２２に対応し、第１の論理素子は、ＡＮＤ素子２５に対応し、第２の論理素子は、ＡＮＤ素子２９、及びＮＯＲ素子２３に対応する。

本実施形態による半導体記憶装置を示すブロック図である。 同実施形態におけるメモリアレイ部の回路構成図である。 同実施形態におけるワード−ＳＥ間隔制御回路の回路構成図である。 同実施形態におけるショートの発生を説明するための図である。 同実施形態におけるオフ電流を説明するための図である。 同実施形態におけるオフ電流の影響を説明するための図である。 同実施形態におけるオフ電流によるデータの破壊を説明するための図である。 同実施形態におけるワード−ＳＥ間隔拡大テストの際の動作を示したタイミングチャートである。 同実施形態におけるワード−ＳＥ間隔拡大テストの際のショート不良箇所における検出状態を示した図である。 同実施形態におけるワード−ＳＥ間隔拡大テストの際の正常箇所の検出状態を示した図である。 従来技術及び本実施形態における通常動作時の動作を示したタイミングチャートである。 従来技術におけるワード−ＳＥ間隔拡大テストの際の動作を示したタイミングチャートである。

符号の説明

１ メモリアレイ部
１２ サブワードドライバ回路
１３ ＳＡ回路ブック
１４ ＳＡ制御回路
１５ Ｘ制御回路
３０−１〜３０−４ センスアンプ回路
１３１ ワード線
１３２−１〜１３２−８ ビット線
１３６−１〜１３６−４ メモリセル
１３−１〜１３−１６ 選択トランジスタ

Claims (3)

1. ワード線が駆動されることでビット線と接続されるメモリセルと、
   一組みのビット線対間の電位を増幅するセンスアンプ回路と、
   前記ビット線上の前記メモリセル側と前記センスアンプ回路側との間に設けられるスイッチ手段と、
   ワード線を駆動するワード線駆動タイミング信号と、任意に発生間隔が拡大されるクロック信号とに基づいて第１の制御信号を生成し、拡大された間隔に応じた間、生成した前記第１の制御信号を出力するテスト制御回路と、
   前記一組のビット線対を選択する選択信号が入力され、前記テスト制御回路から出力される前記第１の制御信号と、前記選択信号とに基づいて、当該選択信号により選択されるビット線対に対応する前記スイッチ手段をオフ状態にするスイッチ制御信号を生成して前記スイッチ手段に入力する制御回路と、
   を備えたことを特徴とする半導体記憶装置。
2. 前記テスト制御回路は、
   前記ワード線駆動タイミング信号に基づく信号が入力され、前記クロック信号に基づく信号により入出力を切り離すクロックドインバータと、
   前記クロックドインバータの出力状態を保持する記憶素子と、
   入力されるテストの開始を示すテストモード開始信号と、前記ワード線駆動タイミング信号と、前記記憶素子が保持する前記クロックドインバータの出力状態とに基づいて前記第１の制御信号を生成して前記制御回路に入力する第１の論理素子と、
   前記記憶素子に記憶される前記クロックドインバータの出力状態に基づいて、センスアンプ回路活性化信号を生成することで、前記拡大された間隔に応じた間、前記センスアンプ回路をオフ状態とする前記センスアンプ回路活性化信号を出力する第２の論理素子と、
   を備えたことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第２の論理素子は、更に、
   前記拡大された間隔の後、予め定められる遅延時間、前記記憶素子に記憶される前記クロックドインバータの出力状態に基づく信号を遅延して出力する遅延素子を備えており、
   前記第１の論理素子は、
   前記拡大された間隔の後、拡大前の発生間隔のクロック信号に基づく信号により入出力が接続された前記クロックドインバータから出力される状態と、当該ワード線駆動タイミング信号の状態とに基づいて第２の制御信号を生成して前記制御回路へ入力し、
   前記第２の論理素子は、
   前記遅延素子の出力信号と、前記記憶素子に記憶される前記クロックドインバータの出力状態に基づいて、前記センスアンプ回路活性化信号を生成することで、前記遅延時間経過後に、前記センスアンプ回路を活性化させる前記センスアンプ回路活性化信号を前記制御回路へ入力し、
   前記制御回路は、
   前記第１の論理素子から出力される前記第２の制御信号と、前記選択信号とに基づいて当該選択信号により選択されるビット線対に対応する前記スイッチ手段をオン状態とするスイッチ制御信号を生成して前記スイッチ手段に入力し、前記第２の論理素子から入力される前記センスアンプ回路活性化信号を前記センスアンプ回路に入力する
   ことを特徴とする請求項２に記載の半導体記憶装置。

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