JP2004103121A - 半導体装置 - Google Patents
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Abstract
【課題】シェアードセンスアンプの両側のビット線不良を検出することが可能な半導体装置を提供する。
【解決手段】タイミング回路13は、一方の入力端子からビット線分離信号BLIbを入力し、このビット線分離信号をメモリマット7に出力するタイミングを、他方の入力端子から入力される外部信号EXTSIGによって制御する。このように、ビット線分離信号の動作タイミングを外部信号によって制御することにより、一方のメモリセルアレイ側で発生したワード線とビット線とのショートの影響が他方のメモリセルアレイ側にも伝わり、シェアードセンスアンプの両側のビット線不良を検出することが可能となる。
【選択図】 図1
【解決手段】タイミング回路13は、一方の入力端子からビット線分離信号BLIbを入力し、このビット線分離信号をメモリマット7に出力するタイミングを、他方の入力端子から入力される外部信号EXTSIGによって制御する。このように、ビット線分離信号の動作タイミングを外部信号によって制御することにより、一方のメモリセルアレイ側で発生したワード線とビット線とのショートの影響が他方のメモリセルアレイ側にも伝わり、シェアードセンスアンプの両側のビット線不良を検出することが可能となる。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
この発明は、半導体装置に関し、より特定的には、シェアードセンスアンプ構成を有する半導体装置に関する。
【0002】
【従来の技術】
半導体装置、特にDRAM(Dynamic Random Access Memory)では、メモリセルアレイの集積度向上のため、複数のメモリセルアレイにおける各ビット線対を共通のセンスアンプで共有するシェアードセンスアンプ構成であることが多い。
【0003】
図5は、シェアードセンスアンプ構成を有する従来のDRAMの構成を示す概略ブロック図である。
【0004】
まず、DRAM全体の構成および動作について説明する。図5を参照して、このDRAMは、内部電源電位(intVCC)発生回路1、クロック発生回路2、行および列アドレスバッファ3、行デコーダ4、冗長行デコーダ5、列デコーダ6、メモリマット7、入力バッファ11および出力バッファ12を備え、メモリマット7はメモリアレイ8、冗長メモリアレイ9およびセンスアンプ+入出力制御回路10を含む。
【0005】
内部電源電位発生回路1は、外部から電源電位VCCおよび接地電位GNDを受け、外部電源電位VCCよりも低い内部電源電位intVCCを生成してDRAM全体に与える。内部電源電位intVCCは、内部電源電位発生回路1内に設けられたヒューズ群によってチューニング可能となっている。クロック発生回路2は、外部から与えられる信号/RAS,/CASに基づいて所定の動作モードを選択し、DRAM全体を制御する。
【0006】
行および列アドレスバッファ3は、外部から与えられるアドレス信号A0〜Ai(ただし、iは0以上の整数である)に基づいて行アドレス信号RA0〜RAiおよび列アドレス信号CA0〜CAiを生成し、生成した信号RA0〜RAiおよびCA0〜CAiをそれぞれ行デコーダ4,5および列デコーダ6に与える。
【0007】
メモリアレイ8は、行列状に配列され、それぞれが1ビットのデータを記憶する複数のメモリセルを含む。各メモリセルは行アドレスおよび列アドレスによって決定される所定のアドレスに配置される。
【0008】
行デコーダ4は、行および列アドレスバッファ3から与えられた行アドレス信号RA0〜RAiに応答して、メモリアレイ8の行アドレスを指定する。冗長行デコーダ5内には、メモリアレイ8のうちの不良なメモリセルを含む行アドレス、およびその行アドレスと置換される冗長メモリアレイ9の行アドレスをプログラムするためのヒューズ群が設けられている。ヒューズ群によってプログラムされた不良な行アドレスに対応する行アドレス信号RA0〜RAiが入力された場合は、行デコーダ4はその行アドレスを指定せず、冗長行デコーダ5はその行アドレスの代わりにプログラムされた冗長メモリアレイ9の行アドレスを指定する。すなわち、メモリアレイ8内の不良メモリセルを含む不良メモリセル行は、冗長メモリアレイ9の正常なメモリセル行と置換される。
【0009】
列デコーダ6は、行および列アドレスバッファ3から与えられた列アドレス信号CA0〜CAiに応答して、メモリアレイ8の列アドレスを指定する。センスアンプ+入出力制御回路10は、行デコーダ4(または冗長行デコーダ5)および列デコーダ6によって指定されたアドレスのメモリセルをデータ入出力線対IOPの一方端に接続する。データ入出力線対IOPの他方端は、入力バッファ11および出力バッファ12に接続される。入力バッファ11は、書込モード時に、外部から与えられる信号/WEに応答して、外部からDQj端子(ただし、jは自然数である)を通じて入力されたデータDjをデータ入出力線対IOPを介して選択されたメモリセルに与える。出力バッファ12は、読出モード時に、外部から入力される信号/OEに応答して、選択されたメモリセルからの読出データQjをDQj端子を通じて外部に出力する。
【0010】
図6は、図5に示したシェアードセンスアンプ構成を有する従来のDRAMにおけるメモリマット7の回路構成を示した回路図である。ただし、説明に直接関係しない一部の構成要素は省略されている。
【0011】
図6に示すように、メモリマット7は、センスアンプ100と、NチャネルMOSトランジスタ101〜104と、ビット線イコライザ108と、図示しない一方のメモリセルアレイ(以下、メモリセルアレイaと称する)の一部を構成するメモリセル109,110と、図示しない他方のメモリセルアレイ(以下、メモリセルアレイbと称する)の一部を構成するメモリセル111,112とを備える。
【0012】
センスアンプ100は、メモリセルアレイa側のビット線対ZBLa,BLaと、メモリセルアレイb側のビット線対ZBLb,BLbとの間に接続され、センスアンプ活性化信号S0N,ZS0Pに応じて、メモリセルからビット線に呼び出されるデータ信号の電位差を電源電位Vccに増幅する。
【0013】
NチャネルMOSトランジスタ101,102は、ビット線分離信号BLIaに応じて、ビット線対ZBLa,BLaとセンスアンプ100とを電気的に接続/分離する。NチャネルMOSトランジスタ103,104は、ビット線分離信号BLIbに応じて、ビット線対ZBLb,BLbとセンスアンプ100とを電気的に接続/分離する。
【0014】
ビット線イコライザ108は、NチャネルMOSトランジスタ105,106,107を含む。NチャネルMOSトランジスタ105,106は、ビット線イコライズ信号BLEQに応じて導通し、ビット線対ZBLa,BLaをビット線電位VBLに結合する。NチャネルMOSトランジスタ107は、同じくビット線イコライズ信号BLEQに応じて導通し、ビット線対ZBLa(ZBLbを含む)とBLa(BLbを含む)とを接続する。すなわち、ビット線イコライザ108は、ビット線イコライズ信号BLEQに応じて、ビット線対ZBLa,BLaおよびビット線対ZBLb,BLbの電位をビット線電位VBL(=Vcc/2)にイコライズする。
【0015】
メモリセル109〜112は、ワード線WLa+1,WLa,WLb,WLb+1によってそれぞれ選択され、メモリセル109,110はビット線BLaを通じて、メモリセル111,112はビット線BLbを通じて、それぞれデータ信号が呼び出される。なお、メモリセル109〜112は、一端がセルプレート電位VCPに固定された情報記憶用のキャパシタとアクセス用のNチャネルMOSトランジスタとをそれぞれ含む周知の構造である。図6において、メモリセルアレイb側のワード線WLbとビット線BLbとは電気的にショートしているものとする。
【0016】
図7は、メモリセルアレイaに含まれるメモリセル110をセンスアンプ100によってセンスする動作を説明するためのタイミング図である。なお、このときメモリセル110にはHレベルが書き込まれているものとする。
【0017】
時刻t1において、行アドレスストローブ信号ZRASがHレベルからLレベルになると、それを受けて、時刻t2において、ビット線イコライズ信号BLEQがHレベルからLレベルとなる。ビット線イコライズ信号BLEQがLレベルとなることによって、それまでビット線電位VBL(=Vcc/2)にイコライズされていたビット線対ZBLa,BLaのイコライズが解除される。
【0018】
ビット線イコライズ信号BLEQのLレベルを受けて、時刻t3において、ビット線分離信号BLIbがHレベルからLレベルとなる。ビット線分離信号BLIbがLレベルとなることによってビット線対ZBLb,BLbとセンスアンプ100とが電気的に分離されるので、ワード線WLbとビット線BLbとのショートの影響がメモリセルアレイa側に伝達しない。なお、ビット線分離信号BLIaはHレベルを維持しているので、ビット線対ZBLa,BLaとセンスアンプ100とは常に電気的に接続した状態にある。
【0019】
ビット線分離信号BLIbのLレベルを受けて、時刻t4において、ワード線WLaがLレベルからHレベルに活性化される。ワード線WLaが活性化されることによってメモリセル110が選択され、メモリセル110から読み出されたデータ信号を受けてビット線BLaの電位が上昇する。
【0020】
一方、ワード線WLaが活性化されることによって、時刻t5にセンスアンプ活性化信号S0NがLレベルからHレベルに、時刻t6にセンスアンプ活性化信号ZS0PがHレベルからLレベルに、それぞれ活性化される。これによりセンスアンプ100が活性化され、メモリセル110から読み出されたデータ信号によるビット線対BLa,ZBLa間の電位差が電源電位Vccに増幅される。こうしてビット線対BLa,ZBLaは、メモリセル110から読み出されたデータ信号がそのまま増幅されて、それぞれHレベル,Lレベルとなる。
【0021】
このように、シェアードセンスアンプ構成を有する従来のDRAMは、メモリセルアレイb側にワード線WLbとビット線BLbとのショートが存在しても、その度合いが大きくなければメモリセルアレイa側には影響が伝達しない。したがって、従来のDRAMで、テストによりビット線不良が検出されるのは、ショートの存在するメモリセルアレイb側のみで、メモリセルアレイa側ではビット線不良は検出されなかった。
【0022】
そのため、ビット線不良の救済がメモリセルアレイ単位で行なわれる場合、不良の存在するメモリセルアレイb側のビット線のみがスペアコラムによって置換され、メモリセルアレイa側のビット線はスペアコラムによって置換されないままだった。
【0023】
【発明が解決しようとする課題】
しかしながら、当該テスト時のバーンイン等による電気的ストレスによってワード線WLbとビット線BLbとのショートの度合いが悪化すると、ビット線電位VBLが接地レベルへ引かれ、Vcc/2より低くなる。
【0024】
このようにビット線レベルが低下した状態で、メモリセルアレイa側のメモリセルから呼び出されたデータ信号をセンスすることによって、スペアコラムによって置換されなかったメモリセルアレイa側のメモリセルのLレベルに対するセンスマージンが減少し、不良が発生するという問題があった。
【0025】
それゆえに、この発明の目的は、一方のメモリセルアレイ側で発生したワード線とビット線とのショートの影響が他方のメモリセルアレイ側にも伝わり、シェアードセンスアンプの両側のビット線不良を検出することが可能な半導体装置を提供することである。
【0026】
【課題を解決するための手段】
この発明による半導体装置は、第1のメモリセルアレイと第2のメモリセルアレイとを備える。第1のメモリセルアレイは、行列状に配置される第1のメモリセル群、第1のメモリセル群の行に対応して配置され、各々に対応の行のメモリセルが接続される第1のワード線群、および第1のメモリセル群の列に対応して配置され、各々に対応の列のメモリセルが接続される第1のビット線対を含む。第2のメモリセルアレイは、行列状に配置される第2のメモリセル群、第2のメモリセル群の行に対応して配置され、各々に対応の行のメモリセルが接続される第2のワード線群、および第2のメモリセル群の列に対応して配置され、各々に対応の列のメモリセルが接続される第2のビット線対を含む。さらに、この発明による半導体装置は、第1、第2のビット線対に共有されるセンスアンプと、第1、第2のビット線対の電位の初期化を行なうビット線イコライズ回路と、第1のビット線対とセンスアンプとの接続/分離状態を切替える第1の分離ゲート回路と、第2のビット線対とセンスアンプとの接続/分離状態を切替える第2の分離ゲート回路と、第1または第2の分離ゲート回路による第1または第2のビット線対とセンスアンプとの分離を、ビット線イコライズ回路によるビット線イコライズ動作の解除から一定時間後に行なう制御回路とを備える。
【0027】
好ましくは、制御回路は、第1または第2の分離ゲート回路による第1または第2のビット線対とセンスアンプとの分離のタイミングが、ビット線イコライズ回路によるビット線イコライズ動作の解除から一定時間後となるように外部信号によって制御するタイミング回路を含む。
【0028】
より好ましくは、制御回路は、第1または第2の分離ゲート回路による第1または第2のビット線対とセンスアンプとの分離と、ビット線イコライズ回路によるビット線イコライズ動作の解除との間に一定時間の遅延を設ける遅延回路を含む。
【0029】
したがって、この発明によれば、分離ゲート回路によるビット線対とセンスアンプとの分離を、ビット線イコライズ回路によるビット線イコライズ動作の解除から一定時間後に行なうことにより、一方のメモリセルアレイ側で発生したワード線とビット線とのショートの影響が他方のメモリセルアレイ側にも伝わり、シェアードセンスアンプの両側のビット線不良を検出することが可能となる。
【0030】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0031】
[実施の形態1]
図1は、シェアードセンスアンプ構成を有する実施の形態1のDRAMの構成を示す概略ブロック図である。
【0032】
図1に示す実施の形態1のDRAMは、図5に示した従来のDRAMに、ビット線分離信号の動作タイミングを外部信号によって制御するタイミング回路13を付加した構成となっている。なお、実施の形態1のDRAMにおけるメモリマット7の回路構成は図6と同様であり、ここでは図示および説明を繰り返さない。
【0033】
タイミング回路13は、一方の入力端子からビット線分離信号を入力し、このビット線分離信号をメモリマット7に出力するタイミングを、他方の入力端子から入力される外部信号EXTSIG(たとえば、SDR DRAM(Single Data Rate DRAM)における外部行アドレスストローブ信号EXTZRAS)によって制御する。
【0034】
なお、図1ではビット線分離信号としてBLIbが記されているが、これは後の図2での説明に合わせたものであり、BLIaであってもよい。また、クロック信号発生回路2からメモリマット7に入力される信号はビット線分離信号には限られないが、ここでは便宜のため詳細な図示を省略している。
【0035】
図2は、図6を参照して、実施の形態1においてメモリセルアレイaに含まれるメモリセル110をセンスアンプ100によってセンスする動作を説明するためのタイミング図である。なお、このときメモリセル110にはHレベルが書き込まれているものとする。
【0036】
時刻t1において、行アドレスストローブ信号ZRASがHレベルからLレベルになると、それを受けて、時刻t2において、ビット線イコライズ信号BLEQがHレベルからLレベルとなる。ビット線イコライズ信号BLEQがLレベルとなることによって、それまでビット線電位VBL(=Vcc/2)にイコライズされていたビット線対ZBLa,BLaのイコライズが解除される。
【0037】
ビット線対ZBLa,BLaのイコライズが解除された後も、時刻t4まではビット線分離信号BLIbがHレベルのままなので、ワード線WLbとビット線BLbとのショートの影響により、ビット線BLaのレベルが時刻t2からt4にかけて徐々に低下する。
【0038】
一方、時刻t3において、外部信号EXTSIGがLレベルからHレベルになると、それを受けて、時刻t4において、ビット線分離信号BLIbがHレベルからLレベルとなる。
【0039】
ビット線分離信号BLIbがLレベルとなることによってビット線対ZBLb,BLbとセンスアンプ100とが電気的に分離されるので、それまでワード線WLbとビット線BLbとのショートの影響により徐々に低下していたビット線BLaのレベルが安定する。なお、ビット線分離信号BLIaはHレベルを維持しているので、ビット線対ZBLa,BLaとセンスアンプ100とは常に電気的に接続した状態にある。
【0040】
ビット線分離信号BLIbのLレベルを受けて、時刻t5において、ワード線WLaがLレベルからHレベルに活性化される。ワード線WLaが活性化されることによってメモリセル110が選択され、メモリセル110から読み出されたデータ信号を受けてビット線BLaの電位が上昇する。しかしながら、ビット線BLaのレベルが時刻t2からt4にかけて徐々に低下した影響により、ビット線BLaの電位上昇後もなお、ビット線BLaの電位よりビット線ZBLaの電位の方が高い。
【0041】
一方、ワード線WLaが活性化されることによって、時刻t6にセンスアンプ活性化信号S0NがLレベルからHレベルに、時刻t7にセンスアンプ活性化信号ZS0PがHレベルからLレベルに、それぞれ活性化される。これによりセンスアンプ100が活性化されるが、ビット線BLaの電位よりビット線ZBLaの電位の方が高いので、ビット線対ZBLa,BLa間の電位差はメモリセル110から読み出されたデータ信号とは逆極性で電源電位Vccに増幅される。こうしてビット線対BLa,ZBLaは、メモリセル110から呼び出されたデータ信号とは逆極性で増幅されて、それぞれLレベル,Hレベルとなる。
【0042】
このように、実施の形態1のDRAMは、メモリセルアレイb側にワード線WLbとビット線BLbとのショートが存在すると、メモリセルアレイa側にもその影響が伝達する。したがって、実施の形態1のDRAMは、ショートの存在するメモリセルアレイb側のみならず、メモリセルアレイa側でもテストによってビット線不良が検出される。
【0043】
以上のように、実施の形態1によれば、ビット線分離信号の動作タイミングを外部信号によって制御することにより、一方のメモリセルアレイ側で発生したワード線とビット線とのショートの影響が他方のメモリセルアレイ側にも伝わり、シェアードセンスアンプの両側のビット線不良を検出することが可能となる。
【0044】
[実施の形態2]
図3は、シェアードセンスアンプ構成を有する実施の形態2のDRAMの構成を示す概略ブロック図である。
【0045】
図3に示す実施の形態2のDRAMは、図5に示した従来のDRAMに、ビット線分離信号を遅延させる内部遅延回路14を付加した構成となっている。なお、実施の形態2のDRAMにおけるメモリマット7の回路構成は図6と同様であり、ここでは図示および説明を繰り返さない。
【0046】
内部遅延回路14は、特殊テストモードエントリ時において、入力端子から入力されるビット線分離信号を遅延させ、メモリマット7に出力する。
【0047】
なお、図3ではビット線分離信号としてBLIbが記されているが、これは後の図4での説明に合わせたものであり、BLIaであってもよい。また、クロック信号発生回路2からメモリマット7に入力される信号はビット線分離信号には限られないが、ここでは便宜のため詳細な図示を省略している。
【0048】
図4は、図6を参照して、実施の形態2においてメモリセルアレイaに含まれるメモリセル110をセンスアンプ100によってセンスする動作を説明するためのタイミング図である。なお、このときメモリセル110にはHレベルが書き込まれているものとする。
【0049】
時刻t1において、行アドレスストローブ信号ZRASがHレベルからLレベルになると、それを受けて、時刻t2において、ビット線イコライズ信号BLEQがHレベルからLレベルとなる。ビット線イコライズ信号BLEQがLレベルとなることによって、それまでビット線電位VBL(=Vcc/2)にイコライズされていたビット線対ZBLa,BLaのイコライズが解除される。
【0050】
ビット線対ZBLa,BLaのイコライズが解除された後も、時刻t4まではビット線分離信号BLIbがHレベルのままなので、ワード線WLbとビット線BLbとのショートの影響により、ビット線BLaのレベルが時刻t2からt3にかけて徐々に低下する。
【0051】
一方、内部遅延回路14の働きにより、ビット線イコライズ信号BLEQが時刻t2に立ち下がってから一定時間後の時刻t3に、ビット線分離信号BLIbがHレベルからLレベルとなる。
【0052】
ビット線分離信号BLIbがLレベルとなることによってビット線対ZBLb,BLbとセンスアンプ100とが電気的に分離されるので、それまでワード線WLbとビット線BLbとのショートの影響により徐々に低下していたビット線BLaのレベルが安定する。なお、ビット線分離信号BLIaはHレベルを維持しているので、ビット線対ZBLa,BLaとセンスアンプ100とは常に電気的に接続した状態にある。
【0053】
ビット線分離信号BLIbのLレベルを受けて、時刻t5において、ワード線WLaがLレベルからHレベルに活性化される。ワード線WLaが活性化されることによってメモリセル110が選択され、メモリセル110から読み出されたデータ信号を受けてビット線BLaの電位が上昇する。しかしながら、ビット線BLaのレベルが時刻t2からt3にかけて徐々に低下した影響により、ビット線BLaの電位上昇後もなお、ビット線BLaの電位よりビット線ZBLaの電位の方が高い。
【0054】
一方、ワード線WLaが活性化されることによって、時刻t5にセンスアンプ活性化信号S0NがLレベルからHレベルに、時刻t6にセンスアンプ活性化信号ZS0PがHレベルからLレベルに、それぞれ活性化される。これによりセンスアンプ26が活性化されるが、ビット線BLaの電位よりビット線ZBLaの電位の方が高いので、ビット線対ZBLa,BLa間の電位差はメモリセル36から呼び出されたデータ信号とは逆極性で電源電位Vccに増幅される。こうしてビット線対BLa,ZBLaは、メモリセル110から読み出されたデータ信号とは逆極性で増幅されて、それぞれLレベル,Hレベルとなる。
【0055】
このように、実施の形態2のDRAMは、メモリセルアレイb側にワード線WLbとビット線BLbとのショートが存在すると、メモリセルアレイa側にも影響が伝達する。したがって、実施の形態2のDRAMは、ショートの存在するメモリセルアレイb側のみならず、メモリセルアレイa側でもテストによりビット線不良が検出される。
【0056】
以上のように、実施の形態2によれば、ビット線分離信号を内部遅延回路によって遅延させることにより、一方のメモリセルアレイ側で発生したワード線とビット線とのショートの影響が他方のメモリセルアレイ側にも伝わり、シェアードセンスアンプの両側のビット線不良を検出することが可能となる。
【0057】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0058】
【発明の効果】
以上のように、この発明によれば、分離ゲート回路によるビット線対とセンスアンプとの分離を、ビット線イコライズ回路によるビット線イコライズ動作の解除から一定時間後に行なうことにより、一方のメモリセルアレイ側で発生したワード線とビット線とのショートの影響が他方のメモリセルアレイ側にも伝わり、シェアードセンスアンプの両側のビット線不良を検出することが可能となる。
【図面の簡単な説明】
【図1】シェアードセンスアンプ構成を有する実施の形態1のDRAMの構成を示す概略ブロック図である。
【図2】実施の形態1においてメモリセルアレイaに含まれるメモリセル110をセンスアンプ100によってセンスする動作を説明するためのタイミング図である。
【図3】シェアードセンスアンプ構成を有する実施の形態2のDRAMの構成を示す概略ブロック図である。
【図4】実施の形態2においてメモリセルアレイaに含まれるメモリセル110をセンスアンプ100によってセンスする動作を説明するためのタイミング図である。
【図5】シェアードセンスアンプ構成を有する従来のDRAMの構成を示す概略ブロック図である。
【図6】図5に示したシェアードセンスアンプ構成を有する従来のDRAMにおけるメモリマット7の回路構成を示した回路図である。
【図7】メモリセルアレイaに含まれるメモリセル110をセンスアンプ100によってセンスする動作を説明するためのタイミング図である。
【符号の説明】
1 内部電源電位発生回路、2 クロック発生回路、3 行および列アドレスバッファ、4 行デコーダ、5 冗長行デコーダ、6 列デコーダ、7 メモリマット、8 メモリアレイ、9 冗長メモリアレイ、10 センスアンプ+入出力制御回路、11 入力バッファ、12 出力バッファ、13 タイミング回路、14 内部遅延回路、ZBLa,BLa,ZBLb,BLb ビット線、WLa+1,WLa,WLb,WLb+1 ワード線、100 センスアンプ、101〜107 NチャネルMOSトランジスタ、108 ビット線イコライザ、109〜112 メモリセル。
【発明の属する技術分野】
この発明は、半導体装置に関し、より特定的には、シェアードセンスアンプ構成を有する半導体装置に関する。
【0002】
【従来の技術】
半導体装置、特にDRAM(Dynamic Random Access Memory)では、メモリセルアレイの集積度向上のため、複数のメモリセルアレイにおける各ビット線対を共通のセンスアンプで共有するシェアードセンスアンプ構成であることが多い。
【0003】
図5は、シェアードセンスアンプ構成を有する従来のDRAMの構成を示す概略ブロック図である。
【0004】
まず、DRAM全体の構成および動作について説明する。図5を参照して、このDRAMは、内部電源電位(intVCC)発生回路1、クロック発生回路2、行および列アドレスバッファ3、行デコーダ4、冗長行デコーダ5、列デコーダ6、メモリマット7、入力バッファ11および出力バッファ12を備え、メモリマット7はメモリアレイ8、冗長メモリアレイ9およびセンスアンプ+入出力制御回路10を含む。
【0005】
内部電源電位発生回路1は、外部から電源電位VCCおよび接地電位GNDを受け、外部電源電位VCCよりも低い内部電源電位intVCCを生成してDRAM全体に与える。内部電源電位intVCCは、内部電源電位発生回路1内に設けられたヒューズ群によってチューニング可能となっている。クロック発生回路2は、外部から与えられる信号/RAS,/CASに基づいて所定の動作モードを選択し、DRAM全体を制御する。
【0006】
行および列アドレスバッファ3は、外部から与えられるアドレス信号A0〜Ai(ただし、iは0以上の整数である)に基づいて行アドレス信号RA0〜RAiおよび列アドレス信号CA0〜CAiを生成し、生成した信号RA0〜RAiおよびCA0〜CAiをそれぞれ行デコーダ4,5および列デコーダ6に与える。
【0007】
メモリアレイ8は、行列状に配列され、それぞれが1ビットのデータを記憶する複数のメモリセルを含む。各メモリセルは行アドレスおよび列アドレスによって決定される所定のアドレスに配置される。
【0008】
行デコーダ4は、行および列アドレスバッファ3から与えられた行アドレス信号RA0〜RAiに応答して、メモリアレイ8の行アドレスを指定する。冗長行デコーダ5内には、メモリアレイ8のうちの不良なメモリセルを含む行アドレス、およびその行アドレスと置換される冗長メモリアレイ9の行アドレスをプログラムするためのヒューズ群が設けられている。ヒューズ群によってプログラムされた不良な行アドレスに対応する行アドレス信号RA0〜RAiが入力された場合は、行デコーダ4はその行アドレスを指定せず、冗長行デコーダ5はその行アドレスの代わりにプログラムされた冗長メモリアレイ9の行アドレスを指定する。すなわち、メモリアレイ8内の不良メモリセルを含む不良メモリセル行は、冗長メモリアレイ9の正常なメモリセル行と置換される。
【0009】
列デコーダ6は、行および列アドレスバッファ3から与えられた列アドレス信号CA0〜CAiに応答して、メモリアレイ8の列アドレスを指定する。センスアンプ+入出力制御回路10は、行デコーダ4(または冗長行デコーダ5)および列デコーダ6によって指定されたアドレスのメモリセルをデータ入出力線対IOPの一方端に接続する。データ入出力線対IOPの他方端は、入力バッファ11および出力バッファ12に接続される。入力バッファ11は、書込モード時に、外部から与えられる信号/WEに応答して、外部からDQj端子(ただし、jは自然数である)を通じて入力されたデータDjをデータ入出力線対IOPを介して選択されたメモリセルに与える。出力バッファ12は、読出モード時に、外部から入力される信号/OEに応答して、選択されたメモリセルからの読出データQjをDQj端子を通じて外部に出力する。
【0010】
図6は、図5に示したシェアードセンスアンプ構成を有する従来のDRAMにおけるメモリマット7の回路構成を示した回路図である。ただし、説明に直接関係しない一部の構成要素は省略されている。
【0011】
図6に示すように、メモリマット7は、センスアンプ100と、NチャネルMOSトランジスタ101〜104と、ビット線イコライザ108と、図示しない一方のメモリセルアレイ(以下、メモリセルアレイaと称する)の一部を構成するメモリセル109,110と、図示しない他方のメモリセルアレイ(以下、メモリセルアレイbと称する)の一部を構成するメモリセル111,112とを備える。
【0012】
センスアンプ100は、メモリセルアレイa側のビット線対ZBLa,BLaと、メモリセルアレイb側のビット線対ZBLb,BLbとの間に接続され、センスアンプ活性化信号S0N,ZS0Pに応じて、メモリセルからビット線に呼び出されるデータ信号の電位差を電源電位Vccに増幅する。
【0013】
NチャネルMOSトランジスタ101,102は、ビット線分離信号BLIaに応じて、ビット線対ZBLa,BLaとセンスアンプ100とを電気的に接続/分離する。NチャネルMOSトランジスタ103,104は、ビット線分離信号BLIbに応じて、ビット線対ZBLb,BLbとセンスアンプ100とを電気的に接続/分離する。
【0014】
ビット線イコライザ108は、NチャネルMOSトランジスタ105,106,107を含む。NチャネルMOSトランジスタ105,106は、ビット線イコライズ信号BLEQに応じて導通し、ビット線対ZBLa,BLaをビット線電位VBLに結合する。NチャネルMOSトランジスタ107は、同じくビット線イコライズ信号BLEQに応じて導通し、ビット線対ZBLa(ZBLbを含む)とBLa(BLbを含む)とを接続する。すなわち、ビット線イコライザ108は、ビット線イコライズ信号BLEQに応じて、ビット線対ZBLa,BLaおよびビット線対ZBLb,BLbの電位をビット線電位VBL(=Vcc/2)にイコライズする。
【0015】
メモリセル109〜112は、ワード線WLa+1,WLa,WLb,WLb+1によってそれぞれ選択され、メモリセル109,110はビット線BLaを通じて、メモリセル111,112はビット線BLbを通じて、それぞれデータ信号が呼び出される。なお、メモリセル109〜112は、一端がセルプレート電位VCPに固定された情報記憶用のキャパシタとアクセス用のNチャネルMOSトランジスタとをそれぞれ含む周知の構造である。図6において、メモリセルアレイb側のワード線WLbとビット線BLbとは電気的にショートしているものとする。
【0016】
図7は、メモリセルアレイaに含まれるメモリセル110をセンスアンプ100によってセンスする動作を説明するためのタイミング図である。なお、このときメモリセル110にはHレベルが書き込まれているものとする。
【0017】
時刻t1において、行アドレスストローブ信号ZRASがHレベルからLレベルになると、それを受けて、時刻t2において、ビット線イコライズ信号BLEQがHレベルからLレベルとなる。ビット線イコライズ信号BLEQがLレベルとなることによって、それまでビット線電位VBL(=Vcc/2)にイコライズされていたビット線対ZBLa,BLaのイコライズが解除される。
【0018】
ビット線イコライズ信号BLEQのLレベルを受けて、時刻t3において、ビット線分離信号BLIbがHレベルからLレベルとなる。ビット線分離信号BLIbがLレベルとなることによってビット線対ZBLb,BLbとセンスアンプ100とが電気的に分離されるので、ワード線WLbとビット線BLbとのショートの影響がメモリセルアレイa側に伝達しない。なお、ビット線分離信号BLIaはHレベルを維持しているので、ビット線対ZBLa,BLaとセンスアンプ100とは常に電気的に接続した状態にある。
【0019】
ビット線分離信号BLIbのLレベルを受けて、時刻t4において、ワード線WLaがLレベルからHレベルに活性化される。ワード線WLaが活性化されることによってメモリセル110が選択され、メモリセル110から読み出されたデータ信号を受けてビット線BLaの電位が上昇する。
【0020】
一方、ワード線WLaが活性化されることによって、時刻t5にセンスアンプ活性化信号S0NがLレベルからHレベルに、時刻t6にセンスアンプ活性化信号ZS0PがHレベルからLレベルに、それぞれ活性化される。これによりセンスアンプ100が活性化され、メモリセル110から読み出されたデータ信号によるビット線対BLa,ZBLa間の電位差が電源電位Vccに増幅される。こうしてビット線対BLa,ZBLaは、メモリセル110から読み出されたデータ信号がそのまま増幅されて、それぞれHレベル,Lレベルとなる。
【0021】
このように、シェアードセンスアンプ構成を有する従来のDRAMは、メモリセルアレイb側にワード線WLbとビット線BLbとのショートが存在しても、その度合いが大きくなければメモリセルアレイa側には影響が伝達しない。したがって、従来のDRAMで、テストによりビット線不良が検出されるのは、ショートの存在するメモリセルアレイb側のみで、メモリセルアレイa側ではビット線不良は検出されなかった。
【0022】
そのため、ビット線不良の救済がメモリセルアレイ単位で行なわれる場合、不良の存在するメモリセルアレイb側のビット線のみがスペアコラムによって置換され、メモリセルアレイa側のビット線はスペアコラムによって置換されないままだった。
【0023】
【発明が解決しようとする課題】
しかしながら、当該テスト時のバーンイン等による電気的ストレスによってワード線WLbとビット線BLbとのショートの度合いが悪化すると、ビット線電位VBLが接地レベルへ引かれ、Vcc/2より低くなる。
【0024】
このようにビット線レベルが低下した状態で、メモリセルアレイa側のメモリセルから呼び出されたデータ信号をセンスすることによって、スペアコラムによって置換されなかったメモリセルアレイa側のメモリセルのLレベルに対するセンスマージンが減少し、不良が発生するという問題があった。
【0025】
それゆえに、この発明の目的は、一方のメモリセルアレイ側で発生したワード線とビット線とのショートの影響が他方のメモリセルアレイ側にも伝わり、シェアードセンスアンプの両側のビット線不良を検出することが可能な半導体装置を提供することである。
【0026】
【課題を解決するための手段】
この発明による半導体装置は、第1のメモリセルアレイと第2のメモリセルアレイとを備える。第1のメモリセルアレイは、行列状に配置される第1のメモリセル群、第1のメモリセル群の行に対応して配置され、各々に対応の行のメモリセルが接続される第1のワード線群、および第1のメモリセル群の列に対応して配置され、各々に対応の列のメモリセルが接続される第1のビット線対を含む。第2のメモリセルアレイは、行列状に配置される第2のメモリセル群、第2のメモリセル群の行に対応して配置され、各々に対応の行のメモリセルが接続される第2のワード線群、および第2のメモリセル群の列に対応して配置され、各々に対応の列のメモリセルが接続される第2のビット線対を含む。さらに、この発明による半導体装置は、第1、第2のビット線対に共有されるセンスアンプと、第1、第2のビット線対の電位の初期化を行なうビット線イコライズ回路と、第1のビット線対とセンスアンプとの接続/分離状態を切替える第1の分離ゲート回路と、第2のビット線対とセンスアンプとの接続/分離状態を切替える第2の分離ゲート回路と、第1または第2の分離ゲート回路による第1または第2のビット線対とセンスアンプとの分離を、ビット線イコライズ回路によるビット線イコライズ動作の解除から一定時間後に行なう制御回路とを備える。
【0027】
好ましくは、制御回路は、第1または第2の分離ゲート回路による第1または第2のビット線対とセンスアンプとの分離のタイミングが、ビット線イコライズ回路によるビット線イコライズ動作の解除から一定時間後となるように外部信号によって制御するタイミング回路を含む。
【0028】
より好ましくは、制御回路は、第1または第2の分離ゲート回路による第1または第2のビット線対とセンスアンプとの分離と、ビット線イコライズ回路によるビット線イコライズ動作の解除との間に一定時間の遅延を設ける遅延回路を含む。
【0029】
したがって、この発明によれば、分離ゲート回路によるビット線対とセンスアンプとの分離を、ビット線イコライズ回路によるビット線イコライズ動作の解除から一定時間後に行なうことにより、一方のメモリセルアレイ側で発生したワード線とビット線とのショートの影響が他方のメモリセルアレイ側にも伝わり、シェアードセンスアンプの両側のビット線不良を検出することが可能となる。
【0030】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【0031】
[実施の形態1]
図1は、シェアードセンスアンプ構成を有する実施の形態1のDRAMの構成を示す概略ブロック図である。
【0032】
図1に示す実施の形態1のDRAMは、図5に示した従来のDRAMに、ビット線分離信号の動作タイミングを外部信号によって制御するタイミング回路13を付加した構成となっている。なお、実施の形態1のDRAMにおけるメモリマット7の回路構成は図6と同様であり、ここでは図示および説明を繰り返さない。
【0033】
タイミング回路13は、一方の入力端子からビット線分離信号を入力し、このビット線分離信号をメモリマット7に出力するタイミングを、他方の入力端子から入力される外部信号EXTSIG(たとえば、SDR DRAM(Single Data Rate DRAM)における外部行アドレスストローブ信号EXTZRAS)によって制御する。
【0034】
なお、図1ではビット線分離信号としてBLIbが記されているが、これは後の図2での説明に合わせたものであり、BLIaであってもよい。また、クロック信号発生回路2からメモリマット7に入力される信号はビット線分離信号には限られないが、ここでは便宜のため詳細な図示を省略している。
【0035】
図2は、図6を参照して、実施の形態1においてメモリセルアレイaに含まれるメモリセル110をセンスアンプ100によってセンスする動作を説明するためのタイミング図である。なお、このときメモリセル110にはHレベルが書き込まれているものとする。
【0036】
時刻t1において、行アドレスストローブ信号ZRASがHレベルからLレベルになると、それを受けて、時刻t2において、ビット線イコライズ信号BLEQがHレベルからLレベルとなる。ビット線イコライズ信号BLEQがLレベルとなることによって、それまでビット線電位VBL(=Vcc/2)にイコライズされていたビット線対ZBLa,BLaのイコライズが解除される。
【0037】
ビット線対ZBLa,BLaのイコライズが解除された後も、時刻t4まではビット線分離信号BLIbがHレベルのままなので、ワード線WLbとビット線BLbとのショートの影響により、ビット線BLaのレベルが時刻t2からt4にかけて徐々に低下する。
【0038】
一方、時刻t3において、外部信号EXTSIGがLレベルからHレベルになると、それを受けて、時刻t4において、ビット線分離信号BLIbがHレベルからLレベルとなる。
【0039】
ビット線分離信号BLIbがLレベルとなることによってビット線対ZBLb,BLbとセンスアンプ100とが電気的に分離されるので、それまでワード線WLbとビット線BLbとのショートの影響により徐々に低下していたビット線BLaのレベルが安定する。なお、ビット線分離信号BLIaはHレベルを維持しているので、ビット線対ZBLa,BLaとセンスアンプ100とは常に電気的に接続した状態にある。
【0040】
ビット線分離信号BLIbのLレベルを受けて、時刻t5において、ワード線WLaがLレベルからHレベルに活性化される。ワード線WLaが活性化されることによってメモリセル110が選択され、メモリセル110から読み出されたデータ信号を受けてビット線BLaの電位が上昇する。しかしながら、ビット線BLaのレベルが時刻t2からt4にかけて徐々に低下した影響により、ビット線BLaの電位上昇後もなお、ビット線BLaの電位よりビット線ZBLaの電位の方が高い。
【0041】
一方、ワード線WLaが活性化されることによって、時刻t6にセンスアンプ活性化信号S0NがLレベルからHレベルに、時刻t7にセンスアンプ活性化信号ZS0PがHレベルからLレベルに、それぞれ活性化される。これによりセンスアンプ100が活性化されるが、ビット線BLaの電位よりビット線ZBLaの電位の方が高いので、ビット線対ZBLa,BLa間の電位差はメモリセル110から読み出されたデータ信号とは逆極性で電源電位Vccに増幅される。こうしてビット線対BLa,ZBLaは、メモリセル110から呼び出されたデータ信号とは逆極性で増幅されて、それぞれLレベル,Hレベルとなる。
【0042】
このように、実施の形態1のDRAMは、メモリセルアレイb側にワード線WLbとビット線BLbとのショートが存在すると、メモリセルアレイa側にもその影響が伝達する。したがって、実施の形態1のDRAMは、ショートの存在するメモリセルアレイb側のみならず、メモリセルアレイa側でもテストによってビット線不良が検出される。
【0043】
以上のように、実施の形態1によれば、ビット線分離信号の動作タイミングを外部信号によって制御することにより、一方のメモリセルアレイ側で発生したワード線とビット線とのショートの影響が他方のメモリセルアレイ側にも伝わり、シェアードセンスアンプの両側のビット線不良を検出することが可能となる。
【0044】
[実施の形態2]
図3は、シェアードセンスアンプ構成を有する実施の形態2のDRAMの構成を示す概略ブロック図である。
【0045】
図3に示す実施の形態2のDRAMは、図5に示した従来のDRAMに、ビット線分離信号を遅延させる内部遅延回路14を付加した構成となっている。なお、実施の形態2のDRAMにおけるメモリマット7の回路構成は図6と同様であり、ここでは図示および説明を繰り返さない。
【0046】
内部遅延回路14は、特殊テストモードエントリ時において、入力端子から入力されるビット線分離信号を遅延させ、メモリマット7に出力する。
【0047】
なお、図3ではビット線分離信号としてBLIbが記されているが、これは後の図4での説明に合わせたものであり、BLIaであってもよい。また、クロック信号発生回路2からメモリマット7に入力される信号はビット線分離信号には限られないが、ここでは便宜のため詳細な図示を省略している。
【0048】
図4は、図6を参照して、実施の形態2においてメモリセルアレイaに含まれるメモリセル110をセンスアンプ100によってセンスする動作を説明するためのタイミング図である。なお、このときメモリセル110にはHレベルが書き込まれているものとする。
【0049】
時刻t1において、行アドレスストローブ信号ZRASがHレベルからLレベルになると、それを受けて、時刻t2において、ビット線イコライズ信号BLEQがHレベルからLレベルとなる。ビット線イコライズ信号BLEQがLレベルとなることによって、それまでビット線電位VBL(=Vcc/2)にイコライズされていたビット線対ZBLa,BLaのイコライズが解除される。
【0050】
ビット線対ZBLa,BLaのイコライズが解除された後も、時刻t4まではビット線分離信号BLIbがHレベルのままなので、ワード線WLbとビット線BLbとのショートの影響により、ビット線BLaのレベルが時刻t2からt3にかけて徐々に低下する。
【0051】
一方、内部遅延回路14の働きにより、ビット線イコライズ信号BLEQが時刻t2に立ち下がってから一定時間後の時刻t3に、ビット線分離信号BLIbがHレベルからLレベルとなる。
【0052】
ビット線分離信号BLIbがLレベルとなることによってビット線対ZBLb,BLbとセンスアンプ100とが電気的に分離されるので、それまでワード線WLbとビット線BLbとのショートの影響により徐々に低下していたビット線BLaのレベルが安定する。なお、ビット線分離信号BLIaはHレベルを維持しているので、ビット線対ZBLa,BLaとセンスアンプ100とは常に電気的に接続した状態にある。
【0053】
ビット線分離信号BLIbのLレベルを受けて、時刻t5において、ワード線WLaがLレベルからHレベルに活性化される。ワード線WLaが活性化されることによってメモリセル110が選択され、メモリセル110から読み出されたデータ信号を受けてビット線BLaの電位が上昇する。しかしながら、ビット線BLaのレベルが時刻t2からt3にかけて徐々に低下した影響により、ビット線BLaの電位上昇後もなお、ビット線BLaの電位よりビット線ZBLaの電位の方が高い。
【0054】
一方、ワード線WLaが活性化されることによって、時刻t5にセンスアンプ活性化信号S0NがLレベルからHレベルに、時刻t6にセンスアンプ活性化信号ZS0PがHレベルからLレベルに、それぞれ活性化される。これによりセンスアンプ26が活性化されるが、ビット線BLaの電位よりビット線ZBLaの電位の方が高いので、ビット線対ZBLa,BLa間の電位差はメモリセル36から呼び出されたデータ信号とは逆極性で電源電位Vccに増幅される。こうしてビット線対BLa,ZBLaは、メモリセル110から読み出されたデータ信号とは逆極性で増幅されて、それぞれLレベル,Hレベルとなる。
【0055】
このように、実施の形態2のDRAMは、メモリセルアレイb側にワード線WLbとビット線BLbとのショートが存在すると、メモリセルアレイa側にも影響が伝達する。したがって、実施の形態2のDRAMは、ショートの存在するメモリセルアレイb側のみならず、メモリセルアレイa側でもテストによりビット線不良が検出される。
【0056】
以上のように、実施の形態2によれば、ビット線分離信号を内部遅延回路によって遅延させることにより、一方のメモリセルアレイ側で発生したワード線とビット線とのショートの影響が他方のメモリセルアレイ側にも伝わり、シェアードセンスアンプの両側のビット線不良を検出することが可能となる。
【0057】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0058】
【発明の効果】
以上のように、この発明によれば、分離ゲート回路によるビット線対とセンスアンプとの分離を、ビット線イコライズ回路によるビット線イコライズ動作の解除から一定時間後に行なうことにより、一方のメモリセルアレイ側で発生したワード線とビット線とのショートの影響が他方のメモリセルアレイ側にも伝わり、シェアードセンスアンプの両側のビット線不良を検出することが可能となる。
【図面の簡単な説明】
【図1】シェアードセンスアンプ構成を有する実施の形態1のDRAMの構成を示す概略ブロック図である。
【図2】実施の形態1においてメモリセルアレイaに含まれるメモリセル110をセンスアンプ100によってセンスする動作を説明するためのタイミング図である。
【図3】シェアードセンスアンプ構成を有する実施の形態2のDRAMの構成を示す概略ブロック図である。
【図4】実施の形態2においてメモリセルアレイaに含まれるメモリセル110をセンスアンプ100によってセンスする動作を説明するためのタイミング図である。
【図5】シェアードセンスアンプ構成を有する従来のDRAMの構成を示す概略ブロック図である。
【図6】図5に示したシェアードセンスアンプ構成を有する従来のDRAMにおけるメモリマット7の回路構成を示した回路図である。
【図7】メモリセルアレイaに含まれるメモリセル110をセンスアンプ100によってセンスする動作を説明するためのタイミング図である。
【符号の説明】
1 内部電源電位発生回路、2 クロック発生回路、3 行および列アドレスバッファ、4 行デコーダ、5 冗長行デコーダ、6 列デコーダ、7 メモリマット、8 メモリアレイ、9 冗長メモリアレイ、10 センスアンプ+入出力制御回路、11 入力バッファ、12 出力バッファ、13 タイミング回路、14 内部遅延回路、ZBLa,BLa,ZBLb,BLb ビット線、WLa+1,WLa,WLb,WLb+1 ワード線、100 センスアンプ、101〜107 NチャネルMOSトランジスタ、108 ビット線イコライザ、109〜112 メモリセル。
Claims (3)
- 行列状に配置される第1のメモリセル群、
前記第1のメモリセル群の行に対応して配置され、各々に対応の行のメモリセルが接続される第1のワード線群、および
前記第1のメモリセル群の列に対応して配置され、各々に対応の列のメモリセルが接続される第1のビット線対を含む第1のメモリセルアレイと、
行列状に配置される第2のメモリセル群、
前記第2のメモリセル群の行に対応して配置され、各々に対応の行のメモリセルが接続される第2のワード線群、および
前記第2のメモリセル群の列に対応して配置され、各々に対応の列のメモリセルが接続される第2のビット線対を含む第2のメモリセルアレイと、
前記第1、第2のビット線対に共有されるセンスアンプと、
前記第1、第2のビット線対の電位の初期化を行なうビット線イコライズ回路と、
前記第1のビット線対と前記センスアンプとの接続/分離状態を切替える第1の分離ゲート回路と、
前記第2のビット線対と前記センスアンプとの接続/分離状態を切替える第2の分離ゲート回路と、
前記第1または第2の分離ゲート回路による前記第1または第2のビット線対と前記センスアンプとの分離を、前記ビット線イコライズ回路によるビット線イコライズ動作の解除から一定時間後に行なう制御回路とを備える、半導体装置。 - 前記制御回路は、
前記第1または第2の分離ゲート回路による前記第1または第2のビット線対と前記センスアンプとの分離のタイミングが、前記ビット線イコライズ回路によるビット線イコライズ動作の解除から一定時間後となるように外部信号によって制御するタイミング回路を含む、請求項1に記載の半導体装置。 - 前記制御回路は、
前記第1または第2の分離ゲート回路による前記第1または第2のビット線対と前記センスアンプとの分離と、前記ビット線イコライズ回路によるビット線イコライズ動作の解除との間に一定時間の遅延を設ける遅延回路を含む、請求項1に記載の半導体装置。
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060110 |