JPH0729375A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0729375A JPH0729375A JP5174034A JP17403493A JPH0729375A JP H0729375 A JPH0729375 A JP H0729375A JP 5174034 A JP5174034 A JP 5174034A JP 17403493 A JP17403493 A JP 17403493A JP H0729375 A JPH0729375 A JP H0729375A
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- JP
- Japan
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- circuit
- signal
- memory cell
- data
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Abstract
(57)【要約】
【構成】アドレス遷移検出手段を備えた内部同期型の半
導体記憶装置において、テスト時における前記アドレス
遷移検出信号のパルス幅が、通常動作時における前記ア
ドレス遷移検出信号のパルス幅よりも短くなるように制
御するモード切り換え回路１５を設けた半導体記憶装
置。 【効果】不良メモリセルの検出を容易にできる。アドレ
スが変化してから選択されたメモリセルのデータを読み
出す場合においてビット線のプリチャージ及びイコライ
ズが十分に行なわれないため、データ保持特性、安定性
に余裕のないすなわちマージナルなメモリセルはデータ
の読み出しを行なうことができず不良として判定するこ
とができる。従って、検査時間の長い複雑なテストを行
なわなくても、検査時間の短いテストパターンで不良メ
モリセルを容易に発見できる半導体記憶装置を得ること
ができる。
導体記憶装置において、テスト時における前記アドレス
遷移検出信号のパルス幅が、通常動作時における前記ア
ドレス遷移検出信号のパルス幅よりも短くなるように制
御するモード切り換え回路１５を設けた半導体記憶装
置。 【効果】不良メモリセルの検出を容易にできる。アドレ
スが変化してから選択されたメモリセルのデータを読み
出す場合においてビット線のプリチャージ及びイコライ
ズが十分に行なわれないため、データ保持特性、安定性
に余裕のないすなわちマージナルなメモリセルはデータ
の読み出しを行なうことができず不良として判定するこ
とができる。従って、検査時間の長い複雑なテストを行
なわなくても、検査時間の短いテストパターンで不良メ
モリセルを容易に発見できる半導体記憶装置を得ること
ができる。
Description
【０００１】
【産業上の利用分野】本発明はアドレス遷移検出手段を
備えた内部同期型の半導体記憶装置において、特に不良
メモリセルの検出を容易にした機能を備えたものに関す
る。
備えた内部同期型の半導体記憶装置において、特に不良
メモリセルの検出を容易にした機能を備えたものに関す
る。
【０００２】
【従来の技術】従来、内部同期型の半導体記憶装置は図
６に示される回路を用いて、外部入力アドレス信号の変
化を検出して内部同期をとっていた。図６に従来の半導
体記憶装置のブロック図、図７に従来の半導体記憶装置
のアドレス遷移検出回路８、パルス信号合成回路１１の
回路図を示し説明する。
６に示される回路を用いて、外部入力アドレス信号の変
化を検出して内部同期をとっていた。図６に従来の半導
体記憶装置のブロック図、図７に従来の半導体記憶装置
のアドレス遷移検出回路８、パルス信号合成回路１１の
回路図を示し説明する。
【０００３】図６において、Ａｉはアドレス信号であ
る。アドレス信号はアドレスバッファ１を通過し、アド
レスデコーダ２に入力され、前記アドレスデコーダから
はメモリセルアレイ３０内のワード線を選択するための
信号ＷＬ及びカラム選択ゲートを選択するための信号Ｃ
ＯＬが出力される。
る。アドレス信号はアドレスバッファ１を通過し、アド
レスデコーダ２に入力され、前記アドレスデコーダから
はメモリセルアレイ３０内のワード線を選択するための
信号ＷＬ及びカラム選択ゲートを選択するための信号Ｃ
ＯＬが出力される。
【０００４】読み出し時、メモリセルアレイ３０の中の
選択メモリセルのデータはビット線ＢＬ、ＢＬｂ、カラ
ム選択ゲート２６、データバスＤＢ、ＤＢｂを通過し、
センスアンプ３で増幅され、ラッチ回路４、出力回路５
を通過してＩ／Ｏパッドに出力される。
選択メモリセルのデータはビット線ＢＬ、ＢＬｂ、カラ
ム選択ゲート２６、データバスＤＢ、ＤＢｂを通過し、
センスアンプ３で増幅され、ラッチ回路４、出力回路５
を通過してＩ／Ｏパッドに出力される。
【０００５】また書き込み時は、Ｉ／Ｏパッドに入力さ
れたデータはデータバッファ６、書き込み回路７、デー
タバスＤＢ、ＤＢｂ、カラム選択ゲート２６、ビット線
ＢＬ、ＢＬｂの径路を経て選択メモリセルに書き込まれ
る。
れたデータはデータバッファ６、書き込み回路７、デー
タバスＤＢ、ＤＢｂ、カラム選択ゲート２６、ビット線
ＢＬ、ＢＬｂの径路を経て選択メモリセルに書き込まれ
る。
【０００６】図７は図６におけるアドレス遷移検出回路
８、パルス信号合成回路１１の回路図を示す。アドレス
遷移検出回路８は各アドレスバッファ１の出力Ａｉ’を
受け信号を遅延する遅延回路９と、各アドレスバッファ
の出力及びその遅延信号が入力されるイクスクルーシブ
オアゲート１０で構成され、各アドレスバッファの出力
の遷移を検出してパルス信号ＡＴＤｉを出力する。
８、パルス信号合成回路１１の回路図を示す。アドレス
遷移検出回路８は各アドレスバッファ１の出力Ａｉ’を
受け信号を遅延する遅延回路９と、各アドレスバッファ
の出力及びその遅延信号が入力されるイクスクルーシブ
オアゲート１０で構成され、各アドレスバッファの出力
の遷移を検出してパルス信号ＡＴＤｉを出力する。
【０００７】パルス信号合成回路１１は、各ＡＴＤｉを
受け、各ＡＴＤｉを合成してパルス信号ＡＴＤａを出力
するノアゲート１３と、パルス信号ＡＴＤａを遅延させ
る遅延回路１２と、パルス信号ＡＴＤａとその遅延信号
が入力されるナンドゲート１４で構成され、ナンドゲー
ト１４の出力がアドレス遷移検出信号ＡＴＤとなる。遅
延回路１２、ナンドゲート１４はＡＴＤのパルス幅が最
適なものになるように調整するためのものである。ここ
でＡＴＤの最適なパルス幅について述べる。パルス信号
ＡＴＤをもとにして発生するビット線プリチャージ・イ
コライズ信号のパルス幅はビット線のプリチャージ及び
イコライズが充分行なわれるだけの長さを有するもので
なければならない。従って設計上では、パルス信号ＡＴ
Ｄのパルス幅はプリチャージ及びイコライズが可能なパ
ルス幅（実力値）にある程度のマージンを持たせたパル
ス幅に設定される。
受け、各ＡＴＤｉを合成してパルス信号ＡＴＤａを出力
するノアゲート１３と、パルス信号ＡＴＤａを遅延させ
る遅延回路１２と、パルス信号ＡＴＤａとその遅延信号
が入力されるナンドゲート１４で構成され、ナンドゲー
ト１４の出力がアドレス遷移検出信号ＡＴＤとなる。遅
延回路１２、ナンドゲート１４はＡＴＤのパルス幅が最
適なものになるように調整するためのものである。ここ
でＡＴＤの最適なパルス幅について述べる。パルス信号
ＡＴＤをもとにして発生するビット線プリチャージ・イ
コライズ信号のパルス幅はビット線のプリチャージ及び
イコライズが充分行なわれるだけの長さを有するもので
なければならない。従って設計上では、パルス信号ＡＴ
Ｄのパルス幅はプリチャージ及びイコライズが可能なパ
ルス幅（実力値）にある程度のマージンを持たせたパル
ス幅に設定される。
【０００８】また、図６より該ＡＴＤは内部制御回路２
７に入力され、内部制御回路２７からはアドレスデコー
ダ２を制御する信号、ビット線負荷２５を制御する信号
ＢＬＰＣｂ、センスアンプ３を制御する信号ＳＡＯＮ、
ラッチ回路５を制御する信号が出力される。
７に入力され、内部制御回路２７からはアドレスデコー
ダ２を制御する信号、ビット線負荷２５を制御する信号
ＢＬＰＣｂ、センスアンプ３を制御する信号ＳＡＯＮ、
ラッチ回路５を制御する信号が出力される。
【０００９】図８は図６の半導体記憶装置の読み出し時
のタイミングチャートを示す。実線はデータ保持特性、
安定性に充分なマージンを有するメモリセル、破線はデ
ータ保持特性、安定性にマージンの少ないメモリセルの
データを読み出す場合を示す。アドレスの変化がある
と、ワンショットパルス信号ＡＴＤが出力される。この
パルス信号をもとにしてビット線プリチャージ・イコラ
イズ信号ＢＬＰＣｂ、ワード線活性化信号ＷＬ、センス
アンプ活性化信号ＳＡＯＮが図示したようなタイミング
で発生する。アドレスが変化してパルス信号ＡＴＤが発
生すると、ビット線プリチャージ・イコライズ信号ＢＬ
ＰＣｂがＬレベルとなり、この時ビット線ＢＬ、ＢＬｂ
の電位はビット線負荷２５によってＨレベルにプリチャ
ージされ、以前に選択されていたメモリセルのデータが
リセットされる。ＢＬＰＣｂがＨレベルになると同時に
ＡＴＤの立ち下がりに同期してワード線活性化信号Ｗ
Ｌ、センスアンプ活性化信号ＳＡＯＮがＨレベルとな
り、新たに選択したメモリセルのデータが出力される。
のタイミングチャートを示す。実線はデータ保持特性、
安定性に充分なマージンを有するメモリセル、破線はデ
ータ保持特性、安定性にマージンの少ないメモリセルの
データを読み出す場合を示す。アドレスの変化がある
と、ワンショットパルス信号ＡＴＤが出力される。この
パルス信号をもとにしてビット線プリチャージ・イコラ
イズ信号ＢＬＰＣｂ、ワード線活性化信号ＷＬ、センス
アンプ活性化信号ＳＡＯＮが図示したようなタイミング
で発生する。アドレスが変化してパルス信号ＡＴＤが発
生すると、ビット線プリチャージ・イコライズ信号ＢＬ
ＰＣｂがＬレベルとなり、この時ビット線ＢＬ、ＢＬｂ
の電位はビット線負荷２５によってＨレベルにプリチャ
ージされ、以前に選択されていたメモリセルのデータが
リセットされる。ＢＬＰＣｂがＨレベルになると同時に
ＡＴＤの立ち下がりに同期してワード線活性化信号Ｗ
Ｌ、センスアンプ活性化信号ＳＡＯＮがＨレベルとな
り、新たに選択したメモリセルのデータが出力される。
【００１０】この図からわかるように、データ保持特
性、安定性にマージンの少ない無いメモリセルはデータ
の読み出しを行うことができるが、ビット線に現われる
電位差が小さく、センスアンプが増幅可能な電位差にな
るまでの時間も増加するため、アクセス時間が増加す
る。
性、安定性にマージンの少ない無いメモリセルはデータ
の読み出しを行うことができるが、ビット線に現われる
電位差が小さく、センスアンプが増幅可能な電位差にな
るまでの時間も増加するため、アクセス時間が増加す
る。
【００１１】
【発明が解決しようとする課題】半導体記憶装置の大容
量化に伴い、全ビットが正常に動作する完全良品を得る
ことは非常に難しい。同一のチップ内のメモリセルでも
個々の特性は全く同じではなく、マスクずれなどによっ
てバラツキがあるのが普通であり、その中には正常に動
作しないメモリセルが含まれていることもある。よっ
て、出荷前にはさまざまな試験工程を経て合格したもの
だけが製品として出荷される。半導体記憶装置の不良メ
モリセルを検出する場合、種々のテストパターンを用い
て行なわれる。一般的なテストパターンとしては、大き
く分類するとワード数がＮの半導体記憶装置の場合、Ｎ
系、Ｎ1.5系、Ｎ2系があり、障害検出能力については、
Ｎ系、Ｎ1.5系、Ｎ2系の順で検出能力が高くなってい
く。また、テスト時間についてはＮ系、Ｎ1.5系、Ｎ2系
の順で増大する。例えば、Ｎ系のマーチというテストパ
ターン（総ステップ数は１０Ｎ）を４ＭビットＳＲＡＭ
（５１２ｋワード×８ビット）に用いた場合、試験時間
はサイクル時間を１００ｎｓとすると、１チップ当り １００ns×１０×５２４２８８＝０．５２（ｓｅｃ） Ｎ1.5系のバタフライというテストパターン（総ステッ
プ数は８Ｎ1.5−４Ｎ）では試験時間は１チップ当り １００ns(８×５２４２８８1.5-４×５２４２８８)=３
０３(ｓｅｃ) Ｎ2系のピンポンというテストパターン（総ステップ数
は４Ｎ2＋２Ｎ）では試験時間は１チップ当り １００ns(４×５２４２８８2+２×５２４２８８)=１０
９９５１(ｓｅｃ) と各々計算できる。
量化に伴い、全ビットが正常に動作する完全良品を得る
ことは非常に難しい。同一のチップ内のメモリセルでも
個々の特性は全く同じではなく、マスクずれなどによっ
てバラツキがあるのが普通であり、その中には正常に動
作しないメモリセルが含まれていることもある。よっ
て、出荷前にはさまざまな試験工程を経て合格したもの
だけが製品として出荷される。半導体記憶装置の不良メ
モリセルを検出する場合、種々のテストパターンを用い
て行なわれる。一般的なテストパターンとしては、大き
く分類するとワード数がＮの半導体記憶装置の場合、Ｎ
系、Ｎ1.5系、Ｎ2系があり、障害検出能力については、
Ｎ系、Ｎ1.5系、Ｎ2系の順で検出能力が高くなってい
く。また、テスト時間についてはＮ系、Ｎ1.5系、Ｎ2系
の順で増大する。例えば、Ｎ系のマーチというテストパ
ターン（総ステップ数は１０Ｎ）を４ＭビットＳＲＡＭ
（５１２ｋワード×８ビット）に用いた場合、試験時間
はサイクル時間を１００ｎｓとすると、１チップ当り １００ns×１０×５２４２８８＝０．５２（ｓｅｃ） Ｎ1.5系のバタフライというテストパターン（総ステッ
プ数は８Ｎ1.5−４Ｎ）では試験時間は１チップ当り １００ns(８×５２４２８８1.5-４×５２４２８８)=３
０３(ｓｅｃ) Ｎ2系のピンポンというテストパターン（総ステップ数
は４Ｎ2＋２Ｎ）では試験時間は１チップ当り １００ns(４×５２４２８８2+２×５２４２８８)=１０
９９５１(ｓｅｃ) と各々計算できる。
【００１２】ところで、メモリセルそのものの不良（例
えば断線、ショート、欠陥の存在など）を発見するため
にはＮ系だけで十分である。しかしながら、実際のメモ
リセルは隣接したメモリセルの記憶状態の影響を受ける
ことが知られており、これらの効果も考慮しなければな
らない。これらの影響を受けるとデータ保持特性、安定
性が劣化するメモリセルをマージナルなメモリセルと呼
称し、これらも不良メモリセルとして検出する必要があ
る。従って半導体記憶装置を厳密に評価するためにはＮ
系だけでは不十分であり、上記マージナルなメモリセル
を検出するためにＮ1.5系、Ｎ2系のテストパターンも用
いねばならない。しかしながら半導体記憶装置の大容量
化によって特にＮ1.5系、Ｎ2系のテストパターンは試験
時間が大幅に増大すること、試験装置の使用時間の増大
によってチップコストが増加することが近年問題となっ
ている。
えば断線、ショート、欠陥の存在など）を発見するため
にはＮ系だけで十分である。しかしながら、実際のメモ
リセルは隣接したメモリセルの記憶状態の影響を受ける
ことが知られており、これらの効果も考慮しなければな
らない。これらの影響を受けるとデータ保持特性、安定
性が劣化するメモリセルをマージナルなメモリセルと呼
称し、これらも不良メモリセルとして検出する必要があ
る。従って半導体記憶装置を厳密に評価するためにはＮ
系だけでは不十分であり、上記マージナルなメモリセル
を検出するためにＮ1.5系、Ｎ2系のテストパターンも用
いねばならない。しかしながら半導体記憶装置の大容量
化によって特にＮ1.5系、Ｎ2系のテストパターンは試験
時間が大幅に増大すること、試験装置の使用時間の増大
によってチップコストが増加することが近年問題となっ
ている。
【００１３】本発明の目的は、上述の問題点を解決する
ためのもので、メモリ内部にテスト機能を組み込み、短
時間でデータ保持特性、安定性に余裕の無いすなわちマ
ージナルなメモリセルを容易に発見できる半導体記憶装
置を得ることにある。
ためのもので、メモリ内部にテスト機能を組み込み、短
時間でデータ保持特性、安定性に余裕の無いすなわちマ
ージナルなメモリセルを容易に発見できる半導体記憶装
置を得ることにある。
【００１４】
【課題を解決するための手段】本発明による半導体記憶
装置は、外部入力アドレス信号の変化を検出してパルス
信号を発生するアドレス遷移検出回路と、複数の前記ア
ドレス遷移検出回路の出力を合成してアドレス遷移検出
信号を得るパルス信号合成回路を有する内部同期型の半
導体記憶装置において、テスト時における前記アドレス
遷移検出信号のパルス幅が、通常動作時における前記ア
ドレス遷移検出信号のパルス幅よりも短くなるように制
御するモード切り換え回路を設けたことを特徴とする。
装置は、外部入力アドレス信号の変化を検出してパルス
信号を発生するアドレス遷移検出回路と、複数の前記ア
ドレス遷移検出回路の出力を合成してアドレス遷移検出
信号を得るパルス信号合成回路を有する内部同期型の半
導体記憶装置において、テスト時における前記アドレス
遷移検出信号のパルス幅が、通常動作時における前記ア
ドレス遷移検出信号のパルス幅よりも短くなるように制
御するモード切り換え回路を設けたことを特徴とする。
【００１５】
【作用】本発明による半導体記憶装置は、テスト時にお
けるアドレス遷移検出信号のパルス幅が通常動作時のア
ドレス遷移検出信号のパルス幅に比べて短くなるため
に、アドレス遷移検出信号をもとにして作られるビット
線プリチャージ・イコライズ信号のパルス幅が短くな
る。従ってテスト時においてデータの読み出しを行う場
合、アドレスが変化してからビット線のプリチャージ及
びイコライズが十分に行なわれない状態で、新たに選択
されたメモリセルのデータを読み出すことになるので、
データ保持特性、安定性にマージンのないメモリセルは
データが破壊される。
けるアドレス遷移検出信号のパルス幅が通常動作時のア
ドレス遷移検出信号のパルス幅に比べて短くなるため
に、アドレス遷移検出信号をもとにして作られるビット
線プリチャージ・イコライズ信号のパルス幅が短くな
る。従ってテスト時においてデータの読み出しを行う場
合、アドレスが変化してからビット線のプリチャージ及
びイコライズが十分に行なわれない状態で、新たに選択
されたメモリセルのデータを読み出すことになるので、
データ保持特性、安定性にマージンのないメモリセルは
データが破壊される。
【００１６】
【実施例】図１に本発明による半導体記憶装置のブロッ
ク図、図２に本発明によるパルス信号合成回路１１の内
部の遅延回路１２の例を、図３に本発明によるモード切
り換え回路１５の例を各々示し説明する。
ク図、図２に本発明によるパルス信号合成回路１１の内
部の遅延回路１２の例を、図３に本発明によるモード切
り換え回路１５の例を各々示し説明する。
【００１７】図１において、新たにモード切り換え回路
１５が付加されてパルス信号合成回路１１がモード切り
換え回路１５で制御されている以外は従来と同様であ
る。本発明におけるモード切り換え回路１５は、テスト
時におけるアドレス遷移検出信号のパルス幅を、通常動
作時のアドレス遷移検出信号のパルス幅よりも短くする
ような機能を持つものである。
１５が付加されてパルス信号合成回路１１がモード切り
換え回路１５で制御されている以外は従来と同様であ
る。本発明におけるモード切り換え回路１５は、テスト
時におけるアドレス遷移検出信号のパルス幅を、通常動
作時のアドレス遷移検出信号のパルス幅よりも短くする
ような機能を持つものである。
【００１８】図２は図１におけるパルス信号合成回路１
１の内部の遅延回路１２（図７参照）の１つの実施例を
示す。インバータ２０が４段直列に接続され、２段目と
３段目のインバータの間にはキャパシタ２３が接続され
ている。また１段目と２段目のインバータの間及び３段
目と４段目のインバータの間にＮｃｈＭＯＳトランジス
タ２１のドレインが各々接続され、ＮｃｈＭＯＳトラン
ジスタ２１のソースはキャパシタ２２を介して接地され
ている。ＮｃｈＭＯＳトランジスタ２１のゲートには各
々モード切り換え回路の出力ＴＳｂが印加される。モー
ド切り換え回路１５は通常動作時にはＨレベルを出力
し、テスト時にはＬレベルを出力する。従って、通常動
作時にはＮｃｈＭＯＳトランジスタ２１は導通し、遅延
回路１２のパルス幅はインバータ２０の能力及びキャパ
シタ２２、２３の容量の大きさで決まる。この場合イン
バータ２０の能力が弱いか、もしくは容量値が大きい程
遅延回路１２のパルス幅が大きくなる。アドレス遷移検
出信号のパルス幅は図７におけるノアゲート１３の出力
と遅延回路１２の出力の論理積信号のパルス幅となる。
一方、テスト時にはＮｃｈＭＯＳトランジスタ２１は非
導通となるので、キャパシタ２２はインバータ列とは切
り離される。よって遅延回路１２のパルス幅はインバー
タ２０の能力及びキャパシタ２３だけの容量の大きさで
決まる。この場合、アドレス遷移検出信号のパルス幅は
通常動作時のパルス幅よりも短くなる。
１の内部の遅延回路１２（図７参照）の１つの実施例を
示す。インバータ２０が４段直列に接続され、２段目と
３段目のインバータの間にはキャパシタ２３が接続され
ている。また１段目と２段目のインバータの間及び３段
目と４段目のインバータの間にＮｃｈＭＯＳトランジス
タ２１のドレインが各々接続され、ＮｃｈＭＯＳトラン
ジスタ２１のソースはキャパシタ２２を介して接地され
ている。ＮｃｈＭＯＳトランジスタ２１のゲートには各
々モード切り換え回路の出力ＴＳｂが印加される。モー
ド切り換え回路１５は通常動作時にはＨレベルを出力
し、テスト時にはＬレベルを出力する。従って、通常動
作時にはＮｃｈＭＯＳトランジスタ２１は導通し、遅延
回路１２のパルス幅はインバータ２０の能力及びキャパ
シタ２２、２３の容量の大きさで決まる。この場合イン
バータ２０の能力が弱いか、もしくは容量値が大きい程
遅延回路１２のパルス幅が大きくなる。アドレス遷移検
出信号のパルス幅は図７におけるノアゲート１３の出力
と遅延回路１２の出力の論理積信号のパルス幅となる。
一方、テスト時にはＮｃｈＭＯＳトランジスタ２１は非
導通となるので、キャパシタ２２はインバータ列とは切
り離される。よって遅延回路１２のパルス幅はインバー
タ２０の能力及びキャパシタ２３だけの容量の大きさで
決まる。この場合、アドレス遷移検出信号のパルス幅は
通常動作時のパルス幅よりも短くなる。
【００１９】図３は図１のモード切り換え回路の１つの
実施例を示す。この実施例ではインバータ２０が２段直
列に接続されている。外部テスト端子から信号ＴＥＳＴ
ｂが入力され、ＴＳｂが出力される。通常動作時はＴＥ
ＳＴｂ信号をＨレベルにすると、ＴＳｂ信号もＨレベル
となる。テスト時はＴＥＳＴｂ信号をＬレベルにする
と、ＴＳｂ信号もＬレベルとなる。
実施例を示す。この実施例ではインバータ２０が２段直
列に接続されている。外部テスト端子から信号ＴＥＳＴ
ｂが入力され、ＴＳｂが出力される。通常動作時はＴＥ
ＳＴｂ信号をＨレベルにすると、ＴＳｂ信号もＨレベル
となる。テスト時はＴＥＳＴｂ信号をＬレベルにする
と、ＴＳｂ信号もＬレベルとなる。
【００２０】図４は図１の半導体記憶装置の読み出し時
におけるタイミングチャートを示す。図４（ａ）は正常
なメモリセルのデータを読み出す場合、図４（ｂ）はマ
ージナルなメモリセルのデータを読み出す場合である。
また破線は通常動作時のもの、実線はテスト時のもので
ある。ここでは、初めにビット線ＢＬ、ＢＬｂが各々Ｈ
レベル、Ｌレベルとなるようなデータが読み出されてお
り、次にＢＬ、ＢＬｂが各々Ｌレベル、Ｈレベルとなる
ようなデータが読み出される場合を考える。
におけるタイミングチャートを示す。図４（ａ）は正常
なメモリセルのデータを読み出す場合、図４（ｂ）はマ
ージナルなメモリセルのデータを読み出す場合である。
また破線は通常動作時のもの、実線はテスト時のもので
ある。ここでは、初めにビット線ＢＬ、ＢＬｂが各々Ｈ
レベル、Ｌレベルとなるようなデータが読み出されてお
り、次にＢＬ、ＢＬｂが各々Ｌレベル、Ｈレベルとなる
ようなデータが読み出される場合を考える。
【００２１】図４（ａ）の場合について説明する。通常
動作時については図８と同様である。テスト時には、ま
ずアドレスの変化があるとアドレス遷移検出信号ＡＴＤ
が出力される。モード切り換え回路１５のはたらきによ
ってアドレス遷移検出信号ＡＴＤのパルス幅が通常動作
時の場合よりも短くなる。このパルス信号をもとにして
ビット線プリチャージ・イコライズ信号ＢＬＰＣｂが図
示したようなタイミングで発生する。また、ワード線活
性化信号ＷＬ、センスアンプ活性化信号ＳＡＯＮはＡＴ
Ｄのパルス幅が通常動作時の場合よりも短くなることに
よって、通常動作時よりも早いタイミングでＨレベルに
なる。アドレスが変化してパルス信号ＡＴＤが発生する
と、ビット線プリチャージ・イコライズ信号ＢＬＰＣｂ
がＬレベルとなり、ビット線の電位はＨレベルにプリチ
ャージされ以前のデータがリセットされる。ところが、
ビット線プリチャージ・イコライズ信号のパルス幅が短
くなるために、ビット線プリチャージ・イコライズが十
分に行なわれないままに、ＢＬＰＣｂがＨレベルにな
り、ワード線活性化信号ＷＬ、センスアンプ活性化信号
ＳＡＯＮがＨレベルになるがデータ保持特性、安定性に
マージンがあるのでデータの読み出しが可能である。
動作時については図８と同様である。テスト時には、ま
ずアドレスの変化があるとアドレス遷移検出信号ＡＴＤ
が出力される。モード切り換え回路１５のはたらきによ
ってアドレス遷移検出信号ＡＴＤのパルス幅が通常動作
時の場合よりも短くなる。このパルス信号をもとにして
ビット線プリチャージ・イコライズ信号ＢＬＰＣｂが図
示したようなタイミングで発生する。また、ワード線活
性化信号ＷＬ、センスアンプ活性化信号ＳＡＯＮはＡＴ
Ｄのパルス幅が通常動作時の場合よりも短くなることに
よって、通常動作時よりも早いタイミングでＨレベルに
なる。アドレスが変化してパルス信号ＡＴＤが発生する
と、ビット線プリチャージ・イコライズ信号ＢＬＰＣｂ
がＬレベルとなり、ビット線の電位はＨレベルにプリチ
ャージされ以前のデータがリセットされる。ところが、
ビット線プリチャージ・イコライズ信号のパルス幅が短
くなるために、ビット線プリチャージ・イコライズが十
分に行なわれないままに、ＢＬＰＣｂがＨレベルにな
り、ワード線活性化信号ＷＬ、センスアンプ活性化信号
ＳＡＯＮがＨレベルになるがデータ保持特性、安定性に
マージンがあるのでデータの読み出しが可能である。
【００２２】図４（ｂ）の場合について説明する。通常
動作時については図８と同様である。
動作時については図８と同様である。
【００２３】テスト時にメモリセルのデータを読み出す
場合、アドレスが変化してから選択されたメモリセルの
データを読み出す場合においてビット線プリチャージ・
イコライズが十分に行なわれないままに、ＢＬＰＣｂが
Ｈレベルになり、ワード線活性化信号ＷＬ、センスアン
プ活性化信号ＳＡＯＮがＨレベルになるが、この時ビッ
ト線のデータが充分にリセットされないために、マージ
ナルなメモリセルにはビット線の残留電位のデータが書
き込まれることになり、メモリセルのデータが破壊され
るので、データの読み出しを行なうことができず不良メ
モリセルとして判定することができる。
場合、アドレスが変化してから選択されたメモリセルの
データを読み出す場合においてビット線プリチャージ・
イコライズが十分に行なわれないままに、ＢＬＰＣｂが
Ｈレベルになり、ワード線活性化信号ＷＬ、センスアン
プ活性化信号ＳＡＯＮがＨレベルになるが、この時ビッ
ト線のデータが充分にリセットされないために、マージ
ナルなメモリセルにはビット線の残留電位のデータが書
き込まれることになり、メモリセルのデータが破壊され
るので、データの読み出しを行なうことができず不良メ
モリセルとして判定することができる。
【００２４】従って、マージナルなメモリセルを検出す
る場合、Ｎ1.5系、Ｎ2系のような長いテスト時間を要す
るテストパターンを用いずともＮ系のテストパターンで
十分対応することができる。
る場合、Ｎ1.5系、Ｎ2系のような長いテスト時間を要す
るテストパターンを用いずともＮ系のテストパターンで
十分対応することができる。
【００２５】図５は図１の半導体記憶装置の書き込みか
ら読み出しに移行する場合のタイミングチャートを示
す。図５（ａ）は正常なメモリセルのデータを読み出す
場合、図５（ｂ）はマージナルなメモリセルのデータを
読み出す場合である。また破線は通常動作時のもの、実
線はテスト時のものである。ここでは、初めにビット線
ＢＬ、ＢＬｂが各々Ｈレベル、Ｌレベルとなるようなデ
ータが書き込まれており、次にＢＬ、ＢＬｂが各々Ｌレ
ベル、Ｈレベルとなるようなデータが読み出される場合
を考える。
ら読み出しに移行する場合のタイミングチャートを示
す。図５（ａ）は正常なメモリセルのデータを読み出す
場合、図５（ｂ）はマージナルなメモリセルのデータを
読み出す場合である。また破線は通常動作時のもの、実
線はテスト時のものである。ここでは、初めにビット線
ＢＬ、ＢＬｂが各々Ｈレベル、Ｌレベルとなるようなデ
ータが書き込まれており、次にＢＬ、ＢＬｂが各々Ｌレ
ベル、Ｈレベルとなるようなデータが読み出される場合
を考える。
【００２６】図５（ａ）の場合について説明する。通常
動作時については図８と同様である。テスト時には、ア
ドレスが変化してアドレス遷移検出信号ＡＴＤするがモ
ード切り換え回路１５のはたらきによってアドレス遷移
検出信号ＡＴＤのパルス幅は通常動作時の場合よりも短
い。このパルス信号をもとにしてビット線プリチャージ
・イコライズ信号ＢＬＰＣｂ、ワード線活性化信号Ｗ
Ｌ、センスアンプ活性化信号ＳＡＯＮが図示したような
タイミングで発生する。パルス信号ＡＴＤが発生ししビ
ット線プリチャージ・イコライズ信号ＢＬＰＣｂがＬレ
ベルになると、ビット線の電位はＨレベルにプリチャー
ジされ以前のデータがリセットされる。ところがビット
線プリチャージ・イコライズ信号のパルス幅が短くなる
ために、ビット線プリチャージ・イコライズが十分に行
なわれない。またこの場合、書き込み時にはビット線の
電位がフルスイングしているので、読み出しだけの場合
よりもビット線のプリチャージ・イコライズがさらに不
十分となるがデータ保持特性、安定性にマージンがある
メモリセルならばデータの読み出しが可能である。
動作時については図８と同様である。テスト時には、ア
ドレスが変化してアドレス遷移検出信号ＡＴＤするがモ
ード切り換え回路１５のはたらきによってアドレス遷移
検出信号ＡＴＤのパルス幅は通常動作時の場合よりも短
い。このパルス信号をもとにしてビット線プリチャージ
・イコライズ信号ＢＬＰＣｂ、ワード線活性化信号Ｗ
Ｌ、センスアンプ活性化信号ＳＡＯＮが図示したような
タイミングで発生する。パルス信号ＡＴＤが発生ししビ
ット線プリチャージ・イコライズ信号ＢＬＰＣｂがＬレ
ベルになると、ビット線の電位はＨレベルにプリチャー
ジされ以前のデータがリセットされる。ところがビット
線プリチャージ・イコライズ信号のパルス幅が短くなる
ために、ビット線プリチャージ・イコライズが十分に行
なわれない。またこの場合、書き込み時にはビット線の
電位がフルスイングしているので、読み出しだけの場合
よりもビット線のプリチャージ・イコライズがさらに不
十分となるがデータ保持特性、安定性にマージンがある
メモリセルならばデータの読み出しが可能である。
【００２７】図５（ｂ）の場合について説明する。通常
動作時については図８と同様である。
動作時については図８と同様である。
【００２８】テスト時にメモリセルのデータを読み出す
場合、アドレスが変化してから選択されたメモリセルの
データを読み出す場合において、書き込み時にはビット
線の電位がフルスイングしているので、読み出しだけの
場合よりもビット線プリチャージ・イコライズが不十分
になる。この場合もビット線のデータが充分にリセット
されないために、マージナルなメモリセルにはビット線
の残留電位のデータが書き込まれることになり、メモリ
セルのデータが破壊されるので、データの読み出しを行
なうことができず不良メモリセルとして判定することが
できる。
場合、アドレスが変化してから選択されたメモリセルの
データを読み出す場合において、書き込み時にはビット
線の電位がフルスイングしているので、読み出しだけの
場合よりもビット線プリチャージ・イコライズが不十分
になる。この場合もビット線のデータが充分にリセット
されないために、マージナルなメモリセルにはビット線
の残留電位のデータが書き込まれることになり、メモリ
セルのデータが破壊されるので、データの読み出しを行
なうことができず不良メモリセルとして判定することが
できる。
【００２９】従って、この場合もＮ系のテストパターン
でマージナルなメモリセルを検出することができる。
でマージナルなメモリセルを検出することができる。
【００３０】また、パルス信号合成回路１１、モード切
り換え回路１５は本発明の趣旨を逸脱しない範囲で種々
の変更が可能であることは言うまでもない。例えば本実
施例では、外部からテスト信号を入力するテスト端子を
用いてモード切り換え回路１５を構成しているが、テス
ト端子を用いずに既存の入力端子にテスト信号発生を兼
ねさせることも可能である。
り換え回路１５は本発明の趣旨を逸脱しない範囲で種々
の変更が可能であることは言うまでもない。例えば本実
施例では、外部からテスト信号を入力するテスト端子を
用いてモード切り換え回路１５を構成しているが、テス
ト端子を用いずに既存の入力端子にテスト信号発生を兼
ねさせることも可能である。
【００３１】
【発明の効果】本発明による半導体記憶装置は、テスト
時におけるアドレス遷移検出信号のパルス幅が通常動作
時のアドレス遷移検出信号のパルス幅に比べて短くな
り、アドレス遷移検出信号をもとにして作られるビット
線プリチャージ・イコライズ信号のパルス幅が短くな
る。従って、アドレスが変化してから選択されたメモリ
セルのデータを読み出す場合においてビット線プリチャ
ージ・イコライズが十分に行なわれず、データ保持特
性、安定性にマージンのあるメモリセルならばデータの
読み出しが可能だが、マージナルなメモリセルはデータ
の読み出しを行なうことができず不良として判定するこ
とができる。
時におけるアドレス遷移検出信号のパルス幅が通常動作
時のアドレス遷移検出信号のパルス幅に比べて短くな
り、アドレス遷移検出信号をもとにして作られるビット
線プリチャージ・イコライズ信号のパルス幅が短くな
る。従って、アドレスが変化してから選択されたメモリ
セルのデータを読み出す場合においてビット線プリチャ
ージ・イコライズが十分に行なわれず、データ保持特
性、安定性にマージンのあるメモリセルならばデータの
読み出しが可能だが、マージナルなメモリセルはデータ
の読み出しを行なうことができず不良として判定するこ
とができる。
【００３２】従って、検査時間の長い複雑なテストを行
なわなくても、検査時間の短いテストで不良メモリセル
を容易に発見できる半導体記憶装置を得ることができ、
半導体記憶装置の大容量化による試験時間の増大及び試
験装置の使用時間の増加によるチップコストの上昇を抑
えることができる。
なわなくても、検査時間の短いテストで不良メモリセル
を容易に発見できる半導体記憶装置を得ることができ、
半導体記憶装置の大容量化による試験時間の増大及び試
験装置の使用時間の増加によるチップコストの上昇を抑
えることができる。
【００３３】また本発明では、ＡＴＤ合成回路内の遅延
回路の遅延量を変えるだけで、前述テスト機能を実現で
き、本発明のために新たに付加される回路規模は小さい
ので、半導体記憶装置の面積を増加させることなく実施
できる。
回路の遅延量を変えるだけで、前述テスト機能を実現で
き、本発明のために新たに付加される回路規模は小さい
ので、半導体記憶装置の面積を増加させることなく実施
できる。
【図１】本発明による半導体記憶装置のブロック図。
【図２】本発明によるパルス信号合成回路１１の内部の
遅延回路１２の回路図。
遅延回路１２の回路図。
【図３】本発明によるモード切り換え回路の回路図。
【図４】半導体記憶装置の読み出し時におけるタイミン
グチャート。
グチャート。
【図５】半導体記憶装置の書き込みから読み出しに移行
する場合のタイミングチャート。
する場合のタイミングチャート。
【図６】従来の半導体記憶装置のブロック図。
【図７】従来のアドレス遷移検出回路８、パルス信号合
成回路１１の回路図。
成回路１１の回路図。
【図８】従来の半導体記憶装置のタイミングチャート。
１ ．．．．アドレスバッファ ２ ．．．．アドレスデコーダ ３ ．．．．センスアンプ ４ ．．．．ラッチ回路 ５ ．．．．出力回路 ６ ．．．．データバッファ ７ ．．．．書き込み回路 ８ ．．．．ＶＳＳパッド ９ ．．．．遅延回路 １０ ．．．．第一の金属配線層 １２ ．．．．遅延回路 １３ ．．．．ノアゲート １４ ．．．．ナンドゲート １５ ．．．．モード切り換え回路 ２０ ．．．．インバータ ２１ ．．．．ＮｃｈＭＯＳトランジスタ ２２ ．．．．キャパシタ ２３ ．．．．キャパシタ ２５ ．．．．ビット線負荷
Claims (1)
- 【請求項１】外部入力アドレス信号の変化を検出してパ
ルス信号を発生するアドレス遷移検出回路と、複数の前
記アドレス遷移検出回路の出力を合成してアドレス遷移
検出信号を得るパルス信号合成回路を有する内部同期型
の半導体記憶装置において、テスト時における前記アド
レス遷移検出信号のパルス幅が、通常動作時における前
記アドレス遷移検出信号のパルス幅よりも短くなるよう
に制御するモード切り換え回路を設けたことを特徴とす
る半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5174034A JPH0729375A (ja) | 1993-07-14 | 1993-07-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5174034A JPH0729375A (ja) | 1993-07-14 | 1993-07-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0729375A true JPH0729375A (ja) | 1995-01-31 |
Family
ID=15971479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5174034A Pending JPH0729375A (ja) | 1993-07-14 | 1993-07-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0729375A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08235865A (ja) * | 1995-02-28 | 1996-09-13 | Nec Corp | 半導体記憶装置 |
| US6185141B1 (en) | 1999-12-03 | 2001-02-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device allowing efficient evaluation of fast operation |
| US6975559B2 (en) * | 2002-05-31 | 2005-12-13 | Stmicroelectronics S.R.L. | Device and method for reading non-volatile memories having at least one pseudo-parallel communication interface |
| WO2007099579A1 (ja) * | 2006-02-28 | 2007-09-07 | Fujitsu Limited | Ｒａｍマクロ、そのタイミング生成回路 |
| JP2008097699A (ja) * | 2006-10-11 | 2008-04-24 | Nec Electronics Corp | 半導体記憶装置 |
-
1993
- 1993-07-14 JP JP5174034A patent/JPH0729375A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08235865A (ja) * | 1995-02-28 | 1996-09-13 | Nec Corp | 半導体記憶装置 |
| US6185141B1 (en) | 1999-12-03 | 2001-02-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device allowing efficient evaluation of fast operation |
| US6975559B2 (en) * | 2002-05-31 | 2005-12-13 | Stmicroelectronics S.R.L. | Device and method for reading non-volatile memories having at least one pseudo-parallel communication interface |
| WO2007099579A1 (ja) * | 2006-02-28 | 2007-09-07 | Fujitsu Limited | Ｒａｍマクロ、そのタイミング生成回路 |
| US8000157B2 (en) | 2006-02-28 | 2011-08-16 | Fujitsu Limited | RAM macro and timing generating circuit thereof |
| JP2008097699A (ja) * | 2006-10-11 | 2008-04-24 | Nec Electronics Corp | 半導体記憶装置 |
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