JP2008027544A - 半導体記憶装置及びそのテスト方法 - Google Patents
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Abstract
【課題】より短時間にリークテストが可能な半導体記憶装置を提供する。
【解決手段】プリチャージ回路３０によってメインビット線対をプリチャージした後に、全ての階層スイッチ４０をオフ状態にして、全てのサブビット線対を、所定のポーズ期間、フローティング状態にする。その後、全てのメモリセル１０からデータを読み出し、読み出したデータの値に応じて、そのメモリセル１０からのリークの有無を判断する。
【選択図】図１
【解決手段】プリチャージ回路３０によってメインビット線対をプリチャージした後に、全ての階層スイッチ４０をオフ状態にして、全てのサブビット線対を、所定のポーズ期間、フローティング状態にする。その後、全てのメモリセル１０からデータを読み出し、読み出したデータの値に応じて、そのメモリセル１０からのリークの有無を判断する。
【選択図】図１
Description
本発明は、メモリセルのセルトランジスタリーク不良を検出するためのテスト回路を備えた半導体記憶装置及びそのテスト方法に関するものである。
システムＬＳＩには、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）やＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）等の半導体記憶装置が混載され、システムＬＳＩのチップ面積に占める半導体記憶装置の割合は年々上昇してきている。
これらの半導体記憶装置には、トランジスタ（アクセストランジスタと呼ぶ）とキャパシタ（メモリセルキャパシタと呼ぶ）とが直列に接続されたメモリセルを有するものがある。このような半導体記憶装置において、例えば、アクセストランジスタのノードと基板とで形成されるＰＮ接合等に欠陥があると、欠陥メモリセルによって生じるリークにより、サブビット線のレベルが低下する場合がある。この場合には、同じサブビット線に接続された、他の正常なメモリセルのノードの電位も低下する。特に、正常なメモリセルのメモリセルキャパシタに書込まれているデータがＨレベルの場合には、アクセストランジスタのソースとドレイン間の電位差が、より大きくなるため、アクセストランジスタによるリークが加速され、正常なメモリセルのデータが失われる恐れがある（いわゆるディスターブ状態）。そのため、このような欠陥メモリセルは、検査でスクリーニングする必要がある。
従来の半導体記憶装置には、サブビット線の電位が低下した場合などの過酷な状況下での動作マージンの検査が可能な半導体記憶装置がある（たとえば、特許文献１を参照）。これは、メインビット線対とサブビット線対から成る階層構成とした半導体記憶装置において、サブビット線対の電位を低下させた状態で、動作マージンの検査を行なうものである。すなわち、この半導体記憶装置では、あるメモリセルのブロックにおいて、１つのサブビット線対をプリチャージした後、そのサブビット線対をフローティング状態にし、さらにメインビット線対を構成するメインビット線同士を短絡させることによって、サブビット線対の電位を低下させ、その状態で動作マージンの確認を行なっている。この検査によれば、リークに対してマージンのある半導体記憶装置を選別することが可能になる。
特開平８−１９５１００号公報
しかしながら、上記の半導体記憶装置は、ブロック単位でテストを行なうので、半導体記憶装置の容量が大きくなって、ブロック数が多くなればなるほど検査時間が長大化し、検査コストの増加を招いてしまうという問題がある。また、メモリセルのリークそのものを検出するテストではない。
本発明は、上記の問題に着目してなされたものであり、より短時間にリークテストが可能な半導体記憶装置を提供することを目的としている。
前記の課題を解決するため、本発明の一態様は、
メインビット線と相補メインビット線とから成る複数のメインビット線対と、
前記メインビット線対毎に対応して複数設けられ、サブビット線と相補サブビット線とから成るサブビット線対と、
前記サブビット線対と交差して配置された複数のワード線と、
前記サブビット線と前記ワード線との交点、及び前記相補サブビット線と前記ワード線との交点に設けられたメモリセルと、
前記サブビット線毎に対応して、対応するサブビット線とそのサブビット線が対応するメインビット線との間に設けられたサブビット線用階層スイッチと、
前記相補サブビット線毎に対応して、その相補サブビット線とその相補サブビット線が対応する相補メインビット線との間に設けられた相補サブビット線用階層スイッチとを有する半導体記憶装置であって、
所定のテストモード信号が入力されると、前記サブビット線用階層スイッチ及び相補サブビット線用階層スイッチの全てを、オフ状態にする階層スイッチ制御部を備えたことを特徴とする。
メインビット線と相補メインビット線とから成る複数のメインビット線対と、
前記メインビット線対毎に対応して複数設けられ、サブビット線と相補サブビット線とから成るサブビット線対と、
前記サブビット線対と交差して配置された複数のワード線と、
前記サブビット線と前記ワード線との交点、及び前記相補サブビット線と前記ワード線との交点に設けられたメモリセルと、
前記サブビット線毎に対応して、対応するサブビット線とそのサブビット線が対応するメインビット線との間に設けられたサブビット線用階層スイッチと、
前記相補サブビット線毎に対応して、その相補サブビット線とその相補サブビット線が対応する相補メインビット線との間に設けられた相補サブビット線用階層スイッチとを有する半導体記憶装置であって、
所定のテストモード信号が入力されると、前記サブビット線用階層スイッチ及び相補サブビット線用階層スイッチの全てを、オフ状態にする階層スイッチ制御部を備えたことを特徴とする。
これにより、全てのサブビット線を、一括してフローティング状態にすることができる。それゆえ、例えば、メモリセルのリークテスト時に、全てのメモリセルのリーク促進を一括して行なえる。すなわち、リークテスト時間の短縮が可能になる。
また、本発明の一態様は、
メインビット線と相補メインビット線とから成る複数のメインビット線対と、
前記メインビット線対毎に対応して複数設けられ、サブビット線と相補サブビット線とから成るサブビット線対と、
前記サブビット線対と交差して配置された複数のワード線と、
前記サブビット線と前記ワード線との交点、及び前記相補サブビット線と前記ワード線との交点に設けられたメモリセルと、
前記サブビット線毎に対応して、対応するサブビット線とそのサブビット線が対応するメインビット線との間に設けられたサブビット線用階層スイッチと、
前記相補サブビット線毎に対応して、その相補サブビット線とその相補サブビット線が対応する相補メインビット線との間に設けられた相補サブビット線用階層スイッチとを有する半導体記憶装置であって、
所定のテストモード信号が入力されると、前記サブビット線用階層スイッチの全て、又は前記相補サブビット線用階層スイッチの全てをオフ状態にする階層スイッチ制御部を備えたことを特徴とする。
メインビット線と相補メインビット線とから成る複数のメインビット線対と、
前記メインビット線対毎に対応して複数設けられ、サブビット線と相補サブビット線とから成るサブビット線対と、
前記サブビット線対と交差して配置された複数のワード線と、
前記サブビット線と前記ワード線との交点、及び前記相補サブビット線と前記ワード線との交点に設けられたメモリセルと、
前記サブビット線毎に対応して、対応するサブビット線とそのサブビット線が対応するメインビット線との間に設けられたサブビット線用階層スイッチと、
前記相補サブビット線毎に対応して、その相補サブビット線とその相補サブビット線が対応する相補メインビット線との間に設けられた相補サブビット線用階層スイッチとを有する半導体記憶装置であって、
所定のテストモード信号が入力されると、前記サブビット線用階層スイッチの全て、又は前記相補サブビット線用階層スイッチの全てをオフ状態にする階層スイッチ制御部を備えたことを特徴とする。
これにより、サブビット線の全て、又は相補サブビット線の全てを、一括してフローティング状態にすることができる。それゆえ、例えば、サブビット線に繋がるメモリセルと相補サブビット線に繋がるメモリセルとの両方からリークがある場合にも、リークの検出が可能になる。
また、本発明の一態様は、
上記の半導体記憶装置のテスト方法であって、
前記メインビット線対をプリチャージするプリチャージステップと、
前記プリチャージステップの終了後に、前記所定のテストモード信号を前記階層スイッチ制御部に与えるとともに、前記メモリセルを構成するトランジスタの基板電位の絶対値を大きくするリーク加速ステップと、
を有することを特徴とする。
上記の半導体記憶装置のテスト方法であって、
前記メインビット線対をプリチャージするプリチャージステップと、
前記プリチャージステップの終了後に、前記所定のテストモード信号を前記階層スイッチ制御部に与えるとともに、前記メモリセルを構成するトランジスタの基板電位の絶対値を大きくするリーク加速ステップと、
を有することを特徴とする。
これにより、メモリセルのリークテスト時に、リークを加速することができるうえ、リークを引き起こすメモリセルを、より感度よく検出することが可能になる。
本発明によれば、リークテスト時に、全てのサブビット線をフローティング状態にすることができるので、全てのサブビット線におけるリークの促進を一括して行なえ、より短時間にリークテストを行なうことが可能になる。
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の各実施形態や変形例の説明において、一度説明した構成要素と同様の機能を有する構成要素については、同一の符号を付して説明を省略する。
《発明の実施形態１》
図１は、本発明の実施形態１に係る半導体記憶装置１００の構成を示すブロック図である。半導体記憶装置１００は、図１に示すように、メモリセル１０、センスアンプ２０（図中ではＳＡと略記）、プリチャージ回路３０（図中ではＰＲと略記）、及び階層スイッチ４０をそれぞれ複数備え、さらに１つの階層スイッチ制御部５０を備えている。
図１は、本発明の実施形態１に係る半導体記憶装置１００の構成を示すブロック図である。半導体記憶装置１００は、図１に示すように、メモリセル１０、センスアンプ２０（図中ではＳＡと略記）、プリチャージ回路３０（図中ではＰＲと略記）、及び階層スイッチ４０をそれぞれ複数備え、さらに１つの階層スイッチ制御部５０を備えている。
図１において、ＳＢＬ０〜３は、サブビット線である。また、／ＳＢＬ０〜３は、相補サブビット線である。そして、サブビット線と相補サブビット線とによって、サブビット線対が構成されている。図１の例では、サブビット線ＳＢＬ０と相補サブビット線／ＳＢＬ０、サブビット線ＳＢＬ１と相補サブビット線／ＳＢＬ１、サブビット線ＳＢＬ２と相補サブビット線／ＳＢＬ２、サブビット線ＳＢＬ３と相補サブビット線／ＳＢＬ３が、それぞれサブビット線対を構成している。
ＭＢＬ０〜１は、メインビット線である。また、／ＭＢＬ０〜１は、相補メインビット線である。そして、メインビット線と相補メインビット線とによって、メインビット線対が構成されている。図１の例では、代表で、メインビット線ＭＢＬ０と相補メインビット線／ＭＢＬ０から成るメインビット線対と、メインビット線ＭＢＬ１と相補メインビット線／ＭＢＬ１から成るメインビット線対とを図示している。
それぞれのメインビット線には、４つのサブビット線（サブビット線ＳＢＬ０〜３）が対応して配置されている。そして、各メインビット線と、それに対応するサブビット線とは、階層スイッチ４０を介して接続されている。ここで、各メインビット線と、それに対応するサブビット線とを接続する階層スイッチ４０をサブビット線用階層スイッチと呼ぶ。
同様に、それぞれの相補メインビット線には、４つの相補サブビット線（相補サブビット線／ＳＢＬ０〜３）が対応して設けられており、各相補メインビット線と、それに対応する相補サブビット線とは、階層スイッチ４０を介して接続されている。相補メインビット線と、それに対応する相補サブビット線とを接続する階層スイッチ４０を相補サブビット線用階層スイッチと呼ぶ。なお、図１（及び実施形態１以降の各実施形態の説明に使用する図）では、サブビット線と相補サブビット線は、それぞれ、メインビット線ＭＢＬ０に対応するものと、相補メインビット線／ＭＢＬ０に対応するものにのみ、代表で符号（ＳＢＬ０等）を付してある。
ＷＬ０〜ＷＬ３・・・は、ワード線であり、サブビット線対と交差して配置されている。
メモリセル１０は、ワード線とサブビット線との交点、及びワード線と相補サブビット線との交点に設けられている。ここで、図１に示すように、交差するワード線が同じであるサブビット線を含むメモリセルのブロックをサブアレー（図１中のＢ０〜Ｂ３）と呼ぶことにする。図１の例では、４つのサブアレーがある。
メモリセル１０は、具体的には、アクセストランジスタ１１とメモリセルキャパシタ１２とを備えている。アクセストランジスタ１１のゲート端子は、対応するワード線と接続されている。また、アクセストランジスタ１１の残りの２端子のうちの一方の端子は、対応するサブビット線又は相補サブビット線と接続され、他方の端子は、メモリセルキャパシタ１２の一方の電極（ストレージノードと呼ぶ）と接続されている。また、メモリセルキャパシタ１２の残りの電極（セルプレートと呼ぶ）は、セルプレート電圧ＶＣＰが印加されている。
したがって、ワード線にＨレベル（以下、アレー電圧又はＶＤＤ電圧とも呼ぶ）が印加されると、そのワード線と接続されたメモリセル１０に対応したサブビット線には、電荷が出力される（すなわち、データが読み出される）。
センスアンプ２０は、各メインビット線対に対応して設けられており、入力されたセンスアンプイネーブル信号ＳＡＥがＨレベルの場合に、メインビット線と、相補メインビット線との電位差を増幅するようになっている。
プリチャージ回路３０は、各メインビット線対に対応して設けられており、プリチャージイネーブル信号ＰＲＥがＨレベルの場合に、対応するメインビット線対を、プリチャージ電位ＶＢＰにプリチャージするようになっている。具体的には、プリチャージ回路３０は、図１に示すように、２つのプリチャージトランジスタＴｐｒを備えている。プリチャージイネーブル信号ＰＲＥがＨレベルの場合に、２つのプリチャージトランジスタＴｐｒがオンになる。
各階層スイッチ４０は、この例では、トランジスタである。各階層スイッチ４０のゲート端子には、後に詳述するように、階層スイッチ制御部５０の出力信号が入力されている。ゲート端子に入力された信号がＨレベルの場合に、その階層スイッチ４０はオンになり、その階層スイッチ４０に対応したサブビット線がメインビット線と電気的に接続される。
階層スイッチ制御部５０は、１つのインバータ回路５１と、複数のＡＮＤ回路５２とを備え、テストモード信号Ｓ１が入力されている。テストモード信号Ｓ１は、リークの促進を行なうか否かを示す信号である。
インバータ回路５１は、テストモード信号Ｓ１を反転させた信号を出力するようになっている。
ＡＮＤ回路５２は、各サブアレーに１つずつ対応して設けられている。各ＡＮＤ回路５２の一方の入力端子には、インバータ回路５１の出力が入力され、他方の入力端子には、階層スイッチ制御信号（ＫＳＷ０〜３の何れか）が入力されている。また、ＡＮＤ回路５２の出力は、対応するサブアレー内の階層スイッチ４０のゲート端子と接続されている。
（半導体記憶装置１００の動作）
上記の半導体記憶装置１００では、図２のフローチャートに示すステップで、各サブビット線のリークテストが行なわれる。以下、リークテストが行なわれる間の、階層スイッチ制御信号等の各信号に関するタイミングチャート（図３）を参照しつつ各ステップにおける処理を説明する。
上記の半導体記憶装置１００では、図２のフローチャートに示すステップで、各サブビット線のリークテストが行なわれる。以下、リークテストが行なわれる間の、階層スイッチ制御信号等の各信号に関するタイミングチャート（図３）を参照しつつ各ステップにおける処理を説明する。
（ステップＳＴ００１）
このステップでは、テストモード信号Ｓ１をＬレベルに設定する（この状態を通常テストモードと呼ぶ）。
このステップでは、テストモード信号Ｓ１をＬレベルに設定する（この状態を通常テストモードと呼ぶ）。
（ステップＳＴ００２）
このステップでは、全てのメモリセル１０にデータを書込んだ後、メインビット線をプリチャージして、リークテストの準備をする。本実施形態では、具体的には、データとして１（Ｈレベル）を書込む。そして、プリチャージイネーブル信号ＰＲＥをＨレベルにし、各プリチャージ回路３０の２つのプリチャージトランジスタＴｐｒをオンにする。
このステップでは、全てのメモリセル１０にデータを書込んだ後、メインビット線をプリチャージして、リークテストの準備をする。本実施形態では、具体的には、データとして１（Ｈレベル）を書込む。そして、プリチャージイネーブル信号ＰＲＥをＨレベルにし、各プリチャージ回路３０の２つのプリチャージトランジスタＴｐｒをオンにする。
（ステップＳＴ００３）
このステップでは、全ての階層スイッチ４０をオフに設定して、全てのサブビット線をフローティング状態にする（この状態を階層スイッチオフモードと呼ぶ）。
このステップでは、全ての階層スイッチ４０をオフに設定して、全てのサブビット線をフローティング状態にする（この状態を階層スイッチオフモードと呼ぶ）。
具体的には、Ｈレベルのテストモード信号Ｓ１をインバータ回路５１に入力する。本実施形態では、図３のタイミングチャートに示すように、時刻ｔ０にテストモード信号Ｓ１をＨレベルに設定している。
テストモード信号Ｓ１がＨレベルに設定されると、インバータ回路５１の出力がＬレベルになり、全てのＡＮＤ回路５２は、階層スイッチ制御信号（ＫＳＷ０〜３）の状態によらずＬレベルの信号を出力する。その結果、全ての階層スイッチ４０はオフになり、全てのサブビット線が、メインビット線から電気的に切り離されて、フローティング状態になる。すなわち、この状態では、全てのサブビット線は、プリチャージ回路３０によって、プリチャージされることはない。
（ステップＳＴ００４）
このステップでは、サブビット線のリークを促進するために、半導体記憶装置１００を一定期間静止（ポーズ）状態にする。本実施形態では、図３のｔ２〜ｔ３の間が静止（ポーズ）状態であるものとする。
このステップでは、サブビット線のリークを促進するために、半導体記憶装置１００を一定期間静止（ポーズ）状態にする。本実施形態では、図３のｔ２〜ｔ３の間が静止（ポーズ）状態であるものとする。
例えば、サブビット線ＳＢＬ０と基板（基板電位をＶＢＢとする）との間にリークパスがあった場合には、サブビット線ＳＢＬ０は、プリチャージ回路によってプリチャージされないので、図３に示すように、徐々に電位レベルが低下し、遂には基板電位ＶＢＢまで低下してしまう。
（ステップＳＴ００５）
このステップでは、再びテストモード信号Ｓ１をＬレベルに戻す。それにより、階層スイッチ制御信号によって、各階層スイッチ４０のオン／オフ制御が可能になる。図３の例では、時刻ｔ３に、テストモード信号Ｓ１がＬレベルに戻っている。
このステップでは、再びテストモード信号Ｓ１をＬレベルに戻す。それにより、階層スイッチ制御信号によって、各階層スイッチ４０のオン／オフ制御が可能になる。図３の例では、時刻ｔ３に、テストモード信号Ｓ１がＬレベルに戻っている。
（ステップＳＴ００６）
このステップでは、全メモリセルのデータの読み出し動作を行う。これには、まずプリチャージイネーブル信号ＰＲＥをＨレベルにして、プリチャージを行なう。次に、所定のワード線をＨレベルに立ち上げ、メモリセルからデータ（この例では１が書込まれている）を読み出す。そして、センスアンプイネーブル信号ＳＡＥをＨレベルにして、センスアンプ２０によって、メインビット線と、相補メインビット線との電位差を増幅する。センスアンプ２０の出力がデータの１を示していない場合には、リークがあったことになる。
このステップでは、全メモリセルのデータの読み出し動作を行う。これには、まずプリチャージイネーブル信号ＰＲＥをＨレベルにして、プリチャージを行なう。次に、所定のワード線をＨレベルに立ち上げ、メモリセルからデータ（この例では１が書込まれている）を読み出す。そして、センスアンプイネーブル信号ＳＡＥをＨレベルにして、センスアンプ２０によって、メインビット線と、相補メインビット線との電位差を増幅する。センスアンプ２０の出力がデータの１を示していない場合には、リークがあったことになる。
図３に示した例では、時刻ｔ４からｔ５の期間にプリチャージを行なっている。上記のように、サブビット線ＳＢＬ０と基板（基板電位をＶＢＢとする）との間にリークパスがあったとすれば、サブビット線ＳＢＬ０の電位は、基板電位ＶＢＢレベルにまで低下しているので、サブビット線ＳＢＬ０にプリチャージを行なったとしても、電位は回復しない。次いで、時刻ｔ７に、何れか１つのワード線をＨレベルにすると、サブビット線ＳＢＬ０の電位は、上昇はするが、プリチャージ電位ＶＢＰには到達しない。
この状態で、時刻ｔ８にセンスアンプイネーブル信号ＳＡＥをＨレベルにして、センスアンプ２０によって増幅を行なうと、サブビット線ＳＢＬ０はＶＳＳ電位に増幅され、相補サブビット線／ＳＢＬ０はＶＤＤに増幅される。
本来ならば、サブビット線ＳＢＬ０の電位は、データの１が読み出されたことにより、ＶＤＤ電位にならなければならない。しかし、サブビット線ＳＢＬ０の電位は、ＶＳＳ電位であり、データが正しく読み出せないことになる。すなわち、読み出し中のメモリセル１０が不良（リーク不良）であると判定できるわけである。同様に、全てのメモリセル１０について、読み出しを行なって良否を判定する。
上記のように、本実施形態によれば、リークテスト時に、全てのサブビット線を、一括してフローティング状態にすることができるので、全てのサブビット線におけるリークの促進を一括して行なえる。それゆえ、リークテスト時間の短縮が可能になる。
《発明の実施形態２》
図４は、本発明の実施形態２に係る半導体記憶装置２００の構成を示すブロック図である。半導体記憶装置２００は、図４に示すように、半導体記憶装置１００の階層スイッチ制御部５０を階層スイッチ制御部２１０に置き換えて構成されている。
図４は、本発明の実施形態２に係る半導体記憶装置２００の構成を示すブロック図である。半導体記憶装置２００は、図４に示すように、半導体記憶装置１００の階層スイッチ制御部５０を階層スイッチ制御部２１０に置き換えて構成されている。
階層スイッチ制御部２１０は、ＡＮＤ回路２１１及びＡＮＤ回路２１２をそれぞれ複数備え、さらにインバータ回路２１３とインバータ回路２１４とをそれぞれ１つずつ備え、テストモード信号Ｓ１とテストモード信号Ｓ２とが入力されている。本実施形態では、テストモード信号Ｓ１は、サブビット線のリークの促進を行なうか否かを示す信号である。また、テストモード信号Ｓ２は、相補サブビット線のリークの促進を行なうか否かを示す信号である。
ＡＮＤ回路２１１は、各サブアレーに１つずつ対応して設けられている。各ＡＮＤ回路２１１の一方の入力端子にはインバータ回路２１３の出力が入力され、他方の入力端子には階層スイッチ制御信号（ＫＳＷ０〜３の何れか１つ）が入力されている。また、ＡＮＤ回路２１１の出力は、サブビット線とメインビット線とを接続する階層スイッチ４０と接続されている。
また、ＡＮＤ回路２１２も、各サブアレーに１つずつ対応して設けられている。各ＡＮＤ回路２１２の一方の入力端子にインバータ回路２１４の出力が入力され、他方の入力端子に階層スイッチ制御信号（ＫＳＷ０〜３の何れか）が入力されている。また、ＡＮＤ回路２１２の出力は、相補サブビット線と相補メインビット線とを接続する階層スイッチ４０と接続されている。
インバータ回路２１３は、テストモード信号Ｓ１を反転させた信号を出力するようになっている。また、インバータ回路２１４は、テストモード信号Ｓ２を反転させた信号を出力するようになっている。
上記の半導体記憶装置２００では、例えば、図５のタイミングチャートに示すように、テストモード信号Ｓ１をＨレベルにして、サブビット線をフローティング状態にする。また、相補サブビット線は、プリチャージしておく。この状態で、サブビット線につながるメモリセル１０の読み出しを行なって、リークの有無を判定する。同様にして、でテストモード信号Ｓ２をＨレベルにして、相補サブビット線をフローティング状態にして、サブビット線につながるメモリセル１０のリークテストを行なう。
例えば、サブビット線と相補サブビット線の両方にリークを生じる場合に、サブビット線と相補サブビット線とを両方ともフローティング状態にすると、サブビット線と相補サブビット線との間にセンスアンプで増幅可能な電位差を生じて、正しいデータとして読み出せてしまい、その結果、リークを検出できないケースが想定される。しかし、本実施形態では、上記のように、サブビット線と相補サブビット線とをそれぞれ別個に、フローティング状態にするか否かを制御できるので、サブビット線及び相補サブビット線のうちの一方は、プリチャージ電位ＶＢＰレベルに保持できる。すなわち、半導体記憶装置２００では、より確実にメモリセルのリーク有無の判定を行なうことが可能になる。
なお、テストモード信号Ｓ２は、上記のリークテストのためだけのために生成した信号であってもよいし、例えば、アドレス信号等のように既存の信号を用いてもよい。
《発明の実施形態３》
リークのあるサブビット線の電位をより短時間に、ＶＢＢレベルに低下させることが可能な半導体記憶装置の例を説明する。
リークのあるサブビット線の電位をより短時間に、ＶＢＢレベルに低下させることが可能な半導体記憶装置の例を説明する。
図６は、本発明の実施形態３に係る半導体記憶装置３００の構成を示すブロック図である。半導体記憶装置３００は、図６に示すように、実施形態１の半導体記憶装置１００に対して、センスアンプ制御部３１０を追加して構成されている。
センスアンプ制御部３１０は、センスアンプイネーブル信号ＳＡＥとテストモード信号Ｓ３（後述）とが入力され、センスアンプ２０を制御するセンスアンプイネーブル信号ＳＡＥ０を出力するようになっている。すなわち、本実施形態では、センスアンプ２０は、センスアンプイネーブル信号ＳＡＥの代わりに、センスアンプイネーブル信号ＳＡＥ０によって制御される。
センスアンプ制御部３１０は、具体的には、インバータ回路３１１とＡＮＤ回路３１２とを備えている。
インバータ回路３１１は、テストモード信号Ｓ３を反転して出力するようになっている。テストモード信号Ｓ３は、センスアンプ２０を非活性化するための信号である。
ＡＮＤ回路３１２は、センスアンプイネーブル信号ＳＡＥと、インバータ回路３１１の出力とが入力されている。ＡＮＤ回路３１２の出力が、センスアンプイネーブル信号ＳＡＥ０として、センスアンプ２０に入力されている。したがって、テストモード信号Ｓ３がＨレベルの場合には、センスアンプイネーブル信号線ＳＡＥの信号レベルに係わらず、センスアンプイネーブル信号ＳＡＥ０は常にＬレベルになる。それにより、センスアンプ２０は、起動せず、メインビット線対に現れる電位差の増幅動作を行わない。すなわち、テストモード信号Ｓ３がＨレベルの場合には、センスアンプ２０は非活性化される。
上記の半導体記憶装置３００では、図７のタイミングチャートに示すように、ポーズ状態の期間は、リークテストのために選択したワード線をＨレベルにする。また、この期間は、テストモード信号Ｓ３もＨレベルにして、センスアンプイネーブル信号ＳＡＥのレベルに係わらず、センスアンプ２０を非活性化する。したがって、ワード線がＨレベルであっても、サブビット線のレベルがリークによって十分に下がりきらないうちに、増幅動作が行なわれることがない。
また、Ｈレベルのワード線につながるメモリセル１０では、アクセストランジスタ１１がターンオンしている。そのため、サブビット線と、メモリセルキャパシタ１２のストレージノードとは電気的に接続された状態になる。したがって、例えばアクセストランジスタ１１におけるメモリセルキャパシタ１２側のノードと基板とで形成されるＰＮ接合が、欠陥によってショートしている場合に、アクセストランジスタ１１がオン状態であると、アクセストランジスタ１１がオフの場合よりも流れ得る電流量が増える。そのため、急速にサブビット線のプリチャージ電位ＶＢＰは低下する。
すなわち、リークのあるサブビット線の電位は、実施形態１等の半導体記憶装置よりも、短時間にＶＢＢレベルに低下する。しかも、ワード線がＨレベルである期間には、センスアンプが非活性化されるので、サブビット線のレベルがリークによって十分に下がりきらないうちに増幅動作を行なって、誤ったテスト結果を出してしまう可能性が少ない。したがって、本実施形態によれば、より高速に、かつ高感度にリークテストを行なうことが可能になる。
なお、実施形態１〜３の半導体記憶装置には、予備のメモリセル（冗長セル）を設けてもよい。冗長セルがあれば、リークを生じさせるメモリセル（欠陥メモリセル）があっても、欠陥メモリセルを冗長セルと置き換えることによって、半導体記憶装置を使用できる。
この場合、例えば、欠陥メモリセルをワード線単位の予備メモリセル（ロウ冗長セル）で置換えるとすれば、欠陥メモリセルは、サブビット線に物理的には接続されたままである。そのため、欠陥メモリセルが接続されているサブビット線のレベルは、リークにより低下し、そのサブビット線に繋がる他の正常なメモリセルに悪影響を及ぼす。
すなわち、欠陥メモリセルに繋がるサブビット線は、使用しないことが望ましい。それには、実施形態１〜３で説明したリークテストにおいて、欠陥メモリセルが存在すると判定されたサブビット線は、メインビット線単位の予備メモリセル（コラム冗長セル）に置換えるとよい。
また、実施形態１〜３の半導体記憶装置には、メモリセルを構成するトランジスタの基板電位を、リークテスト時に制御するようにしてもよい。例えば、リークテストにおいて、負電圧である基板電位ＶＢＢの絶対値を、半導体記憶装置の外部から電圧を印加して大きくすれば、サブビット線と基板間の電位差が大きくなる。それにより、サブビット線のリークを加速することができるうえ、リークを引き起こすメモリセルを、より感度よく検出することが可能になる。
また、１つのメインビット線に対して設けられるサブビット線の数は、例示であり、実施形態１〜３で示した数に限定されるものではない。
また、各信号を生成する論理回路等の構成も例示であり、上記の例に限定されるものではない。
また、各信号のレベル（Ｈレベル、Ｌレベル）と、それと対応する信号の意味も例示であり、上記の例に限定されるものではない。
また、上記の各構成要素は論理的に可能な範囲で種々に組み合わせてもよい。例えば、実施形態２の半導体記憶装置に対して、インバータ回路３１１とＡＮＤ回路３１２とを追加して、半導体記憶装置３００のようにセンスアンプを制御してもよい。
本発明に係る半導体記憶装置は、リークテスト時に、全てのサブビット線をフローティング状態にすることができるので、全てのサブビット線におけるリークの促進を一括して行なえ、より短時間にリークテストを行なうことが可能になるという効果を有し、メモリセルのセルトランジスタリーク不良を検出するためのテスト回路を備えた半導体記憶装置等及びそのテスト方法として有用である。
１０ メモリセル
１１ アクセストランジスタ
１２ メモリセルキャパシタ
２０ センスアンプ
３０ プリチャージ回路
４０ 階層スイッチ
５０ 階層スイッチ制御部
５１ インバータ回路
５２ ＡＮＤ回路
１００ 半導体記憶装置
２００ 半導体記憶装置
２１０ 階層スイッチ制御部
２１１ ＡＮＤ回路
２１２ ＡＮＤ回路
２１３ インバータ回路
２１４ インバータ回路
３００ 半導体記憶装置
３１０ センスアンプ制御部
３１１ インバータ回路
３１２ ＡＮＤ回路
ＭＢＬ０〜１ メインビット線
／ＭＢＬ０〜１ 相補メインビット線
ＳＢＬ０〜３ サブビット線
／ＳＢＬ０〜３ 相補サブビット線
１１ アクセストランジスタ
１２ メモリセルキャパシタ
２０ センスアンプ
３０ プリチャージ回路
４０ 階層スイッチ
５０ 階層スイッチ制御部
５１ インバータ回路
５２ ＡＮＤ回路
１００ 半導体記憶装置
２００ 半導体記憶装置
２１０ 階層スイッチ制御部
２１１ ＡＮＤ回路
２１２ ＡＮＤ回路
２１３ インバータ回路
２１４ インバータ回路
３００ 半導体記憶装置
３１０ センスアンプ制御部
３１１ インバータ回路
３１２ ＡＮＤ回路
ＭＢＬ０〜１ メインビット線
／ＭＢＬ０〜１ 相補メインビット線
ＳＢＬ０〜３ サブビット線
／ＳＢＬ０〜３ 相補サブビット線
Claims (5)
- メインビット線と相補メインビット線とから成る複数のメインビット線対と、
前記メインビット線対毎に対応して複数設けられ、サブビット線と相補サブビット線とから成るサブビット線対と、
前記サブビット線対と交差して配置された複数のワード線と、
前記サブビット線と前記ワード線との交点、及び前記相補サブビット線と前記ワード線との交点に設けられたメモリセルと、
前記サブビット線毎に対応して、対応するサブビット線とそのサブビット線が対応するメインビット線との間に設けられたサブビット線用階層スイッチと、
前記相補サブビット線毎に対応して、その相補サブビット線とその相補サブビット線が対応する相補メインビット線との間に設けられた相補サブビット線用階層スイッチとを有する半導体記憶装置であって、
所定のテストモード信号が入力されると、前記サブビット線用階層スイッチ及び相補サブビット線用階層スイッチの全てを、オフ状態にする階層スイッチ制御部を備えたことを特徴とする半導体記憶装置。 - メインビット線と相補メインビット線とから成る複数のメインビット線対と、
前記メインビット線対毎に対応して複数設けられ、サブビット線と相補サブビット線とから成るサブビット線対と、
前記サブビット線対と交差して配置された複数のワード線と、
前記サブビット線と前記ワード線との交点、及び前記相補サブビット線と前記ワード線との交点に設けられたメモリセルと、
前記サブビット線毎に対応して、対応するサブビット線とそのサブビット線が対応するメインビット線との間に設けられたサブビット線用階層スイッチと、
前記相補サブビット線毎に対応して、その相補サブビット線とその相補サブビット線が対応する相補メインビット線との間に設けられた相補サブビット線用階層スイッチとを有する半導体記憶装置であって、
所定のテストモード信号が入力されると、前記サブビット線用階層スイッチの全て、又は前記相補サブビット線用階層スイッチの全てをオフ状態にする階層スイッチ制御部を備えたことを特徴とする半導体記憶装置。 - 請求項１及び請求項２のうちの何れか１項の半導体記憶装置であって、
前記メインビット線対毎に対応して設けられ、対応するメインビット線対におけるメインビット線と相補メインビット線との電位差を増幅するセンスアンプと、
所定の制御信号が入力されると、前記センスアンプを非活性化するセンスアンプ制御部と、
をさらに備えたことを特徴とする半導体記憶装置。 - 請求項１及び請求項２のうちの何れか１項の半導体記憶装置であって、
さらに、前記メモリセルと置換して使用できる冗長メモリセルを備え、
前記メモリセルは、欠陥であった場合に、前記メインビット線の単位で、前記冗長メモリセルと置き換えられることを特徴とする半導体記憶装置。 - 請求項１及び請求項２のうちの何れか１項の半導体記憶装置のテスト方法であって、
前記メインビット線対をプリチャージするプリチャージステップと、
前記プリチャージステップの終了後に、前記所定のテストモード信号を前記階層スイッチ制御部に与えるとともに、前記メモリセルを構成するトランジスタの基板電位の絶対値を大きくするリーク加速ステップと、
を有することを特徴とする半導体記憶装置のテスト方法。
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