KR101069674B1 - 반도체 메모리 장치 및 이의 테스트 방법 - Google Patents

반도체 메모리 장치 및 이의 테스트 방법 Download PDF

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본 발명에 따른 반도체 메모리 장치는 메모리 셀과 연결된 비트라인 쌍과 상기 비트라인 쌍의 전위를 감지 증폭하기 위한 비트라인 센스앰프를 구비하는 반도체 메모리 장치로서, 테스트 모드에서 상기 비트라인 센스앰프를 비활성화 시키고, 상기 비트라인 쌍으로 테스트 전압을 인가하여 테스트를 수행할 수 있도록 구성되는 것을 특징으로 한다.
Figure R1020090050430
비트라인, 테스트

Description

반도체 메모리 장치 및 이의 테스트 방법{Semiconductor Memory Apparatus and a Test Method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 반도체 메모리 장치의 테스트에 관한 것이다.
반도체 메모리 장치가 대용량화, 고집적화 됨에 따라서 메모리 셀(Memory Cell)의 수가 급속히 증가하였고, 반도체 메모리 장치의 공정(Process) 역시 세밀해지고 있다. 이에 따라, 공정 결함(Defect)이 많이 발생하게 되었고, 특히 공정 중 반도체 메모리 장치에 구비되는 라인(Line) 간에 미세한 브리지(Micro Bridge)가 발생할 확률이 커지게 되었다. 상기 마이크로 브리지는 누설 전류(Leakage Current)를 발생시키는 원인이 되며, 상기 누설전류가 많아지면 반도체 메모리 장치의 동작 신뢰성을 담보하기 어렵다.
따라서, 상기 누설전류 발생 및 마이크로 브리지 유무를 검출하기 위해서 테스트가 수행된다. 일반적으로 반도체 메모리 장치에는 메모리 셀과 연결되는 무수히 많은 수의 비트라인(Bit Line)이 존재하고, 데이터를 전송하는 데이터 입출력 라인의 수도 많기 때문에, 상기 누설 전류 발생 및 마이크로 브리지 유무를 검출하 는 테스트를 수행하는 데에는 상당한 시간을 필요로 하게 된다. 특히, 기존에 메모리 셀의 누설전류를 검출하기 위해서는, 메모리 셀에 '1' 데이터를 저장한 후, 상기 메모리 셀이 연결된 워드라인(Word Line)을 개별적으로 인에이블시켜 전류누설 유무를 확인해야 하는 복잡한 과정을 거쳐야 했다. 따라서, 반도체 메모리 장치의 테스트를 수행하는데 많은 시간을 필요로 했으며, 이는 곧 비용 증가의 문제로 직결되었다.
본 발명은 상기와 같은 문제점을 해결하기 위해서 짧은 시간에 효율적으로 반도체 메모리 장치의 결함을 테스트할 수 있는 반도체 메모리 장치 및 이의 테스트 방법을 제공하는데 그 목적이 있다.
본 발명의 일 실시예에 다른 반도체 메모리 장치는 테스트 모드에서 상기 비트라인 센스앰프를 비활성화 시키고, 상기 비트라인 쌍으로 테스트 전압을 인가하여 테스트를 수행할 수 있도록 구성된다.
본 발명의 다른 실시예에 다른 반도체 메모리 장치는 메모리 셀과 연결되는 복수개의 비트라인 쌍, 상기 복수개의 비트라인 쌍의 전위를 감지 증폭하는 비트라인 센스앰프 그룹, 복수개의 제어 컬럼 선택신호에 따라 턴온/턴오프 여부가 제어되는 제 1 스위칭 트랜지스터 그룹을 통해 상기 복수개의 비트라인 쌍과 연결되도록 구성된 제 1 데이터 입출력 라인들, 복수개의 제어 입출력 스위칭 신호에 따라 턴온/턴오프 여부가 제어되는 제 2 스위칭 트랜지스터 그룹을 통해 상기 제 1 데이터 입출력 라인들과 연결되도록 구성된 제 2 데이터 입출력 라인들 및 테스트 모드 신호에 응답하여 상기 제 2 데이터 입출력 라인들로 테스트 전압을 인가하도록 구성된 테스트 전압 인가부를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치의 테스트 방법은 메모리 셀과 연결되는 복수개의 비트라인 쌍, 제 1 스위칭 트랜지스터 그룹을 통해 상기 복수개 의 비트라인 쌍과 연결되는 제 1 데이터 입출력 라인 및 제 2 스위칭 트랜지스터 그룹을 통해 상기 제 1 데이터 입출력 라인과 연결되는 제 2 데이터 입출력 라인을 구비하는 반도체 메모리 장치의 테스트 방법으로서, 테스트 모드 신호가 인에이블 되면 상기 제 2 데이터 입출력 라인으로 테스트 전압을 인가하여 상기 제 2 데이터 입출력 라인의 누설전류 발생 여부를 테스트 하는 단계를 포함한다.
또한, 본 발명의 실시예에 따른 반도체 메모리 장치의 테스트 방법은 제 1 레벨의 데이터를 메모리 셀에 저장하는 단계, 테스트 모드 신호가 인에이블 되면 상기 메모리 셀과 연결된 복수개의 비트라인 쌍을 감지 증폭하는 비트라인 센스앰프 그룹을 비활성화 시키는 단계, 상기 테스트 모드 신호가 인에이블 되면 상기 복수개의 비트라인 쌍으로 테스트 전압을 인가하여 상기 복수개의 비트라인 쌍을 상기 테스트 전압 레벨로 만드는 단계 및 상기 메모리 셀에 저장된 데이터를 리드하는 단계를 포함한다.
본 발명에 의하면, 데이터 입출력 라인을 통해 비트라인 쌍을 원하는 테스트 전압 레벨로 만들어 테스트를 수행함으로써, 테스트 시간을 획기적으로 감축시키고, 효율적으로 마이크로 브리지 유무 및 누설전류 유무를 검출할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 개략적인 구성을 보여주는 도면이다. 본 발명의 실시예에 따른 반도체 메모리 장치(1)는 테스트 모드 신호(TM)가 인가되어 테스트 모드(Test Mode)에 진입하면, 비트라인 센스앰프(100) 를 비활성화 시키고, 상기 비트라인 쌍(BL, BLB)을 테스트 전압 레벨(V1, V2)로 만들어 테스트를 수행한다. 도 1에서, 본 발명의 실시예에 따른 반도체 메모리 장치(1)는 비트라인 쌍(BL, BLB), 비트라인 센스앰프(100), 제어부(200), 데이터 입출력 라인(IO, IOB) 및 테스트 전압 인가부(300)를 포함한다. 상기 비트라인 쌍은 비트라인(BL)과 비트바라인(BLB)으로 구성되고, 상기 비트라인(BL)은 메모리 셀(memory cell)과 연결된다. 상기 비트라인 센스앰프(100)는 비트라인 쌍(BL, BLB)의 전위를 감지 증폭한다. 상기 비트라인 센스앰프(100)는 두 개의 전원단자(RTO, SB)를 구비하고, 상기 두 개의 전원단자(RTO, SB)로 전압을 공급받아 구동된다. 상기 제어부(200)는 테스트 모드 신호(TM) 및 비트라인 이퀄라이징 신호(BLEQ)를 입력 받아 상기 비트라인 센스앰프(100)의 활성화 여부를 결정하도록 구성된다. 상기 테스트 모드 신호(TM)는 반도체 메모리 장치의 테스트를 위해 반도체 메모리 장치가 테스트 모드로 진입하게 하는 신호이고, 상기 비트라인 이퀄라이징 신호(BLEQ)는 반도체 메모리 장치의 프리차지 동작 시에, 비트라인 쌍(BL, BLB)을 비트라인 프리차지 전압(VBLP) 레벨로 이퀄라이즈 시킬 수 있도록 인에이블 되는 신호이다.
상기 제어부(200)는 테스트를 위해 상기 테스트 모드 신호(TM)가 인에이블되면 상기 비트라인 센스앰프(100)의 두 전원단자(RTO, SB)로 어떤 전압도 공급되지 않도록 하여 상기 비트라인 센스앰프(100)를 비활성화시킨다. 즉, 상기 비트라인 센스앰프(100)의 두 전원단자(RTO, SB)를 플로팅(Floating) 시킨다. 상기 제어부(200)는 비트라인 프리차지 신호 생성부(210) 및 제 1 프리차지부(220)로 구성된 다. 상기 비트라인 프리차지 신호 생성부(210)는 상기 테스트 모드 신호(TM) 및 상기 비트라인 이퀄라이징 신호(BLEQ)를 입력 받아 비트라인 프리차지 신호(TBLEQ)를 생성한다. 상기 비트라인 프리차지 신호 생성부(210)는 테스트 모드 신호(TM)가 인에이블 되면 상기 비트라인 프리차지 신호(TBLEQ)를 디스에이블 시키고, 상기 테스트 모드 신호(TM)가 디스에이블 되면 상기 비트라인 이퀄라이징 신호(BLEQ)를 상기 비트라인 프리차지 신호(TBLEQ)로서 제공하도록 구성된다.
상기 제 1 프리차지부(220)는 상기 비트라인 프리차지 신호(TBLEQ)에 응답하여 상기 비트라인 센스앰프(100)의 두 전원단자(RTO, SB)로 비트라인 프리차지 전압(VBLP)을 제공한다. 상기 비트라인 프리차지 전압(VBLP)은 반도체 메모리 장치의 메모리 코어(Memory Core)에서 사용되는 전압인 코어전압(Core Voltage)의 하프 레벨에 해당하는 전압이다. 상기 제 1 프리차지부(220)는 상기 비트라인 프리차지 신호(TBLEQ)가 인에이블되면 상기 비트라인 센스앰프(100)의 두 전원단자(RTO, SB)로 상기 비트라인 프리차지 전압(VBLP)을 제공하고, 상기 비트라인 프리차지 신호(TBLEQ)가 디스에이블되면 상기 비트라인 센스앰프(100)의 두 전원단자(RTO, SB)로 상기 비트라인 프리차지 전압(VBLP)을 제공하지 않아 상기 비트라인 센스앰프(100)를 비활성화시킨다. 따라서, 상기 비트라인 프리차지 신호 생성부(210)는 상기 테스트 모드 신호(TM)가 인에이블되면 상기 비트라인 프리차지 신호(TBLEQ)를 디스에이블 시키고, 상기 제 1 프리차지부(220)는 상기 비트라인 센스앰프(100)의 두 전원단자(RTO, SB)를 플로팅 시킴으로써, 비트라인 쌍(BL, BLB)의 전위를 원하는 전압 레벨로 변화시키기 쉬운 환경을 만들어준다.
상기 데이터 입출력 라인(IO, IOB)은 상기 비트라인 쌍(BL, BLB)과 연결된다. 상기 데이터 입출력 라인(IO, IOB)은 비트라인 쌍(BL, BLB)을 통해 전달된 메모리 셀(memory cell)의 데이터를 외부로 전송하거나, 외부에서 입력된 데이터를 상기 비트라인 쌍(BL, BLB)으로 전송한다. 상기 데이터 입출력 라인(IO, IOB)은 스위칭 트랜지스터(S1, S2)를 통해 상기 비트라인 쌍(BL, BLB)과 각각 연결된다. 상기 스위칭 트랜지스터(S1, S2)는 스위칭 신호(SW)에 의해 제어되며, 본 발명의 실시예에서, 상기 스위칭 신호(SW)는 상기 테스트 모드 신호(TM)가 인에이블 되는 구간동안 인에이블 되는 것이 바람직하다.
상기 테스트 전압 인가부(300)는 상기 테스트 모드 신호(TM)가 인에이블 되면 테스트 전압(V1. V2)을 상기 데이터 입출력 라인(IO, IOB)으로 인가한다. 반도체 메모리 장치의 테스트시 테스트 모드 신호(TM)가 인에이블되면, 상기 테스트 전압 인가부(300)는 상기 데이터 입출력 라인(IO, IOB)으로 상기 테스트 전압(V1, V2)을 인가하고, 상기 데이터 입출력 라인(IO, IOB)과 연결된 비트라인 쌍(BL, BLB)을 테스트 전압(V1, V2) 레벨로 만들 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 스위치 제어부(400)를 더 포함할 수 있다. 상기 스위치 제어부(400)는 상기 테스트 모드 신호(TM) 및 컬럼 선택신호(YI)를 이용하여 상기 스위칭 신호(SW)를 생성할 수 있다. 상기 컬럼 선택신호(YI)는 반도체 메모리 장치의 컬럼 선택을 위해서 컬럼 디코더(Column Decoder)에서 생성되는 신호이다. 즉, 상기 컬럼 선택신호(YI)는 컬럼 어드레스(Column Address)에 따라 데이터 입출력 라인(IO, IOB)과 비트라인 쌍(BL, BLB)을 각각 연 결시키기 위해서 인에이블되는 신호이다. 상기 스위치 제어부(400)는 테스트 모드 신호(TM)가 인에이블 되어 반도체 메모리 장치의 테스트가 수행될 때, 상기 스위칭 신호(SW)를 인에이블 시키며, 상기 테스트 모드 신호(TM)가 디스에이블 되어 반도체 메모리 장치의 테스트가 수행되지 않을 때, 상기 컬럼 선택신호(YI)를 상기 스위칭 신호(SW)로 제공한다.
또한, 본 발명의 실시예에 따른 반도체 메모리 장치는 제 2 프리차지부(500)를 더 포함할 수 있다. 상기 제 2 프리차지부(500)는 상기 비트라인 프리차지 신호(TBLEQ)에 응답하여 상기 비트라인 쌍(BL, BLB)을 서로 연결하고, 상기 비트라인 쌍(BL, BLB)으로 상기 비트라인 프리차지 전압(VBLP)을 제공한다. 상기 제 2 프리차지부(500)는 상기 비트라인 프리차지 신호(TBLEQ)가 디스에이블 되면 상기 비트라인 쌍(BL, BLB)을 서로 연결하지 않도록 구성된다.
도 2는 도 1의 비트라인 프리차지 신호 생성부의 실시예의 구성을 개략적으로 보여주는 도면이다. 도 2에서 상기 비트라인 프리차지 신호 생성부(210)는 제 1 인버터(IV1), 제 1 낸드 게이트(ND1) 및 제 2 인버터(IV2)를 포함한다. 상기 제 1 인버터(IV1)는 상기 테스트 모드 신호(TM)를 반전시킨다. 상기 제 1 낸드 게이트(ND1)는 상기 제 1 인버터(IV1)의 출력 및 상기 비트라인 이퀄라이징 신호(BLEQ)를 입력 받는다. 상기 제 2 인버터(IV2)는 상기 제 1 낸드 게이트(ND1)의 출력을 반전시켜 상기 비트라인 프리차지 신호(TBLEQ)를 생성한다. 따라서, 상기 비트라인 프리차지 신호 생성부(210)는 상기 테스트 모드 신호(TM)가 인에이블되면 디스에이블된 상기 비트라인 프리차지 신호를(TBLEQ) 생성할 수 있다.
도 3은 도 2의 제 1 프리차지부의 실시예의 구성을 개략적으로 보여주는 도면이다. 도 3에서, 상기 제 1 프리차지부(220)는 제 1 내지 제 3 엔모스 트랜지스터(N1~N3)로 구성된다. 상기 제 1 내지 제 3 엔모스 트랜지스터(N1~N3)는 각각 게이트로 상기 비트라인 프리차지 신호(TBLEQ)를 입력 받아 턴온 여부가 제어된다. 상기 비트라인 프리차지 신호(TBLEQ)가 인에이블되면 상기 제 1 내지 제 3 엔모스 트랜지스터(N1~N3)는 모두 턴온되어 상기 비트라인 센스앰프(100)의 두 전원단자(RTO, SB)에 상기 비트라인 프리차지 전압(VBLP)을 제공하며, 상기 비트라인 프리차지 신호(TBLEQ)가 디스에이블되면 상기 제 1 내지 제 3 엔모스 트랜지스터(N1~N3)는 모두가 턴오프되어 상기 비트라인 센스앰프(100)의 두 전원단자(RTO, SB)를 플로팅시킨다.
도 4는 도 1의 테스트 전압 인가부의 실시예의 구성을 개략적으로 보여주는 도면이다. 도 4에서, 상기 테스트 전압 인가부(300)는 제 1 전압 인가부(310) 및 제 2 전압 인가부(320)로 구성된다. 상기 테스트 전압은 제 1 및 제 2 테스트 전압(V1, V2)으로 구성될 수 있다. 상기 제 1 전압 인가부(310)는 상기 테스트 모드 신호(TM, TMb, TMb는 TM이 반전된 신호이다.)에 응답하여 상기 제 1 테스트 전압(V1)을 상기 데이터 입출력 라인(IO)으로 인가하고, 상기 제 2 전압 인가부(320)는 상기 테스트 모드 신호(TM, TMb)에 응답하여 상기 제 2 테스트 전압(V2)을 상기 데이터 입출력 라인(IOB)으로 인가한다. 상기 제 1 및 제 2 테스트 전압(V1, V2)은 서로 같은 레벨을 갖는 전압일 수 있고, 서로 다른 레벨을 갖는 전압이 될 수 있다. 즉, 어플리케이션 및 테스트의 목적에 따라 임의로 제 1 및 제 2 테스트 전 압(V1, V2)의 레벨을 변화시킬 수 있다. 또한, 상기 제 1 및 제 2 테스트 전압(V1, V2)은 테스트 목적에 맞도록 양의 전압이 될 수도 있고 음의 전압이 될 수도 있다. 도 4에서, 상기 제 1 및 제 2 전압 인가부(310, 320)는 각각 제 1 및 제 2 트랜스퍼 게이트(TG1, TG2)로 구성된다. 상기 제 1 트랜스퍼 게이트(TG1)는 상기 테스트 모드 신호(TM)에 응답하여 상기 제 1 테스트 전압(V1)의 인가여부를 결정하고, 상기 제 2 트랜스퍼 게이트(TG2)는 상기 테스트 모드 신호(TM)에 응답하여 상기 제 2 테스트 전압(V2)의 인가여부를 결정한다.
도 5는 도 1의 스위치 제어부의 실시예의 구성을 개략적으로 보여주는 도면이다. 도 5에서, 상기 스위치 제어부(400)는 제 1 피모스 트랜지스터(P1)로 구성될 수 있다. 상기 제 1 피모스 트랜지스터(P1)는 게이트로 상기 테스트 모드 신호가 반전된 신호(TMb)를 인가받고, 소스 단으로 전압(Vperi)을 인가 받으며, 스위치 신호(SW)가 출력되는 라인에 드레인 단이 연결된다. 상기 제 1 피모스 트랜지스터(P1)의 소스 단으로 인가되는 전압(Vperi)은 컬럼 선택신호(YI)가 인에이블되었을 때의 전압인 페리전압이 될 수 있다. 상기 페리전압은 반도체 메모리 장치 내부의 주변 회로 영역(Peripheral Circuit Region)에서 사용되는 전압이다. 상기 제 1 피모스 트랜지스터(P1)는 상기 테스트 모드 신호(TM)가 인에이블 되면 상기 테스트 모드 신호가 반전된 신호(TMb)를 인가 받아 턴온되어 스위칭 신호(SW)를 인에이블 시킬 수 있다. 따라서, 상기 스위치 제어부(400)는 상기 테스트 모드 신호(TM)가 인에이블 되면 상기 스위칭 신호(SW)를 인에이블 시키고, 상기 테스트 모드 신호(TM)가 디스에이블 되면 상기 컬럼 선택신호(YI)를 상기 스위칭 신호(SW)로 제공 할 수 있다.
도 6은 도 1의 제 2 프리차지부의 실시예의 개략적인 구성을 보여주는 도면이다. 도 6에서, 상기 제 2 프리차지부(500)는 제 4 내지 제 6 엔모스 트랜지스터(N4~N6)로 구성된다. 상기 제 4 내지 제 6 엔모스 트랜지스터(N4~N6)는 각각 게이트로 상기 비트라인 프리차지 신호(TBLEQ)를 입력 받아 턴온 여부가 제어된다. 상기 비트라인 프리차지 신호(TBLEQ)가 인에이블되면 상기 제 4 내지 제 6 엔모스 트랜지스터(N4~N6)는 모두 턴온되어 상기 비트라인 쌍(BL, BLB)을 연결하고, 상기 비트라인 쌍(BL, BLB)으로 상기 비트라인 프리차지 전압(VBLP)을 제공하며, 상기 비트라인 프리차지 신호(TBLEQ)가 디스에이블되면 상기 상기 비트라인 쌍(BL, BLB)을 서로 플로팅시키도록 구성된다.
도 1 내지 도 6을 참조하여 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 살펴보면 다음과 같다. 먼저, 반도체 메모리 장치의 테스트를 위해 테스트 모드 신호(TM)가 인에이블된다. 상기 테스트 모드 신호(TM)가 인에이블되면 상기 비트라인 프리차지 신호 생성부(210)는 상기 비트라인 이퀄라이징 신호(BLEQ)에 무관하게 디스에이블된 상기 비트라인 프리차지 신호(TBLEQ)를 생성한다. 상기 제 1 프리차지부(220)는 디스에이블된 상기 비트라인 프리차지 신호(TBLEQ)에 응답하여 상기 비트라인 센스앰프(100)의 두 전원단자(RTO, SB)를 플로팅시켜 상기 비트라인 센스앰프(100)를 비활성화 시킨다. 따라서, 상기 비트라인 센스앰프(100)는 비트라인 쌍(BL, BLB)의 전압 레벨을 변동시키지 못하게 된다. 상기 제 2 프리차지부(500)는 디스에이블된 상기 비트라인 프리차지 신호(TBLEQ)에 응답하여 상기 비 트라인 쌍(BL, BLB)을 서로 플로팅시킨다. 상기 테스트 전압 인가부(300)는 상기 제 1 테스트 전압(V1)을 상기 데이터 입출력 라인(IO)으로 인가하고, 상기 제2 테스트 전압(V2)을 상기 데이터 입출력 라인(IOB)으로 인가한다.
상기 테스트 모드 신호(TM)가 인에이블되면 상기 스위칭 신호(SW)가 인에이블되므로 상기 데이터 입출력 라인(IO, IOB)과 상기 비트라인 쌍(BL, BLB)을 각각 연결하는 스위칭 트랜지스터(S1, S2)는 모두 턴온된다. 따라서, 상기 비트라인 쌍(BL, BLB)이 각각 제 1 및 제 2 테스트 전압(V1, V2) 레벨이 되고, 반도체 메모리 장치의 테스트가 수행될 수 있는 것이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 구성을 개략적으로 보여주는 도면이다. 본 발명의 다른 실시예에 따른 반도체 메모리 장치(2)는 비트라인 쌍(BL, BLB) 비트라인 센스앰프(100), 제 1 데이터 입출력 라인(SIO, SIOB), 제 2 데이터 입출력 라인(LIO, LIOB) 및 테스트 전압 인가부(300)를 포함한다. 상기 비트라인(BL)은 반도체 메모리 장치에 구비되는 메모리 셀 어레이(Memory Cell Array)의 메모리 셀(memory cell)과 연결된다. 상기 비트라인 센스앰프(100)는 비트라인 쌍(BL, BLB)의 전위차를 감지 증폭하기 위해서 각각의 비트라인 쌍(BL, BLB)과 연결된다. 상기 제 1 데이터 입출력 라인(SIO, SIOB)은 상기 비트라인 쌍(BL, BLB)과 연결된다. 상기 제 1 데이터 입출력 라인(SIO, SIOB)은 제 1 스위칭 트랜지스터(yt1, yt2)을 통해 상기 비트라인 쌍(BL, BLB)과 각각 연결된다. 상기 제 1 스위칭 트랜지스터(yt1, yt2)는 제어 컬럼 선택신호(TYI)에 의해 턴온/턴오프 여부가 결정된다. 상기 제 2 데이터 입출력 라인(LIO, LIOB)은 상기 제 1 데이터 입출력 라인(SIO, SIOB)과 연결된다. 상기 제 2 데이터 입출력 라인(LIO, LIOB)은 제 2 스위칭 트랜지스터(st1, st2)를 통해 상기 제 1 데이터 입출력 라인(SIO, SIOB)과 연결된다. 상기 제 2 스위칭 트랜지스터(st1, st2)는 제어 입출력 스위칭 신호(TIOSW)에 의해 턴온/턴오프 여부가 결정된다. 도 7에서는 도시하지 않았지만, 반도체 메모리 장치는 다수의 비트라인 쌍을 구비하고, 상기 제 1 스위칭 트랜지스터(yt1, yt2)는 상기 제 1 데이터 입출력 라인(SIO, SIOB)과 연결되는 각각의 비트라인 쌍에 대응하도록 복수개의 트랜지스터 그룹으로 구성되고, 상기 제 2 스위칭 트랜지스터(st1, st2) 또한 상기 제 2 데이터 입출력 라인(LIO, LIOB)과 연결되는 각각의 제 1 데이터 입출력 라인(SIO, SIOB)에 대응하도록 복수개의 트랜지스터 그룹으로 구성된다. 상기 제어 컬럼 선택신호(TYI)는 제 1 스위칭 트랜지스터 그룹의 트랜지스터들을 각각 제어하도록 복수개의 신호로 구성되고, 상기 제어 입출력 스위칭 신호(IOSW) 또한 제 2 스위칭 트랜지스터 그룹의 트랜지스터들을 각각 제어하도록 복수개의 신호로 구성된다. 본 발명의 실시예에서, 상기 테스트 모드 신호(TM)가 인에이블 되면 모든 제어 컬럼 선택신호(TYI) 및 모든 제어 스위칭 입출력 신호(TIOSW)가 인에이블 되는 것이 바람직하다.
상기 테스트 전압 인가부(300)는 테스트 모드 신호(TM)에 응답하여 상기 제 2 데이터 입출력 라인(LIO, LIOB)으로 상기 테스트 전압(V1, V2)을 인가한다. 예를 들어, 상기 테스트 모드 신호(TM)가 인에이블 되면 상기 테스트 전압(V1, V2)을 상기 제 2 데이터 입출력 라인(LIO, LIOB)으로 인가하고, 상기 테스트 모드 신호(TM)가 디스에이블 되면 상기 테스트 전압(V1, V2)을 상기 제 2 데이터 입출력 라 인(LIO, LIOB)으로 인가하지 않는다. 상기 테스트 모드 신호(TM)가 인에이블되면, 상기 제어 컬럼 선택신호(TYI) 및 상기 제어 입출력 스위칭 신호(TIOSW)가 모두 인에이블 되므로 상기 비트라인 쌍(BL, BLB), 상기 제 1 데이터 입출력 라인(SIO, SIOB) 및 상기 제 2 데이터 입출력 라인(LIO, LIOB)이 모두 연결될 수 있다. 따라서, 상기 테스트 전압 인가부(300)는 상기 테스트 모드 신호(TM)가 인에이블 되면 상기 테스트 전압(V1, V2)을 제 2 데이터 입출력 라인(LIO, LIOB)으로 인가하여 상기 제 1 데이터 입출력 라인(SIO, SIOB) 및 상기 비트라인 쌍(BL, BLB)을 모두 원하는 테스트 전압(V1, V2) 레벨로 만들 수 있다.
상기 테스트 전압(V1, V2)을 제 2 데이터 입출력 라인(LIO, LIOB)으로 인가하는 이유를 설명하면 다음과 같다. 반도체 메모리 장치는 다수의 메모리 셀 어레이를 구비하고, 무수히 많은 비트라인 쌍(BL, BLB)이 상기 메모리 셀 어레이의 메모리 셀(memory cell)과 연결된다. 상기 무수히 많은 비트라인 쌍들(BL, BLB)은 각각 상기 제 1 스위칭 트랜지스터 그룹을 통해 상기 메모리 셀 어레이 사이사이에 배치되는 제 1 데이터 입출력 라인들과 연결된다. 상기 제 1 데이터 입출력 라인들은 상기 제 2 스위칭 트랜지스터 그룹을 통해 제 2 데이터 입출력 라인들과 연결된다. 일반적으로 반도체 메모리 장치에서, 상기 제 1 데이터 입출력 라인은 상기 비트라인 쌍의 수보다 훨씬 적게 구성되고, 상기 제 2 데이터 입출력 라인은 상기 제 1 데이터 입출력 라인의 수보다 적게 구성된다. 따라서, 본 발명의 실시예에 따른 반도체 메모리 장치(2)는 적은 수로 구성되는 제 2 데이터 입출력 라인으로 테스트 전압(V1, V2)을 인가하여 제 1 데이터 입출력 라인은 물론 무수히 많은 비트라인 쌍을 일시에 테스트 전압(V1, V2) 레벨로 만들어 가장 효율적인 테스트가 수행될 수 있도록 한다.
도 7에서, 본 발명의 실시예에 따른 반도체 메모리 장치(2)는 제어부(200)를 더 포함할 수 있다. 상기 제어부(200)는 본 발명의 일 실시예와 동일하게 구성되므로 상세한 설명은 생략하기로 한다.
또한, 본 발명의 실시예에 따른 반도체 메모리 장치(2)는 컬럼 선택 제어부(400A) 및 입출력 스위치 제어부(400B)를 더 포함할 수 있다. 상기 컬럼 선택 제어부(400A)는 상기 테스트 모드 신호(TM) 및 컬럼 선택신호(YI)를 입력 받아 상기 제어 컬럼 선택신호(TYI)를 생성한다. 상기 컬럼 선택 제어부(400A)는 상기 테스트 모드 신호(TM)가 인에이블 되면 상기 제어 컬럼 선택신호(TYI)를 인에이블 시키고, 상기 테스트 모드 신호(TM)가 디스에이블 되면 상기 컬럼 선택신호(YI)를 제어 컬럼 선택신호(TYI)로 제공한다.
상기 입출력 스위치 제어부(400B)는 상기 테스트 모드 신호(TM) 및 입출력 스위칭 신호(IOSW)를 입력 받아 상기 제어 입출력 스위칭 신호(TIOSW)를 제공한다. 상기 입출력 스위치 제어부(400B)는 상기 테스트 모드 신호(TM)가 인에이블 되면 상기 제어 입출력 스위칭 신호(TIOSW)를 인에이블 시키고, 상기 테스트 모드 신호(TM)가 디스에이블 되면 상기 입출력 스위칭 신호(IOSW)를 상기 제어 입출력 스위칭 신호(TIOSW)로 제공한다. 상기 입출력 스위칭 신호(IOSW)는 반도체 메모리 장치의 로우 선택을 위해 로우 디코더(Row Decoder)에서 생성되는 신호이다. 즉, 상기 입출력 스위칭 신호(IOSW)는 로우 어드레스(Row Address)에 따라 상기 제 1 데 이터 입출력 라인(SIO, SIOB)과 상기 제 2 데이터 입출력 라인(LIO, LIOB)을 각각 연결시키기 위해 인에이블 되는 신호이다.
또한, 본 발명의 실시예에 따른 반도체 메모리 장치(2)는 제 2 프리차지부(500)를 더 포함할 수 있다. 상기 제 2 프리차지부(400)는 본 발명의 일 실시예와 동일하게 구성되므로 상세히 설명하지 않도록 한다.
도 8은 도 6의 컬럼 선택 제어부의 실시예의 구성을 개략적으로 보여주는 도면이다. 도 8에서, 상기 컬럼 선택 제어부(400A)는 제 2 피모스 트랜지스터(P2)로 구성된다. 상기 제 2 피모스 트랜지스터(P2)는 게이트로 상기 테스트 모드 신호(TM)가 반전된 신호(TMb)를 입력 받고, 소스 단으로 페리전압(Vperi)을 인가 받으며, 드레인 단이 상기 제어 컬럼 선택신호(TYI)가 출력되는 라인에 연결된다. 상기 제 2 피모스 트랜지스터(P2)는 상기 테스트 모드 신호(TM)가 하이로 인에이블 되면 로우 레벨의 반전신호(TMb)에 의해 턴온되어 상기 페리전압(Vperi)을 상기 제어 컬럼 선택신호(TYI)로 제공하여 상기 제어 컬럼 선택신호(TYI)를 인에이블 시킨다. 상기 제 2 피모스 트랜지스터(P2)는 상기 테스트 모드 신호(TM)가 디스에이블 되면 턴오프 되어 상기 컬럼 선택신호(YI)를 상기 제어 컬럼 선택신호(TYI)로 제공한다. 따라서, 상기 컬럼 선택 제어부(400A)는 상기 테스트 모드 신호(TM)가 인에이블 되면 컬럼 선택신호(YI)와 무관하게 상기 제어 컬럼 선택신호(TYI)를 인에이블 시켜 반도체 메모리 장치의 테스트를 수행할 수 있다. 또한, 상기 테스트 모드 신호(TM)가 디스에이블 되면 상기 컬럼 선택신호(YI)를 상기 제어 컬럼 선택신호(TYI)로 제공하여 반도체 메모리 장치가 테스트 동작이 아닌 노멀동작을 수행할 수 있도록 한다.
도 9는 도 7의 입출력 스위치 제어부의 실시예의 구성을 개략적으로 보여주는 도면이다. 도 9에서, 상기 입출력 스위치 제어부(400B)는 제 3 인버터(IV3), 제 4 인버터(IV4) 및 제 2 낸드 게이트(ND2)를 포함한다. 상기 제 3 인버터(IV3)는 상기 테스트 모드 신호(TM)를 반전시킨다. 상기 제 4 인버터(IV4)는 상기 입출력 스위칭 신호(IOSW)를 반전시킨다. 상기 제 2 낸드 게이트(ND2)는 상기 제 3 인버터(IV3) 및 상기 제 4 인버터(IV4)의 출력을 입력 받아 상기 제어 입출력 스위칭 신호(TIOSW)를 생성한다. 따라서, 상기 입출력 스위치 제어부(400B)는 반도체 메모리 장치의 테스트를 위해 상기 테스트 모드 신호(TM)가 인에이블 되면 상기 입출력 스위칭 신호(IOSW)와 무관하게 상기 제어 입출력 스위칭 제어신호(TIOSW)를 인에이블 시킨다. 또한, 상기 테스트 모드 신호(TM)가 디스에이블 되면 상기 입출력 스위칭 신호(IOSW)를 상기 제어 입출력 스위칭 신호(TIOSW)로 제공하여 반도체 메모리 장치가 테스트 동작이 아닌 노멀동작을 수행할 수 있도록 한다.
도 10은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 타이밍도이다. 도 7 내지 도 10을 참조하여 본 발명의 실시예에 다른 반도체 메모리 장치(2)의 동작을 살펴보면 다음과 같다. 반도체 메모리 장치(2)의 테스트를 위해 테스트 모드 신호(TM)가 인에이블되면, 상기 제어 컬럼 선택신호(TYI) 및 상기 제어 입출력 스위칭 신호(TIOSW)가 모두 인에이블된다. 상기 제어 컬럼 선택신호(TYI) 및 상기 제어 입출력 스위칭 신호(TIOSW)가 모두 인에이블되면 상기 비트라인 쌍(BL, BLB), 제 1 데이터 입출력 라인(SIO, SIOB) 및 상기 제 2 데이터 입출력 라인(LIO, LIOB) 은 모두 연결된다. 상기 제어부(200)는 상기 비트라인 프리차지 신호(TBLEQ)를 디스에이블시켜 상기 비트라인 센스앰프(100)를 비활성화 시킨다. 즉, 상기 비트라인 센스앰프(100)의 두 전원단자(RTO, SB)로 비트라인 프리차지 전압(VBLP)을 공급하지 않는다. 상기 제 2 프리차지부(400)는 디스에이블된 상기 비트라인 프리차지 신호(TBLEQ)를 입력 받아 상기 다수의 비트라인 쌍(BL, BLB)들을 각각 플로팅 시킨다. 상기 테스트 전압 인가부(300)는 상기 제 2 데이터 입출력 라인(LIO, LIOB)으로 테스트 전압(V1, V2)을 인가한다. 따라서, 상기 제 2 데이터 입출력 라인(LIO, LIOB) 뿐만 아니라 제 1 데이터 입출력 라인(SIO, SIOB) 및 비트라인 쌍(BL, BLB)이 모두 테스트 전압(V1, V2) 레벨이 되어 테스트를 수행할 수 있게 된다. 이 때, 상기 비트라인 쌍(BL, BLB)의 전압이 테스트 전압(V1, V2) 레벨이 되면서 상기 비트라인 센스앰프(100)의 두 전원단자(RTO, SB)도 테스트 전압(V1, V2) 레벨이 된다.
본 발명의 실시예에 따른 반도체 메모리 장치(2)는 상기 제 2 데이터 입출력 라인(LIO, LIOB)들의 누설전류 유무, 상기 제 1 데이터 입출력 라인(SIO, SIOB)들의 누설전류 유무 및 상기 비트라인 쌍(BL, BLB)들의 전류누설 유무를 테스트 할 수 있다. 또한, 메모리 셀(memory cell)에서 비트라인(BL)으로 발생하는 누설 전류를 검출할 수도 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 테스트 방법을 설명하면 다음과 같다. 테스트 모드 신호(TM)가 인에이블되면 상기 테스트 전압 인가부(300)는 상기 제 2 데이터 입출력 라인(LIO, LIOB)으로 상기 테스트 전압(V1, V2)을 인가한 다. 상기 테스트 전압(V1, V2)의 레벨은 테스트 목적에 맞게 임의로 조절이 가능하므로, 최적의 전류 누설 조건 또는 최적의 스트레스 조건을 만들어 상기 제 2 데이터 입출력 라인(LIO, LIOB)의 누설 전류 발생여부를 테스트 할 수 있도록 한다. 예를 들어, 상기 테스트 전압 인가부(300)가 양의 전압을 제 1 테스트 전압(V1)으로 제공하고, 음의 전압을 제 2 테스트 전압(V2)으로 제공하면, 제 2 데이터 입출력 라인(LIO)은 제 1 테스트 전압(V1) 레벨이 되고, 제 2 데이터 입출력 라인(LIOB)은 제 2 테스트 전압(V2) 레벨이 된다. 이후 시간이 흐르면, 상기 제 2 데이터 입출력 라인(LIO)의 레벨이 상기 제 2 테스트 전압(V2) 레벨로 하강하거나, 상기 제 2 데이터 입출력 라인(LIOB)의 레벨이 상기 제 1 테스트 전압(V1) 레벨로 상승하게 된다. 따라서, 상기 제 2 데이터 입출력 라인(LIO, LIOB)의 전압 레벨 변동을 감지함으로써, 상기 제 2 데이터 입출력 라인(LIO, LIOB)간에 마이크로 브리지(Micro Bridge)가 존재하는 것을 검출할 수 있는 것이다. 이러한 테스트는 테스트 장비나 프로브를 이용해 상기 입출력 라인들의 전압 레벨을 검출함으로써 이루어질 수 있을 것이다.
상기 제어 입출력 스위칭 신호(TIOSW)가 인에이블되면 상기 제 2 데이터 입출력 라인(LIO, LIOB)과 제 1 데이터 입출력 라인(SIO, SIOB)이 연결되고, 상기 설명한 것과 마찬가지로 제 1 데이터 입출력 라인(SIO, SIOB)간의 마이크로 브리지 유무를 검출할 수 있다. 또한, 제어 컬럼 선택신호(TYI)가 인에이블되면 상기 제 2 데이터 입출력 라인(LIO, LIOB), 상기 제 1 데이터 입출력 라인(SIO, SIOB) 및 비트라인 쌍(BL, BLB)은 모두 연결된다. 따라서, 비트라인 쌍(BL, BLB)간의 마이크로 브리지 유무도 검출할 수 있게 된다.
본 발명의 실시예에 따른 반도체 메모리 장치에서, 메모리 셀(memory cell)의 누설 전류 여부를 검출할 수 있는 방법을 설명하면 다음과 같다. 먼저, 쓰기(Write) 동작을 통해, 제 1 레벨의 데이터를 메모리 셀(memory cell)에 저장한다. 테스트 모드 신호(TM)가 인에이블되면 비트라인 센스앰프(100)를 비활성화시키고, 상기 비트라인 쌍(BL, BLB)으로 테스트 전압(V1, V2)을 인가한다. 이때, 상기 제 1 레벨이 로직 하이이면 상기 테스트 전압(V1, V2)은 음의 전압인 것이 바람직하고, 상기 제 1 레벨이 로직 로우이면 상기 테스트 전압(V1, V2)은 양의 전압인 것이 바람직하다. 메모리 셀(memory cell)에서 비트라인(BL)으로 전류 누설이 잘 발생할 수 있는 조건을 만들어주기 위해서이다. 이때, 메모리 셀(memory cell)에서 비트라인(BL)으로 누설 전류가 존재하면, 메모리 셀(memory cell)에 저장된 제 1 레벨의 데이터가 손실될 것이고, 누설 전류가 존재하지 않는다면 상기 메모리 셀(memory cell)은 제 1 레벨의 데이터를 유지할 것이다. 이 후, 읽기(Read) 동작을 수행하면, 메모리 셀(memory cell)의 데이터의 유지 여부에 따라 누설전류 유무를 검출할 수 있는 것이다.
따라서, 본 발명의 실시예에 따르면, 비트라인 쌍을 원하는 테스트 전압 레벨로 만들어 테스트를 수행할 수 있으므로, 테스트 시간을 획기적으로 단축할 수 있으며, 반도체 메모리 장치에 구비되는 라인 간의 마이크로 브리지 유무 및 메모리 셀의 전류 누설 유무를 효율적으로 검출할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수 적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 개략적으로 보여주는 도면,
도 2는 도 1의 비트라인 프리차지 신호 생성부의 구성을 개략적으로 보여주는 도면,
도 3은 도 1의 제 1 프리차지부의 구성을 개략적으로 보여주는 도면,
도 4는 도 1의 테스트 전압 인가부의 구성을 개략적으로 보여주는 도면,
도 5는 도 1의 스위치 제어부의 구성을 개략적으로 보여주는 도면,
도 6는 도 1의 제 2 프리차지부의 구성을 개략적으로 보여주는 도면,
도 7은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 구성을 개략적으로 보여주는 도면,
도 8은 도 7의 컬럼 선택 제어부의 구성을 개략적으로 보여주는 도면,
도 9는 도 7의 입출력 스위치 제어부의 구성을 개략적으로 보여주는 도면,
도 10은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 보여주는 타이밍 도이다.
<도면의 주요부분에 대한 부호의 설명>
1/2: 반도체 메모리 장치 100: 비트라인 센스앰프
200: 제어부 210: 비트라인 프리차지 신호 생성부
220: 제 1 프리차지부 300: 테스트 전압 인가부
400: 스위치 제어부 400A: 컬럼 선택 제어부
400B: 입출력 스위치 제어부 500: 제 2 프리차지부

Claims (27)

  1. 테스트 모드에서 비트라인 센스앰프를 비활성화 시키고, 비트라인 쌍으로 테스트 전압을 인가하여 테스트를 수행하되,
    제 1 테스트 전압을 제 1 데이터 입출력 라인(IO)으로 인가하고, 제 2 테스트 전압을 제 1 데이터 입출력 라인(IOB)으로 인가하며, 상기 제 1 데이터 입출력 라인(IO, IOB)을 각각 상기 비트라인 쌍과 연결시키는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    비트라인 이퀄라이징 신호 및 테스트 모드 신호에 응답하여 상기 비트라인 센스앰프를 제어하도록 구성된 제어부; 및
    상기 테스트 모드 신호에 응답하여 상기 제 1 및 제 2 테스트 전압을 상기 제 1 데이터 입출력 라인으로 인가하도록 구성된 테스트 전압 인가부;
    를 포함하며,
    상기 제 1 데이터 입출력 라인은 스위칭 트랜지스터를 통해 상기 비트라인 쌍과 연결되도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 테스트 모드 신호가 인에이블 되면 상기 스위칭 트랜지스터를 턴온시켜 상기 제 1 데이터 입출력 라인과 상기 비트라인 쌍을 연결하도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제어부는, 상기 테스트 모드 신호가 인에이블 되면 상기 비트라인 센스앰프를 비활성화 시키도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 2 항에 있어서,
    상기 제어부는, 상기 비트라인 이퀄라이징 신호 및 상기 테스트 모드 신호를 입력 받아 비트라인 프리차지 신호를 생성하도록 구성된 비트라인 프리차지 신호 생성부; 및
    상기 비트라인 프리차지 신호에 응답하여 상기 비트라인 센스앰프의 전원단자를 비트라인 프리차지 전압 레벨로 프리차지 시키도록 구성된 제 1 프리차지부;
    로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 비트라인 프리차지 신호 생성부는, 상기 테스트 모드 신호가 인에이블되면 상기 비트라인 프리차지 신호를 디스에이블 시키도록 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 비트라인 프리차지 신호에 응답하여 상기 비트라인 쌍을 상기 비트라인 프리차지 전압 레벨로 프리차지 시키도록 구성된 제 2 프리차지부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 2 항에 있어서,
    상기 테스트 전압 인가부는, 상기 테스트 모드 신호에 응답하여 상기 제 1 데이터 입출력 라인(IO)으로 상기 제 1 테스트 전압을 인가하도록 구성된 제 1 전압 인가부;
    상기 테스트 모드 신호에 응답하여 상기 제 1 데이터 입출력 라인(IOB)으로 상기 제 2 테스트 전압을 인가하도록 구성된 제 2 전압 인가부;
    로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  9. 메모리 셀과 연결되는 복수개의 비트라인 쌍;
    상기 복수개의 비트라인 쌍의 전위를 감지 증폭하는 비트라인 센스앰프 그룹;
    복수개의 제어 컬럼 선택신호에 따라 턴온/턴오프 여부가 제어되는 제 1 스위칭 트랜지스터 그룹을 통해 상기 복수개의 비트라인 쌍과 연결되도록 구성된 제 1 데이터 입출력 라인들;
    복수개의 제어 입출력 스위칭 신호에 따라 턴온/턴오프 여부가 제어되는 제 2 스위칭 트랜지스터 그룹을 통해 상기 제 1 데이터 입출력 라인들과 연결되도록 구성된 제 2 데이터 입출력 라인들; 및
    테스트 모드 신호에 응답하여 상기 제 2 데이터 입출력 라인들로 테스트 전압을 인가하도록 구성된 테스트 전압 인가부;
    를 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 테스트 전압은 제 1 및 제 2 테스트 전압을 포함하고,
    상기 테스트 전압 인가부는, 상기 테스트 모드 신호에 응답하여 상기 제 2 데이터 입출력 라인들로 상기 제 1 테스트 전압을 인가하도록 구성된 제 1 전압 인가부; 및
    상기 테스트 모드 신호에 응답하여 상기 제 2 데이터 입출력 라인들로 상기 제 2 테스트 전압을 인가하도록 구성된 제 2 전압 인가부;
    로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 테스트 모드 신호가 인에이블 되면 상기 복수개의 제어 컬럼 선택신호를 모두 인에이블시켜 상기 제 1 스위칭 트랜지스터 그룹을 턴온 시키도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 테스트 모드 신호가 인에이블되면 상기 복수개의 제어 컬럼 선택신호를 모두 인에이블시키고, 상기 테스트 모드 신호가 디스에이블되면 복수개의 컬럼 선택신호를 상기 복수개의 컬럼 선택신호로 제공하도록 구성된 컬럼 선택 제어부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 11 항에 있어서,
    상기 테스트 모드 신호가 인에이블 되면 상기 복수개의 제어 입출력 스위칭 신호를 모두 인에이블시켜 상기 제 2 스위칭 트랜지스터 그룹을 턴온 시키도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 테스트 모드 신호가 인에이블되면 상기 복수개의 제어 입출력 스위칭 신호를 모두 인에이블시키고, 상기 테스트 모드 신호가 디스에이블되면 복수개의 입출력 스위칭 신호를 상기 제어 입출력 스위칭 신호로 제공하도록 구성된 입출력 스위치 제어부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 9 항에 있어서,
    상기 비트라인 센스앰프 그룹은, 상기 테스트 모드 신호가 인에이블 되면 비활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    비트라인 이퀄라이징 신호 및 상기 테스트 모드 신호를 입력 받아 상기 비트라인 센스앰프 그룹을 비활성화 시키도록 구성된 제어부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 제어부는, 상기 비트라인 이퀄라이징 신호 및 상기 테스트 모드 신호를 입력 받아 비트라인 프리차지 신호를 생성하도록 구성된 비트라인 프리차지 신호 생성부; 및
    상기 비트라인 프리차지 신호에 응답하여 상기 비트라인 센스앰프 그룹을 구성하는 비트라인 센스앰프들의 전원단자를 비트라인 프리차지 전압 레벨로 프리차지 시키도록 구성된 제 1 프리차지부;
    로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 비트라인 프리차지 신호 생성부는, 상기 테스트 모드 신호가 인에이블 되면 상기 비트라인 프리차지 신호를 디스에이블 시키도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 17 항에 있어서,
    상기 비트라인 프리차지 신호에 응답하여 상기 다수의 비트라인 쌍을 각각 상기 비트라인 프리차지 전압 레벨로 프리차지 시키도록 구성된 제 2 프리차지부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 메모리 셀과 연결되는 복수개의 비트라인 쌍, 제 1 스위칭 트랜지스터 그룹을 통해 상기 복수개의 비트라인 쌍과 연결되는 제 1 데이터 입출력 라인 및 제 2 스위칭 트랜지스터 그룹을 통해 상기 제 1 데이터 입출력 라인과 연결되는 제 2 데이터 입출력 라인을 구비하는 반도체 메모리 장치의 테스트 방법으로서,
    테스트 모드 신호가 인에이블 되면 상기 제 2 데이터 입출력 라인으로 테스트 전압을 인가하여 상기 제 2 데이터 입출력 라인의 누설전류 발생 여부를 테스트 하는 단계를 포함하는 반도체 메모리 장치의 테스트 방법.
  21. 제 20 항에 있어서,
    상기 테스트 전압은 제 1 및 제 2 테스트 전압을 포함하고,
    상기 테스트 모드 신호가 인에이블되면 상기 제 2 데이터 입출력 라인(LIO)으로 상기 제 1 테스트 전압 레벨을 인가하고, 상기 제 2 데이터 입출력 라인(LIOB)으로 상기 제 2 테스트 전압을 인가하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  22. 제 20 항에 있어서,
    상기 테스트 모드 신호가 인에이블 되면 상기 제 2 스위칭 트랜지스터 그룹 을 턴온시켜 상기 제 1 데이터 입출력 라인으로 상기 테스트 전압 레벨을 인가하여 상기 제 1 데이터 입출력 라인의 누설전류 발생 여부를 테스트 하는 단계를 더 포함하는 반도체 메모리 장치의 테스트 방법.
  23. 제 22 항에 있어서,
    상기 테스트 모드 신호가 인에이블 되면 상기 제 1 스위칭 트랜지스터 그룹을 턴온시켜 상기 복수개의 비트라인 쌍으로 상기 테스트 전압 레벨을 인가하여 상기 복수개의 비트라인 쌍의 누설 전류 발생 여부를 테스트 하는 단계를 더 포함하는 반도체 메모리 장치의 테스트 방법.
  24. 제 1 레벨의 데이터를 메모리 셀에 저장하는 단계;
    테스트 모드 신호가 인에이블 되면 상기 메모리 셀과 연결된 복수개의 비트라인 쌍을 감지 증폭하는 비트라인 센스앰프 그룹을 비활성화 시키는 단계;
    상기 테스트 모드 신호가 인에이블 되면 상기 복수개의 비트라인 쌍으로 테스트 전압을 인가하여 상기 복수개의 비트라인 쌍을 상기 테스트 전압 레벨로 만드는 단계; 및
    상기 메모리 셀에 저장된 데이터를 리드하는 단계를 포함하고,
    상기 복수개의 비트라인 쌍을 상기 테스트 전압 레벨로 만드는 단계는, 상기 테스트 모드 신호가 인에이블 되면 상기 복수개의 비트라인 쌍과 제 1 데이터 입출력 라인을 연결하는 단계;
    상기 테스트 모드 신호가 인에이블 되면 상기 제 1 데이터 입출력 라인과 제 2 데이터 입출력 라인을 연결하는 단계; 및
    상기 테스트 모드 신호가 인에이블 되면 상기 제 2 데이터 입출력 라인으로 상기 테스트 전압을 인가하는 단계를 포함하는 반도체 메모리 장치의 테스트 방법.
  25. 제 24 항에 있어서,
    상기 복수개의 비트라인 쌍을 상기 테스트 전압 레벨로 만드는 단계 이전에, 상기 복수개의 비트라인 쌍을 각각 플로팅시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  26. 삭제
  27. 제 24 항에 있어서,
    상기 테스트 전압 레벨은, 상기 제 1 레벨의 데이터를 저장한 상기 메모리 셀에서 상기 복수개의 비트라인으로 누설전류가 발생할 수 있는 조건으로 설정되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
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