JPS62228177A - 半導体集積回路用許容入力電圧検査回路 - Google Patents

半導体集積回路用許容入力電圧検査回路

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JPS62228177A
JPS62228177A JP61072166A JP7216686A JPS62228177A JP S62228177 A JPS62228177 A JP S62228177A JP 61072166 A JP61072166 A JP 61072166A JP 7216686 A JP7216686 A JP 7216686A JP S62228177 A JPS62228177 A JP S62228177A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体集積回路（ＬＳＩという）用許容入力電
圧検査回路に関するもので、特にＬＳＩのテスト容易化
に使用されるものである。
（従来の技術） 一般にＬＳＩは多数のトランジスタを１チツプのシリコ
ン上に形成させるもので、その良否を検査するために、
ＤＣ（直流）テスト、ＡＣ（交流）テスト、ファンクシ
、ンテストを実施している。
ＬＳＩの入力特性の検査は、ＬＳＩ周辺からの信号に対
してＬＳＩが正常に応答するかどうかを観測しておシ、
入力端子のリークテストはＤＣ的に容易に測定できるが
、応答するための外部入力信号レベルの検査は、ＡＣあ
るいはファンクションテストで、全回路を動作させて行
なっている。
（発明が解決しようとする問題点） ＬＳＩが応答するための入力信号レベル検査を、ＡＣあ
るいはファンクシ、ンテストで全回路を動作させて行な
った場合、全回路を動作させるために、測定装置による
影響をかなり受けてしまう。即ちＬＳＩ内部回路をダイ
ナミックに動作させるので、測定系から１１号レベルを
検査仕様に基づいて送出した場合、デバイス自体の変化
が見かけ上の測定系からの信号レベルに影響し、誤動作
を起こすことが多い。こういつた現象が起きた場合、Ｌ
ＳＩ自体の問題か、測定系の問題か判断するのが難しく
、テストを安定に実施するために多大な時間を必要とす
る。また量産段階に入った時、測定装置が変わシ同様な
問題が発生し１時間を費すことが多い。
そこで本発明は、ＬＳＩの許容入力信号レベル検査を、
測定系に影響せずに安定かつ容易に行なうことを目的と
する。
［発萌の構成］ （問題点を解決するための手段と作用）本発明は、ＬＳ
Ｉの入力端子に接続される入力バッファの出力信号を、
それに対応した記憶回路に記憶させ、その記憶回路を直
列に接続させ、任意の外部出力端子から直列に出力でき
るようにした。その際、記憶回路に記憶させるためのパ
ルスと外部に直列に出力させるためのパルス、及び任意
の出力端子から、システム出力信号と前記直列出力信号
を切り換えて出力させる切り換え信号をテスト用の入力
端子から供給させることができる。
ま九人カパッノアの出力信号と記憶回路を直列に接続さ
せる時の前段の記憶出力とを切り換える制御信号は任意
の外部入力端子から供給することができる。従って入力
バッファの出力信号を、ＬＳＩの内部回路を動作させる
ことなく容易にＬＳＩ外部に出力できるため、ＬＳＩの
入力信号レベル検査を、ＤＣレベルの信号を入力端子に
供給することで可能となる。つまりＬＳＩの内部回路を
動作させずに検査可能となるものである。
（実施例） 以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の回路図、第２図は同回路の動作を示すタ
イミングチャートである。第１図において１〜３はＬＳ
Ｉ外部入力端子、４は記憶回路入力切り換え用外部入力
端子、５はテスト用外部入力端子、６〜１０は入カバ、
ノアである。
１１〜１３は記憶回路ブロックで、相互に対応構成であ
る。１４，１６，２０．２１はノアゲート。
１５．１９はアンドダート、１７はＤ　ＪＪ１７リツデ
フロツｆ、１Ｂはインバータ、ｘ　２　ハ出力□’　ｙ
ノア、２３はＬＳＩ外部出力端子であシ、この回路は入
カパッノア６〜９の許容入力電圧レベルを容易に検査す
るものである。
ＬＳＩ外部入力端子１〜４に接続される入力バッファ６
〜９の特性を検査するには、その出力信蕃を直接ＬＳＩ
外部に出力できないので１通常ＬＳＩ全体を動作させな
いと判定できないが、本発明の回路を付加することで検
査が容易にできる。許容入力電圧検査は、ＬＳＩ外部入
力端子に許容の′Ｈ”レベル電圧あるいは″′Ｌ″レベ
ル電圧を加えたときに、入力バッファがｌ　）ｔ　％ま
たはＩ　Ｌ　ｌ″と判断できるかどうかを検査するもの
である。従って説明を簡単にするために、外部入力端子
１〜４にはその許容入力電圧レベルの信号を供給するも
のとし、テスト用の外部入力端子５には、“Ｌ“レペル
ヲｖｓｓレベル、１Ｈ”レベルをｖＤＤレベルトシて入
力するものとする。
外部入力端子１〜４に″Ｌ″レベルを入力し、入力端子
５にパルスを入力すると、入力バッファ６〜８及び９の
出力信号は、ＬＳＩが仕様を満足すれば′Ｌ″となシ、
入カバ、７ア６の出力の場合。
ノアゲート１４を介しノアゲート１６を通って７リツプ
フロツプ１７に記憶され、同様に入カバ。
ノア７〜８の出力は記憶回路ブロック１２〜１３に記憶
される。そしてテスト入力端子が”Ｈ”から”Ｌ”にな
ったとき、出力端子２３ＶＣは、本来必要なＬＳＩの内
部出力信号に代わって、ダート１９．２１．２２を介し
て記憶回路ブロック１３の出力信号即ち外部入力端子３
からの信号の極性”Ｌ”が出力される。次に入力端子４
０入力信号を″′Ｈ″レベルにすると、記憶回路ブロッ
ク１１〜１３は直列に接続される。この状態で入カパッ
ノア６〜８の入カバ、ノア数の・ぐルスを外部入力端子
５から入力させると、外部出力端子２３から順に外部入
力端子１からの信号の極性まで出力される。次に外部入
力端子１〜．７Ｋ”　Ｈ”レベルを入力させて同様な操
作を行なえば、入力バッファ８〜６の出力信号が外部出
力端子２３で観測される。第２図のタイムチャートの例
では、記憶回路ブロックの直列接続検査のために、記憶
回路プロ、り１１の直列動作時の入力信号即ちｆ−）２
５の入カバ、フチ９出力でないもう一方の入力信号（こ
の場合”Ｌ”）を最後に出力させている。
入力バッファ６〜９の動作限界を評価したい場合には、
上述のテストシーケンスでの外部入力端子１〜４の入力
信号レベルを順次変化させ、正常動作しなくなるレベル
を検査すればよい。また本発明は検出出力を、ＬＳＩと
して必要な出力端子２３に、その手前のダート回路を用
い多重化して一出力させているが、端子数に余裕がある
場合、テスト用の出力端子を設けてそこへ出力させても
よい。更に入力端子は入出力端子であってもよく、それ
らの数が多い場合分割して別の出力端子に多重化させて
出力してもよい。この場合式カフ％’ｌッノア９の出力
信号を制御用に便用しているので、別の検査プロ、りで
入カパッノア９の検量をすることができ、入力端子４の
入力信号レベルを入力端子５と同様に、理想的なりＩｌ
ｌ　”ＤＤレベルで供給できる。
本発明では、基本的にＬＳＩの許容入力電圧のＤＣ的な
測定を考えているが、第２図のタイミングチャートをみ
てわかるように、検査しているのは入力端子４の信号が
″′Ｌ″レベルの時だけなので、それ以外のタイミング
でＬＳＩ外部入力信号は自由に入力できる。即ちタイミ
ングを考えて、ＬＳＩの内部回路を動作させながら、同
時にＬＳＩの許容入力電圧検査が可能である。
［発明の効果］ 従来はＬＳＩの許容入力電圧レベルの検査は、その人カ
パッノアの出力信号をＬＳＩ外部から直接観測できない
ため、その検量′賦圧レベルの入力信号の入力信号で内
部回路を動作させて、誤動作するか否かで行なりている
。この方法は、信号をダイナミックに入力しなければな
らないので、測定系を正確に構成しないと、誤動作の原
因がＬＳＩ自体なのか、測定系であるのか判断するのが
難しい。
そのためテストを安定に実施できるまで、技術者の時間
を多大に必要とし、量産時のテストに対応させるには更
に時間を要する。しかるに本発明をＬＳＩに適用するこ
とにより、許容入力電圧レベルをＤＣ的に検査できるの
で、つま＃）ＬｓＩの内部回路を動作させないで検査で
きるので、デ・ぐイスの特性を安定かつ容易に検査でき
る。将来的にスタンダードセルＬＳＩ及びｒ−）プレイ
等のプロセスが決まったＬＳＩに関して、設計ＣＡＪ）
　（コンピュータ・エイデツド・デザイン）が充実すれ
ば、ダイナミ、りな許容入力電圧レベルの検査に代わっ
て、デバイスのプロセスが確認でき、る本発明を適用し
た検査方法で充分となる。
【図面の簡単な説明】
第１図は本発明の一実施例の回路図、第２図°は同回路
の動作を示すタイミングチャートである。 １〜３・・・ＬＳＩ外部入力端子、４・・・記憶回路入
力切り換え用外部入力端子、５・・・テスト用外部入力
端子、６〜１０・・・入カバ、ノア、１１〜１３・・・
記憶回路プロ、り、１４．１６，２０．２１・・・ノア
ゲート、１５．１９・・・アンドダート、１７・・・Ｄ
型フリッデフロッゾ、１８・・・インバータ％２２・・
・出力パッノア、２３・・・ＬＳＩ外部出力端子。

Claims (2)

    【特許請求の範囲】
  1. （１）半導体集積回路の複数の入力端子と、該入力端子
    がそれぞれ入力される複数の入力バッファと、該入力バ
    ッファの出力がそれぞれ入力される複数の記憶回路と、
    これら記憶回路を直列接続して前記集積回路の出力端子
    へ導く手段とを具備したことを特徴とする半導体集積回
    路用許容入力電圧検査回路。
  2. （２）前記出力端子への入力部に、前記記憶回路からの
    出力と集積回路の内部回路からの出力とを切り換えて導
    く切り換え手段を具備したことを特徴とする特許請求の
    範囲第１項に記載の半導体集積回路用許容入力電圧検査
    回路。
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