KR101124293B1 - 테스트 모드 신호 생성장치 및 방법 - Google Patents

테스트 모드 신호 생성장치 및 방법 Download PDF

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Abstract

본 발명에 따른 반도체 장치는 펄스 어드레스 생성부, 펄스 어드레스 스플릿부 및 테스트 모드 신호 생성부를 포함한다. 상기 펄스 어드레스 생성부는 테스트 어드레스 신호를 펄스 신호로 변환하여 펄스 어드레스 신호를 생성한다. 상기 펄스 어드레스 스플릿부는 상기 펄스 어드레스 신호에 응답하여 변환 테스트 어드레스 신호를 생성한다. 상기 테스트 모드 신호 생성부는 상기 변환 테스트 어드레스 신호에 응답하여 테스트 모드 신호를 생성한다.
테스트 모드 신호, 글로벌 라인, 배선

Description

테스트 모드 신호 생성장치 및 방법 {DEVICE AND METHOD FOR GENERATING TEST MODE SIGNAL}
본 발명은 테스트 모드 신호 생성장치에 관한 것으로, 어드레스 신호로부터테스트 모드 신호를 생성하는 테스트 모드 신호 생성장치에 관한 것이다.
반도체 메모리 장치의 신뢰성을 보증하기 위해, 제조 공정 중 또는 제품 출하 전에 다양한 테스트가 수행한다. 반도체 메모리 장치의 성능을 테스트하기 위한 항목은 매우 다양하므로, 다수의 테스트 모드를 설정하고, 설정된 테스트 모드에 따라 반도체 메모리 장치의 테스트가 수행된다. 일반적으로, 반도체 메모리 장치는 어드레스 신호를 조합하여 특정 테스트 모드로 진입할 수 있는 테스트 모드 신호를 생성한다.
도 1은 종래기술에 따른 테스트 모드 신호 생성장치의 구성을 개략적으로 보여주는 도면이다. 도 1에서, 종래의 테스트 모드 신호 생성장치는 제어부(10), 어드레스 디코더(20), 및 테스트 모드 신호 생성부(30)를 포함한다. 상기 제어부(10)는 어드레스 신호(MREG<0:6>), 노멀 MRS 신호(NMRSP), 테스트 MRS 신호(TMRSP), 파워 업 신호(PWRUP)를 입력 받는다. 상기 제어부(10)는 상기 테스트 MRS 신 호(TMRSP)가 인에이블 되었을 때 상기 어드레스 신호(MREG<0:6>)에 따라 전송 어드레스 신호(TMREG<0:6>)를 생성하고, 상기 노멀 MRS 신호(NMRSP) 및 상기 파워 업 신호(PWRUP)를 이용하여 리셋 신호(TRSTPB)를 생성한다. 상기 어드레스 디코더(20)는 상기 제어부(10)로부터 입력 받은 전송 어드레스 신호(TMREG<0:6>)를 디코딩하여 테스트 어드레스 신호(TRG01<0:3>, TRG234<0:7>, TRG56<0:3>)를 생성한다. 상기 테스트 모드 신호 생성부(30)는 상기 테스트 어드레스 신호(TRG01<0:3>, TRG234<0:7>, TRG56<0:3>)를 입력 받아 테스트 모드 신호(TM)를 생성한다. 상기 테스트 모드 신호 생성부(30)는 복수개의 신호 생성부(31, 32, 33, 34)를 구비하여 상기 테스트 어드레스 신호(TRG01<0:3>, TRG234<0:7>, TRG56<0:3>)의 조합 개수에 따라 서로 다른 복수개의 테스트 모드 신호(TM)를 생성한다.
도 2는 종래기술에 따른 반도체 장치의 구성을 개략적으로 보여준다. 도 2에서, 상기 반도체 장치는 8개의 메모리 뱅크(BANK0~BANK7)를 포함하고, 상기 메모리 뱅크(BANK0~BANK7) 사이의 주변부(Peripheral Area)에 도 1의 테스트 모드 신호 생성장치가 구비된다. 상기 테스트 모드 생성장치에서 생성된 테스트 모드 신호는 글로벌 라인을 통해 상기 테스트 모드 신호(TM)를 필요로 하는 로직 회로(L0~Lm, Lm+1~Ln)들로 직접 전송된다. 도 1에서와 같이, 상기 테스트 모드 신호 생성장치가 7개의 어드레스 신호를 이용하는 경우 총 128개의 테스트 모드 신호가 생성될 수 있다. 따라서, 글로벌 라인을 통해 상기 테스트 모드 신호를 직접 전송하는 경우, 상기 글로벌 라인 수도 128개가 될 수밖에 없다. 반도체 장치의 노멀 동작을 위해 많은 회로가 구비되는 상기 주변부에 위와 같은 무수히 많은 글로벌 라인이 배치되 면, 배선을 복잡하게 하고, 레이아웃 마진을 감소시킨다. 또한, 종래기술에 따른 테스트 모드 신호 생성장치의 경우 한정된 어드레스 신호에 따라 제한된 숫자의 테스트 모드 신호를 생성할 수밖에 없다.
본 발명은 상기와 같은 문제점을 해결하기 위해서 글로벌 라인의 숫자를 감소시키고, 제한 없는 개수의 테스트 모드 신호를 생성할 수 있는 테스트 모드 신호 생성장치를 제공하는데 그 목적이 있다.
본 발명의 실시예에 따른 테스트 모드 신호 생성장치는 테스트 어드레스 신호를 펄스 신호로 변환하여 펄스 어드레스 신호를 생성하도록 구성된 펄스 어드레스 생성부; 상기 펄스 어드레스 신호에 응답하여 변환 테스트 어드레스 신호를 생성하도록 구성된 펄스 어드레스 스플릿부; 및 상기 변환 테스트 어드레스 신호에 응답하여 테스트 모드 신호를 생성하도록 구성된 테스트 모드 신호 생성부; 를 포함한다.
본 발명의 다른 실시예에 따른 테스트 모드 신호 생성장치는 테스트 어드레스 신호에 응답하여 제 1 테스트 모드 신호를 생성하는 제 1 테스트 모드 신호 생성부; 상기 테스트 어드레스 신호에 따라 펄스 어드레스 신호를 생성하도록 구성된 펄스 어드레스 생성부; 및 상기 펄스 어드레스 신호에 응답하여 제 2 테스트 모드 신호를 생성하도록 구성된 테스트 모드 신호 생성블록; 을 포함한다.
또한, 본 발명의 실시예에 따른 테스트 모드 신호 생성방법은 테스트 어드레스 신호의 논리 레벨에 따라 상기 테스트 어드레스 신호를 복수개의 펄스를 갖는 펄스 어드레스 신호로 변환하는 단계; 상기 펄스 어드레스 신호를 글로벌 라인으로 전송하는 단계; 상기 글로벌 라인으로부터 전송된 상기 펄스 어드레스 신호에 응답하여 변환 테스트 어드레스 신호를 생성하는 단계; 및 상기 변환 테스트 어드레스 신호에 응답하여 테스트 모드 신호를 생성하는 단계; 를 포함한다.
본 발명에 의하면, 글로벌 라인의 수를 감소시켜, 배선을 간소화하고 본 발명이 배치되는 반도체 장치의 레이아웃 마진 확보를 용이하게 한다.
또한, 테스트 어드레스 신호를 펄스 형태로 전송하므로, 적은 수의 어드레스 신호를 입력 받아 제한 없는 개수의 테스트 모드 신호를 생성할 수 있는 효과가 있다.
도 3은 본 발명의 실시예에 따른 테스트 모드 신호 생성장치(1)의 구성을 개략적으로 보여주는 블록도이다. 도 3에서, 상기 테스트 모드 신호 생성장치(1)는 제 1 테스트 모드 신호 생성부(40), 펄스 어드레스 생성부(100) 및 테스트 모드 신호 생성블록(2000)을 포함한다. 상기 제 1 테스트 모드 신호 생성부(40)는 테스트 어드레스 신호(TRG01<0:3>, TRG234<0:7>, TRG56<0:3>)를 입력 받고, 상기 테스트 어드레스 신호(TRG01<0:3>, TRG234<0:7>, TRG56<0:3>)에 따라 제 1 테스트 모드 신호(TM1)를 생성한다. 상기 제 1 테스트 모드 신호 생성부(40)는 하나 또는 그 이상의 신호 생성부를 포함하여 상기 제 1 테스트 모드 신호(TM1)를 생성한다. 상기 제 1 테스트 모드 신호 생성부(40)는 리셋 신호(TRSTPB)에 응답하여 상기 제 1 테스트 모드 신호(TM1)를 디스에이블 시킨다.
상기 펄스 어드레스 생성부(100)는 상기 테스트 어드레스 신호(TRG01<0:3>, TRG234<0:7>, TRG56<0:3>)에 응답하여 펄스 어드레스 신호(ALANE, BLANE)를 생성한다. 상기 펄스 어드레스 생성부(100)는 상기 테스트 어드레스 신호(TRG01<0:3>, TRG234<0:7>, TRG56<0:3>)의 논리 레벨에 따라 복수개의 펄스를 포함하는 상기 펄스 어드레스 신호(ALANE, BLANE)를 생성한다. 즉, 상기 펄스 어드레스 생성부(100)는 상기 테스트 어드레스 신호(TRG01<0:3>, TRG234<0:7>, TRG56<0:3>)에 따라 상기 펄스 어드레스 신호(ALANE, BLANE)가 포함하는 펄스의 수를 가변시킨다. 또한, 상기 펄스 어드레스 생성부(100)는 상기 테스트 어드레스 신호(TRG01<0:3>, TRG234<0:7>, TRG56<0:3>)를 입력 받아 제어신호(TM_SET)를 생성한다.
상기 테스트 모드 신호 생성블록(2000)은 상기 펄스 어드레스 신호(ALANE, BLANE)를 입력 받아 제 2 테스트 모드 신호(TM2)를 생성한다. 상기 테스트 모드 신호 생성블록(2000)은 펄스 어드레스 스플릿부(200) 및 제 2 테스트 모드 신호 생성부(300)를 포함한다. 상기 펄스 어드레스 스플릿부(200)는 상기 펄스 어드레스 신호(ALANE, BLANE)를 입력 받아 변환 테스트 어드레스 신호(TA<0:2>, TB<0:2>)를 생성한다. 상기 펄스 어드레스 스플릿부(200)는 상기 펄스 어드레스 신호(ALANE, BLANE)의 펄스의 수를 카운팅하여 상기 변환 테스트 어드레스 신호(TA<0:2>, TB<0:2>)를 생성한다. 상기 펄스 어드레스 스플릿부(200)는 상기 펄스 어드레스 신호(ALANE, BLANE)의 펄스의 수를 카운팅하고, 카운팅 결과에 따라서 상기 변환 테스트 어드레스 신호(TA<0:2>, TB<0:2>)의 논리 레벨을 변화시킨다. 따라서, 상기 펄스 어드레스 스플릿부(200)는 상기 테스트 어드레스 신호(TRG01<0:3>, TRG234<0:7>, TRG56<0:3>)와 실질적으로 동일한 어드레스 정보를 갖는 상기 변환 테스트 어드레스 신호(TA<0:2>, TB<0:2>)를 생성할 수 있다. 상기 펄스 어드레스 스플릿부(200)는 상기 펄스 어드레스 생성부(100)에서 생성된 제어신호(TM_SET)를 입력 받는다. 상기 펄스 어드레스 스플릿부(200)는 상기 제어신호(TM_SET)에 응답하여 상기 펄스 어드레스 신호(ALANE, BLANE)의 펄스의 수를 카운팅할 수 있다.
상기 제 2 테스트 모드 신호 생성부(300)는 상기 변환 테스트 어드레스 신호(TA<0:2>, TB<0:2>)에 응답하여 제 2 테스트 모드 신호(TM2)를 생성한다. 상기 제 2 테스트 모드 신호 생성블록(2000)은 디코딩부(400)를 더 포함할 수 있다. 상기 디코딩부(400)는 상기 변환 테스트 어드레스 신호(TA<0:2>, TB<0:2>)를 입력 받고, 상기 변환 테스트 어드레스 신호(TA<0:2>, TB<0:2>)를 디코딩하여 출력한다. 따라서, 상기 제 2 테스트 모드 신호 생성부(300)는 상기 변환 테스트 어드레스 신호(TA<0:2>, TB<0:2>)가 디코딩된 상기 디코딩부(400)의 출력(TAA<0:7>, TBB<0:7>)을 입력 받아 상기 제 2 테스트 모드 신호(TM2)를 생성한다. 상기 제 2 테스트 모드 신호 생성부(300)는 상기 디코딩부(400)의 출력(TAA<0:7>, TBB<0:7>)을 입력 받아 상기 제 2 테스트 모드 신호(TM2)를 생성하는 하나 또는 그 이상의 신호 생성부로 구성된다. 상기 제 2 테스트 모드 신호 생성부(300)는 상기 리셋 신호(TRSTPB)를 입력 받으며, 상기 리셋 신호(TRSTPB)가 인에이블되면 상기 제 2 테스트 모드 신호(TM2)를 디스에이블 시킨다.
도 3에서, 본 발명의 실시예에 따른 테스트 모드 신호 생성장치(1)는 제어부(10) 및 어드레스 디코더(20)를 더 포함한다. 상기 제어부(10)는 어드레스 신 호(MREG<0:6>), 테스트 MRS 신호(TMRSP), 노멀 MRS 신호(NMRSP) 및 파워업 신호(PWRUP)를 입력 받는다. 상기 어드레스 신호(MREG<0:6>)는 상기 테스트 어드레스 신호(TRG01<0:3>, TRG234<0:7>, TRG56<0:3>)를 생성하기 위해 입력되는 신호로서, 예를 들어, 반도체 장치의 경우, 상기 반도체 장치에 구비된 패드를 통해 외부로부터 입력될 수 있는 신호이다. 따라서, 상기 어드레스 신호(MREG<0:6>)에 따라 상기 테스트 어드레스 신호(TRG01<0:3>, TRG234<0:7>, TRG56<0:3>)의 논리 레벨이 변하게 된다. 상기 테스트 MRS 신호(TMRSP)는 상기 테스트 모드 신호 생성장치(1)를 구비하는 반도체 장치가 테스트 동작에 진입한다는 것을 알리는 신호이고, 상기 노멀 MRS 신호(NMRSP)는 상기 반도체 장치가 테스트 동작이 아닌 노멀 동작에 진입한다는 것을 알리는 신호이다. 다시 말해, 상기 반도체 장치가 테스트 모드를 탈출하라고 지시하는 신호이다. 상기 파워업 신호(PWRUP)는 상기 반도체 장치로 전원이 인가되었을 때, 상기 반도체 장치를 초기화시키기 위해 사용되는 신호이다.
상기 제어부(10)는 상기 테스트 MRS 신호(TMRSP) 및 상기 어드레스 신호(MREG<0:6>)를 입력 받아 상기 전송 어드레스 신호(TMREG<0:6>)를 생성한다. 즉, 상기 제어부(10)는 상기 테스트 MRS 신호(TMRSP)가 입력되면 상기 어드레스 신호(MREG<0:6>를 상기 전송 어드레스 신호(TMREG<0:6>)로 출력하도록 구성된다. 상기 제어부(10)는 상기 노멀 MRS 신호(NMRSP) 및 상기 파워업 신호(PWRUP)를 입력 받아 리셋 신호(TRSTPB)를 생성한다. 상기 제어부(10)는 상기 노멀 MRS 신호(NMRSP) 또는 상기 파워업 신호(PWRUP)가 인에이블 되면 상기 리셋 신호(TRSTPB)를 인에이블 시킨다.
상기 어드레스 디코더(20)는 상기 제어부(10)로부터 출력된 전송 어드레스 신호(TMREG<0:6>)를 입력 받고, 상기 전송 어드레스 신호(TMREG<0:6>)를 디코딩하여 상기 테스트 어드레스 신호(TRG01<0:3>, TRG234<0:7>, TRG56<0:3>)를 생성한다.
도 4는 도 3의 제 1 테스트 모드 신호 생성부를 구성하는 신호 생성부의 실시예의 구성을 보여주는 도면이다. 도 4에서, 상기 신호 생성부(40A)는 제 1 피모스 트랜지스터(P1_a), 제 1 내지 제 3 엔모스 트랜지스터(N1_a~N3_a), 제 1 내지 제 3 인버터(IV1_a~IV3_a)를 포함한다. 상기 제 1 피모스 트랜지스터(P1_a)는 게이트로 상기 리셋 신호(TRSTPB)를 인가 받고, 소스 단으로 외부전압(VDD)을 인가 받으며, 드레인 단이 제 1 노드(A)와 연결된다. 상기 제 1 내지 제 3 엔모스 트랜지스터(N1_a~N3_a)는 각각 게이트로 할당된 테스트 어드레스 신호(TRG01<0:3>, TRG234<0:7>, TRG56<0:3>)를 입력 받고, 상기 제 1 노드(A)와 접지전압 단(VSS) 사이에서 직렬 연결된다. 상기 제 1 인버터(IV1_a)는 상기 제 1 노드(A)의 전압 레벨이 반전된 신호를 상기 제 1 테스트 모드 신호(TM1)로 생성한다. 상기 제 2 및 제 3 인버터(IV2_a, IV3_a)는 래치구조를 이루어 상기 제 1 노드(A)의 전압 레벨을 래치한다. 상기 신호 생성부(30A)는 상기 테스트 어드레스 신호(TRG01<0:3>, TRG234<0:7>, TRG56<0:3>)의 조합의 수에 따라 복수개 구비되어 상기 제 1 테스트 모드 신호 생성부(30)를 구성한다.
따라서, 상기 신호 생성부(40A)는 할당된 테스트 어드레스 신호(TRG01<0:3>, TRG234<0:7>, TRG56<0:3>)가 하이 레벨일 때 상기 제 1 테스트 모드 신호(TM1)를 생성할 수 있고, 상기 리셋 신호(TRSTPB)가 인에이블되면, 상기 제 1 테스트 모드 신호(TM1)를 디스에이블 시킬 수 있다.
도 5는 도 3의 펄스 어드레스 생성부의 실시예의 구성을 개략적으로 보여주는 도면이다. 도 5에서, 상기 펄스 어드레스 생성부(100)는 어드레스 생성부(110) 및 제어신호 생성부(120)로 구성된다. 상기 어드레스 생성부(110)는 상기 테스트 어드레스 신호(TRG01<0:3>, TRG234<0>)를 입력 받아 상기 테스트 어드레스 신호(TRG01<0:3>, TRG234<0>)의 논리 레벨에 따라 상기 펄스 어드레스 신호(ALANE, BLANE)를 생성한다. 상기 어드레스 생성부(110)는 상기 테스트 어드레스 신호(TRG01<0:3>, TRG234<0>)에 따라 상기 펄스 어드레스 신호(ALANE, BLANE)의 펄스의 수를 가변시킨다. 상기 어드레스 생성부(110)는 일 부분의 테스트 어드레스 신호(TRG01<0:3>, TRG234<0>)를 입력 받는 것으로 설명되지만, 다양한 조합의 테스트 어드레스 신호(TRG01<0:3>, TRG234<0:7>, TRG56<0:3>)를 입력 받을 수 있으며, 도 5에 도시된 펄스 어드레스 생성부(100)의 구성은 입력 받는 테스트 어드레스 신호(TRG01<0:3>, TRG234<0:7>, TRG56<0:3>)의 숫자에 따라 증가될 수 있다.
상기 어드레스 생성부(110)는 상기 테스트 어드레스 신호(TRG01<0:3>, TRG234<0>)를 입력 받아 제 1 및 제 2 펄스 어드레스 신호(ALANE, BLANE)를 생성한다. 상기 어드레스 생성부(110)는 제 1 펄스 트리거부(111), 제 2 펄스 트리거부(112), 제 3 펄스 트리거부(113) 및 신호 조합부(114)를 포함한다. 제 1 펄스 트리거부(111)는 할당된 테스트 어드레스 신호(TRG01<1>, TRG234<0>)가 하이 레벨일 때, 상기 제 1 펄스 어드레스 신호(ALANE)의 펄스 수를 증가시킬 수 있다. 상기 제 2 펄스 트리거부(112)는 할당된 테스트 어드레스 신호(TRG01<2>, TRG234<0>)가 하 이 레벨일 때, 상기 제 2 펄스 어드레스 신호(BLANE)의 펄스 수를 증가시킬 수 있다. 상기 제 3 펄스 트리거부(113)는 할당된 테스트 어드레스 신호(TRG01<3>, TRG234<0>)가 하이 레벨일 때, 상기 제 1 및 제 2 펄스 어드레스 신호(ALANE, BLANE)의 펄스 수를 증가시킬 수 있다. 상기 신호 조합부(114)는 상기 제 1 내지 제 3 펄스 트리거부(111, 112, 113)의 출력에 응답하여 상기 제 1 및 제 2 펄스 어드레스 신호(ALANE, BLANE)를 출력한다.
상기 제 1 펄스 트리거부(111)는 제 1 낸드 게이트(ND1) 및 제 1 인버터(IV1)를 포함한다. 상기 제 1 낸드 게이트(ND1)는 할당된 테스트 어드레스 신호(TRG01<1>, TRG234<0>)를 입력 받는다. 상기 제 1 인버터(IV1)는 상기 제 1 낸드 게이트(ND1)의 출력을 반전시킨다. 따라서, 상기 제 1 펄스 트리거부(111)는 상기 할당된 테스트 어드레스 신호(TRG01<1>, TRG234<0>)가 모두 하이 레벨일 때, 하이 레벨의 신호를 출력할 수 있다. 상기 제 2 펄스 트리거부(112)는 상기 제 2 낸드 게이트(ND2) 및 제 2 인버터(IV2)를 포함한다, 상기 제 2 낸드 게이트(ND2)는 할당된 테스트 어드레스 신호(TRG01<2>, TRG234<0>)를 입력 받는다. 상기 제 2 인버터(IV2)는 상기 제 2 낸드 게이트(ND2)의 출력을 반전시킨다. 따라서, 상기 제 2 펄스 트리거부(112)는 상기 할당된 테스트 어드레스 신호(TRG01<2>, TRG234<0>)가 모두 하이 레벨일 때, 하이 레벨의 신호를 출력한다. 상기 제 3 펄스 트리거부(113) 또한 제 3 낸드 게이트(ND3) 및 제 3 인버터(IV3)를 포함하고, 할당된 테스트 어드레스 신호(TRG01<3>, TRG234<0>가 모두 하이 레벨일 때, 하이 레벨의 신호를 출력한다.
상기 신호 조합부(114)는 제 1 및 제 2 노어 게이트(NOR1, NOR2), 제 4 및 제 5 인버터(IV4, IV5)를 포함한다. 상기 제 1 노어 게이트(NOR1)는 상기 제 1 및 제 3 펄스 트리거부(111, 113)의 출력을 입력 받는다. 상기 제 4 인버터(IV4)는 상기 제 1 노어 게이트(NOR1)의 출력을 반전시켜 상기 제 1 펄스 어드레스 신호(ALANE)를 출력한다. 상기 제 2 노어 게이트(NOR2)는 상기 제 2 및 제 3 펄스 트리거부(112, 113)의 출력을 입력 받는다. 상기 제 5 인버터(IV5)는 상기 제 2 노어 게이트(NOR2)의 출력을 반전시켜 상기 제 2 펄스 어드레스 신호(BLANE)를 생성한다. 따라서, 상기 신호 조합부(114)는 상기 제 1 펄스 트리거부(111)가 하이 레벨의 펄스를 출력하면 상기 제 1 펄스 어드레스 신호(ALANE)의 펄스를 생성하고, 상기 제 2 펄스 트리거부(112)가 하이 레벨의 펄스를 출력하면 상기 제 2 펄스 어드레스 신호(BLANE)의 펄스를 생성하며, 상기 제 3 펄스 트리거부(113)가 하이 레벨의 펄스를 출력하면 상기 제 1 및 제 2 펄스 어드레스 신호(ALNE, BLANE)의 펄스를 함께 생성한다.
상기 제어신호 생성부(120)는 할당된 테스트 어드레스 신호(TRG01<0>, TRG234<1>)에 응답하여 상기 제어신호(TMSET_SET)를 생성한다. 상기 제어신호 생성부(120)는 제 4 낸드 게이트(ND4) 및 제 6 인버터(IV6)를 포함한다. 상기 제 4 낸드 게이트(ND4)는 상기 할당된 테스트 어드레스 신호(TRG01<0>, TRG345<1>)를 입력 받는다. 상기 제 6 인버터(IV6>는 상기 제 4 낸드 게이트(ND4)의 출력을 반전시켜 상기 제어신호(TM_SET)를 생성한다. 따라서, 상기 제어신호 생성부(120)는 할당된 테스트 어드레스 신호(TRG01<0>, TRG234<1>)가 하이 레벨일 때, 상기 제어신 호(TM_SET)를 인에이블 시킨다.
도 6은 도 3의 펄스 어드레스 스플릿부의 구성을 개략적으로 보여주는 도면이다. 상기 펄스 어드레스 스플릿부(200)는 상기 펄스 어드레스 신호(ALANE, BLANE)의 펄스의 수를 카운팅하여 상기 변환 테스트 어드레스 신호(TA<0:2, TB<0:2>)를 생성한다. 상기 펄스 어드레스 스플릿부(200)는 상기 제어신호(TM_SET)를 소정시간 지연하여 제어신호 펄스(TM_SETP)를 생성한다. 또한, 상기 펄스 어드레스 스플릿부(200)는 상기 리셋 신호(TRSTPB)를 소정시간 지연하여 상기 제어신호 펄스(TM_SETP)를 생성한다.
도 6에서 상기 펄스 어드레스 스플릿부(200)는 어드레스 변환부(210) 및 펄스 생성부(220)를 포함한다. 상기 어드레스 변환부(210)는 상기 펄스 어드레스 신호(ALNE, BLANE)를 입력 받아 변환 테스트 어드레스 신호(TA<0:2>, TB<0:2>)를 생성한다. 상기 어드레스 변환부(210)는 상기 펄스 어드레스 신호(ALANE, BLANE)가 포함하는 펄스의 수를 카운팅하여 상기 변환 테스트 어드레스 신호(TA<0:2>, TB<0:2>)를 생성한다. 상기 어드레스 변환부(210)는 직렬로 연결되는 복수개의 플립플롭으로 구성된다. 상기 제 1 플립플롭(211)은 상기 제 1 펄스 어드레스 신호(ALANE)를 입력 받고, 상기 제 1 펄스 어드레스 신호(ALANE)의 펄스가 입력될 때마다, 논리 레벨이 변하는 신호를 출력한다. 상기 제 2 플립플롭(212)은 상기 제 1 플립플롭(211)의 출력을 입력 받고, 상기 제 1 플립플롭(211)의 출력의 논리 레벨이 바뀔 때마다 논리 레벨이 변하는 신호를 출력한다. 상기 제 3 플립플롭(213)은 상기 제 2 플립플롭(212)의 출력을 입력 받고, 상기 제 2 플립플롭(212)의 출력의 논리 레벨이 바뀔 때마다 논리 레벨이 변하는 신호를 출력한다. 상기 제 1 플립플롭(211)의 출력은 변환 테스트 어드레스 신호의 제 1 비트(TA<0>)가 되고, 상기 제 2 플립플롭(212)의 출력은 상기 변환 테스트 어드레스 신호의 제 2 비트(TA<1>)가 되며, 상기 제 3 플립플롭(213)의 출력은 상기 변환 테스트 어드레스 신호의 제 3 비트(TA<2>)가 된다.
마찬가지로, 상기 제 4 플립플롭(214)은 상기 제 2 펄스 어드레스 신호(BLANE)를 입력 받고, 상기 제 2 펄스 어드레스 신호(BLANE)의 펄스가 입력될 때마다, 논리 레벨이 변하는 신호를 출력한다. 상기 제 5 플립플롭(215)은 상기 제 4 플립플롭(214)의 출력을 입력 받고, 상기 제 4 플립플롭(214)의 출력의 논리 레벨이 바뀔 때마다 논리 레벨이 변하는 신호를 출력한다. 상기 제 6 플립플롭(216)은 상기 제 5 플립플롭(215)의 출력을 입력 받고, 상기 제 5 플립플롭(215)의 출력의 논리 레벨이 바뀔 때마다 논리 레벨이 변하는 신호를 출력한다. 상기 제 4 플립플롭(214)의 출력은 변환 테스트 어드레스 신호의 제 1 비트(TB<0>)가 되고, 상기 제 5 플립플롭(215)의 출력은 상기 변환 테스트 어드레스 신호의 제 2 비트(TB<1>)가 되며, 상기 제 6 플립플롭(216)의 출력은 상기 변환 테스트 어드레스 신호의 제 3 비트(TB<2>)가 된다. 따라서, 상기 어드레스 변환부(210)는 상기 펄스 어드레스 신호(ALANE, BLANE)를 복수 비트의 논리 레벨을 갖는 변환 테스트 어드레스 신호로 변환할 수 있다.
상기 펄스 생성부(220)는 상기 제어신호(TM_SET) 및 상기 리셋 신호(TRSTPB)를 입력 받고, 상기 두 신호(TM_SET, TRSTPB) 중 어느 하나가 인에이블되면 인에이 블되는 상기 제어신호 펄스(TM_SETP)를 생성한다. 상기 제어신호 펄스(TM_SETP)는 상기 제 1 내지 제 6 플립플롭(211~216)을 초기화시킨다. 즉, 상기 어드레스 변환부(210)가 상기 펄스 어드레스 신호(ALANE, BLANE)의 펄스를 모두 카운팅한 경우, 상기 제어신호 펄스(TM_SETP)는 다음 펄스 어드레스 신호를 입력 받기 위해 상기 어드레스 변환부(210)를 리셋 시키는 것이다. 또한, 상기 리셋 신호(TRSTPB)가 인에이블되면 상기 제어신호 펄스(TM_SETP)는 상기 어드레스 변환부(210)를 모두 초기화시킨다.
상기 펄스 생성부(220)는 지연부(221), 제 7 및 제 8 인버터(IV7, IV8), 제 3 노어 게이트(NOR3)를 포함한다. 상기 지연부(221)는 상기 제어신호(TM_SET)를 소정시간 지연시킨다. 상기 소정시간은 설계자의 의도에 따라 임의의 시간으로 설정될 수 있다. 상기 제 7 인버터(IV7)는 상기 리셋 신호(TRSTPB)를 반전시킨다. 상기 제 3 노어 게이트(NOR3)는 상기 지연부(221)의 출력(TM_SETD) 및 상기 제 7 인버터(IV7)의 출력을 입력 받는다. 상기 제 8 인버터(IV8)는 상기 제 3 노어 게이트(NOR3)의 출력을 반전시킨다.
도 7은 상기 지연부의 실시예의 구성을 개략적으로 보여주는 도면이다. 상기 지연부(221)는 제 9 인버터(IV9), 홀수개의 인버터 체인(Odd_IVc), 제 5 낸드 게이트(ND5) 및 제 10 인버터(IV10)를 포함한다. 상기 제 9 인버터(IV9)는 상기 제어신호(TM_SET)를 반전시킨다. 상기 홀수개의 인버터 체인(Odd_IVc)은 상기 제 9 인버터(IV9)의 출력을 지연시킨다. 상기 제 5 낸드 게이트(ND5)는 상기 제 9 인버터(IV9)의 출력 및 상기 인버터 체인(Odd_IVc)의 출력을 입력 받는다. 상기 제 10 인버터(IV10)는 상기 제 5 낸드 게이트(ND5)의 출력을 반전시키고, 출력신호(TM_SETD)를 생성한다. 따라서, 상기 소자들의 지연에 의해 상기 제어신호(TM_SET)의 입력으로부터 상기 제어신호 펄스(TM_SETP)가 생성되는 상기 소정시간을 설정할 수 있다.
도 8은 상기 제 2 테스트 모드 신호 생성부를 구성하는 신호 생성부의 실시예의 구성을 보여주는 도면이다. 상기 신호 생성부(300A)는 제 1 피모스 트랜지스터(P1_b), 제 1 내지 제 3 엔모스 트랜지스터(N1_b~N3_b), 제 1 내지 제 3 인버터(IV1_b~IV3_b)를 포함한다. 상기 제 1 피모스 트랜지스터(P1_b)는 게이트로 상기 리셋 신호(TRSTPB)를 수신하고, 소스 단으로 외부전압(VDD)을 인가 받으며, 드레인 단이 제 2 노드(B)와 연결된다. 상기 제 1 내지 제 3 엔모스 트랜지스터(N1_b~N3_b)는 상기 제 2 노드(B)와 접지전압 단(VSS) 사이에 직렬로 연결되고, 각각 게이트로 상기 제어신호(TM_SET), 변환 테스트 어드레스 신호(TA<0:2>, TB<0:2>)가 도 3의 디코딩부(400)에 의해 디코딩된 신호(TAA<0:7>, TBB<0:7>)를 입력 받는다. 상기 제 1 인버터(IV1_b)는 상기 제 2 노드(B)로부터 인가되는 전압의 레벨을 반전시켜 상기 제 2 테스트 모드 신호를(TM2) 생성하고, 상기 제 2 및 제 3 인버터(IV2_b, IV3_b)는 래치구조를 형성하여 상기 제 2 노드(B)의 전압 레벨을 래치한다. 따라서, 상기 신호 생성부(300A)는 상기 변환 테스트 어드레스 신호(TA<0:2>, TB<0:2>)가 디코딩된 신호(TAA<0:7, TBB<0:7>)의 조합의 수만큼 복수개가 구비되어 상기 제 2 테스트 모드 신호 생성부(300)를 구성한다.
도 9는 본 발명의 실시예에 따른 테스트 모드 신호 생성장치의 동작을 보여 주는 타이밍도이다. 도 3 내지 도 9를 참조하여, 본 발명의 실시예에 따른 테스트 모드 신호 생성장치(1)의 동작을 설명하면 다음과 같다. 상기 테스트 모드 신호 생성장치(1)가 구비되는 반도체 장치로 전원이 인가되고 초기화가 완료되면 상기 파워업 신호(PWRUP)가 디스에이블된다. 이 후, 반도체 장치가 테스트 동작을 수행하도록 하기 위해, 상기 테스트 MRS 신호(TMRSP)는 펄스 형태로 인가되고, 상기 노멀 MRS 신호(NMRSP)는 디스에이블 상태를 유지한다.
상기 어드레스 신호(MREG<0:6>)는 상기 테스트 MRS 신호(TMRSP)의 펄스에 맞추어 입력되고, 상기 제어부(10)는 상기 어드레스 신호(MREG<0:6>)를 입력 받아 상기 전송 어드레스 신호(TMREG<0:6>)를 생성한다. 상기 어드레스 디코더(20)는 상기 전송 어드레스 신호(TMREG<0:6>)를 입력 받아 테스트 어드레스 신호(TRG01<0:3>, TRG234<0:7>, TRG56<0:3>)를 출력한다. 도 9에서, 상기 테스트 어드레스 신호(TRG01<0:3>, TRG234<0:7>, TRG56<0:3>)의 하이 펄스가 발생할 때는 상기 테스트 어드레스 신호(TRG01<0:3>, TRG234<0:7>, TRG56<0:3>)가 하이 레벨이 되도록 상기 어드레스 신호(MREG<0:6>)가 입력된 것으로 이해할 수 있다.
상기 펄스 어드레스 생성부(100)는 상기 테스트 어드레스 신호(TRG01<0:3>, TRG234<0:7>, TRG56<0:3>)를 입력 받는다. 상기 제 1 및 제 3 펄스 트리거부(111, 113) 및 상기 신호 조합부(114)는 할당된 테스트 어드레스 신호(TRG01<1>, TRG01<3>, TRG234<0>)의 펄스를 입력 받을 때, 상기 제 1 펄스 어드레스 신호(ALANE)의 펄스를 생성한다. 상기 제 2 및 제 3 펄스 트리거부(112, 113) 및 상기 신호 조합부(114)는 할당된 테스트 어드레스 신호(TRG01<2>, TRG01<3>, TRG234<0>)의 펄스를 입력 받을 때, 상기 제 2 펄스 어드레스 신호(BLANE)의 펄스를 생성한다. 도 9에서, 상기 테스트 어드레스 신호(TRG01<1>)의 펄스는 3번 입력되고, 상기 테스트 어드레스 신호(TRG01<2>)의 펄스는 1번 입력되며, 상기 테스트 어드레스 신호(TRG01<3>)의 펄스는 2번 입력되는 것을 볼 수 있다. 따라서, 상기 제 1 펄스 어드레스 신호(ALANE)는 5개의 펄스를 포함하고, 상기 제 2 펄스 어드레스 신호(BLANE)는 3개의 펄스를 포함하게 된다.
상기 펄스 어드레스 스플릿부(200)의 어드레스 변환부(210)는 상기 제 1 및 제 2 펄스 어드레스 신호(ALANE, BLANE)를 입력 받아 변환 테스트 어드레스 신호(TA<0:2>, TB<0:2>)를 생성한다. 상기 제 1 플립플롭(211)은 상기 제 1 펄스 어드레스 신호(ALANE)를 입력 받아 하이 레벨의 변환 테스트 어드레스 신호(TA<0>)를 출력하고, 상기 제 2 플립플롭(212)은 상기 제 1 플립플롭(211)의 출력을 입력 받아 로우 레벨의 변환 테스트 어드레스 신호(TA<1>)를 생성하며, 상기 제 3 플립플롭(213)은 상기 제 2 플립플롭(212)의 출력을 입력 받아 하이 레벨의 변환 테스트 어드레스 신호(TA<2>)를 생성한다. 상기 제 4 플립플롭(214)은 상기 제 2 펄스 어드레스 신호(BLANE)를 입력 받아 하이 레벨의 변환 테스트 어드레스 신호(TB<0>)를 생성하고, 상기 제 5 플립플롭(215)은 상기 제 4 플립플롭(214)의 출력을 입력 받아 하이 레벨의 변환 테스트 어드레스 신호(TB<1>)를 생성하며, 상기 제 6 플립플롭(216)은 상기 제 5 플립플롭(215)의 출력을 입력 받아 로우 레벨의 변환 테스트 어드레스 신호(TB<2>)를 출력한다.
상기 테스트 어드레스 신호(TRG01<0>, TRG234<1>)가 하이 레벨이 되도록 상 기 어드레스 신호(MREG<0:6>)가 입력되면, 상기 펄스 어드레스 생성부(100)의 제어신호 생성부(210)는 제어신호(TM_SET)를 생성한다. 상기 제어신호(TM_SET)가 인에이블되면, 상기 제 2 테스트 모드 신호 생성부(300)를 구성하는 신호 생성부 중에서 변환 테스트 어드레스 신호(TA<0:2>, TB<0:2>)가 디코딩된 신호(TAA<0:7>, TBB<0:7>) 중 하이 레벨의 신호를 할당 받은 신호 생성부는 제 2 테스트 모드 신호(TM2)를 인에이블시킨다. 따라서, 반도체 장치는 상기 제 2 테스트 모드 신호(TM2)에 응답하여 원하는 테스트 모드로 진입할 수 있다.
이 후, 테스트 동작이 완료되고, 노멀 MRS 신호(NMRSP)가 인에이블되면, 상기 리셋 신호(TRSTPB)가 인에이블되고, 상기 신호 생성부는 상기 리셋 신호(TRSTPB)에 응답하여 상기 제 2 테스트 모드 신호(TM2)를 디스에이블 시킨다. 따라서, 상기 반도체 장치는 상기 테스트 모드를 탈출한다. 위와 같은 방식으로 동작하는 상기 테스트 모드 신호 생성장치는 어드레스 신호를 펄스 형테로 전환하고 전송하기 때문에, 적은 수의 어드레스 신호를 입력 받더라도, 제한 없는 개수의 테스트 모드 신호를 생성할 수 있다.
도 10은 본 발명의 실시예에 따른 테스트 모드 신호 생성장치가 반도체 장치에 배치된 모습을 보여주는 도면이다. 도 10과 같이 테스트 모드 신호 생성장치가 배치되는 경우, 테스트 모드 신호를 생성하고 전달하기 위한 글로벌 라인(global line)의 개수는 단 4개가 된다. 즉, 두 개의 펄스 어드레스 신호(ALANE, BLANE)가 전송되는 글로벌 라인, 제어신호(TM_SET)가 전송되는 글로벌 라인, 그리고 리셋 신호(TRSTPB)가 전송되는 글로벌 라인이 그 것이다. 상기 또 다른 테스트 모드 신호 생성블록(3000)은 상기 테스트 모드 신호 생성블록(2000)과 동일한 구조를 갖는다. 상기 테스트 모드 신호 생성블록들은 글로벌 라인을 통해 전송받은 신호를 이용하여 테스트 모드 신호(TM2, TM3)를 생성하고, 상기 테스트 모드 신호를 필요로 하는 로직 회로(L0~Lk, Lk+1~Ll)로 상기 테스트 모드 신호(TM2, TM3)를 전송한다. 상기 테스트 모드 생성장치의 회로(10, 20, 40, 100)들은 또한 테스트 모드 신호(TM1)를 생성한다. 상기 테스트 모드 신호 생성장치의 회로(10, 20, 40, 100)에서 생성된 테스트 모드 신호(TM1)는 로컬 라인(도시하지 않음.)을 통해 상기 테스트 모드 신호 생성장치의 회로(10, 20, 40, 100)들이 위치하는 근처의 로직 회로(L0~Lk, Lk+1~Ll)로 전송된다. 마찬가지로, 상기 테스트 모드 신호 생성블록(2000, 3000)에서 생성된 테스트 모드 신호(TM2, TM3)들은 로컬 라인(도시하지 않음.)을 통해 상기 테스트 모드 신호(TM2, TM3)를 상기 테스트 모드 신호 생성 블록(2000, 3000)이 배치되는 근처의 로직 회로(L0~Lk, Lk+1~Ll)들로 전송한다. 따라서, 글로벌 라인의 수를 대폭 감소시킬 수 있어, 상기 테스트 모드 신호 생성장치가 구비되는 반도체 장치의 레이아웃 마진 확보를 용이하게 하고, 배선을 간단하게 한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해 석되어야 한다.
도 1은 종래기술에 따른 테스트 모드 신호 생성장치의 구성을 개략적으로 보여주는 도면,
도 2는 도 1의 테스트 모드 신호 생성장치가 반도체 장치에 배치된 모습을 보여주는 도면,
도 3은 본 발명의 실시예에 따른 테스트 모드 신호 생성장치의 구성을 개략적으로 보여주는 블록도,
도 4는 도 3의 상기 제 1 테스트 모드 신호 생성부를 구성하는 신호 생성부의 실시예의 구성을 보여주는 도면,
도 5는 도 3의 펄스 어드레스 생성부의 실시예의 구성을 보여주는 도면,
도 6은 도 3의 펄스 어드레스 스플릿부의 실시예의 구성을 보여주는 도면,
도 7은 도 6의 지연부의 실시예의 구성을 보여주는 도면,
도 8은 도 3의 제 2 테스트 모드 신호 생성부를 구성하는 신호 생성부의 실시예의 구성을 보여주는 도면,
도 9는 본 발명의 실시예에 따른 테스트 모드 신호 생성장치의 동작을 설명하기 위한 타이밍도,
도 10은 본 발명의 실시예에 따른 테스트 모드 신호 생성장치가 반도체 장치에 배치된 모습을 보여주는 도면이다.
<도면의 주요부분에 대한 부호의 설명>
10: 제어부 20: 어드레스 디코더
30: 테스트 모드 신호 생성부 40: 제 1 테스트 모드 신호 생성부
100: 펄스 어드레스 생성부 200: 펄스 어드레스 스플릿부
300: 제 2 테스트 모드 신호 생성부
400: 디코딩부
2000: 테스트 모드 신호 생성블록

Claims (26)

  1. 테스트 어드레스 신호에 응답하여 가변되는 펄스 수를 갖는 펄스 어드레스 신호를 생성하도록 구성된 펄스 어드레스 생성부;
    상기 펄스 어드레스 신호에 응답하여 상기 테스트 어드레스 신호와 동일한 어드레스 정보를 갖는 변환 테스트 어드레스 신호를 생성하도록 구성된 펄스 어드레스 스플릿부; 및
    상기 변환 테스트 어드레스 신호에 응답하여 테스트 모드 신호를 생성하도록 구성된 테스트 모드 신호 생성부;
    를 포함하는 테스트 모드 신호 생성장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 펄스 어드레스 생성부는, 상기 테스트 어드레스 신호에 응답하여 상기 펄스 어드레스 신호를 생성하도록 구성된 어드레스 생성부; 및
    상기 테스트 어드레스 신호에 응답하여 제어신호를 생성하도록 구성된 제어신호 생성부;
    로 구성된 것을 특징으로 하는 테스트 모드 신호 생성장치.
  4. 제 3 항에 있어서,
    상기 펄스 어드레스 신호는 제 1 및 제 2 펄스 어드레스 신호를 포함하고,
    상기 어드레스 생성부는, 상기 테스트 어드레스 신호를 입력 받아 상기 제 1 펄스 어드레스 신호의 펄스의 수를 증가시키도록 구성된 제 1 펄스 트리거부;
    상기 테스트 어드레스 신호를 입력 받아 상기 제 2 펄스 어드레스 신호의 펄스의 수를 증가시키도록 구성된 제 2 펄스 트리거부;
    상기 테스트 어드레스 신호를 입력 받아 상기 제 1 및 제 2 펄스 어드레스 신호의 펄스의 수를 증가시키도록 구성된 제 3 펄스 트리거부; 및
    상기 제 1 내지 제 3 펄스 트리거부의 출력을 입력 받아 상기 제 1 및 제 2 펄스 어드레스 신호를 출력하는 신호 조합부;
    로 구성된 것을 특징으로 하는 테스트 모드 신호 생성장치.
  5. 제 3 항에 있어서,
    상기 펄스 어드레스 스플릿부는, 상기 펄스 어드레스 신호의 펄스 수를 카운팅하여 상기 변환 테스트 어드레스 신호를 생성하도록 구성된 어드레스 변환부;
    상기 제어신호를 소정시간 지연하여 제어신호 펄스를 생성하도록 구성된 펄스 생성부;
    를 포함하는 것을 특징으로 하는 테스트 모드 신호 생성장치.
  6. 제 5 항에 있어서,
    상기 어드레스 변환부는, 상기 제어신호 펄스가 인에이블 될 때까지 상기 펄스 어드레스 신호의 펄스의 수를 카운팅하고, 상기 제어신호 펄스가 인에이블되면 초기화되도록 구성된 것을 특징으로 하는 테스트 모드 신호 생성장치.
  7. 제 1 항에 있어서,
    상기 변환 테스트 어드레스 신호를 디코딩하는 디코딩부를 더 포함하는 것을 특징으로 하는 테스트 모드 신호 생성장치.
  8. 제 1 항에 있어서,
    상기 테스트 모드 신호 생성부는, 상기 변환 테스트 어드레스 신호를 입력 받아 상기 테스트 모드 신호를 생성하는 하나 또는 그 이상의 신호 생성부로 구성된 것을 특징으로 하는 테스트 모드 신호 생성장치.
  9. 제 1 항에 있어서,
    어드레스 신호 및 테스트 MRS 신호를 입력 받아 전송 어드레스 신호를 생성하고, 노멀 MRS 신호 및 파워 업 신호를 입력 받아 리셋 신호를 생성하도록 구성된 제어부; 및
    상기 전송 어드레스 신호를 디코딩하여 상기 테스트 어드레스 신호를 생성하 는 어드레스 디코더;
    를 더 포함하는 것을 특징으로 하는 테스트 모드 신호 생성장치.
  10. 제 9 항에 있어서,
    상기 테스트 모드 신호 생성부는, 상기 리셋 신호에 응답하여 상기 테스트 모드 신호를 디스에이블 시키는 것을 특징으로 하는 테스트 모드 신호 생성장치.
  11. 테스트 어드레스 신호에 응답하여 제 1 테스트 모드 신호를 생성하는 제 1 테스트 모드 신호 생성부;
    상기 테스트 어드레스 신호에 응답하여 가변되는 펄스 수를 갖는 펄스 어드레스 신호를 생성하도록 구성된 펄스 어드레스 생성부; 및
    상기 펄스 어드레스 신호에 응답하여 제 2 테스트 모드 신호를 생성하도록 구성된 테스트 모드 신호 생성블록;
    를 포함하는 테스트 모드 신호 생성장치.
  12. 삭제
  13. 제 11 항에 있어서,
    상기 펄스 어드레스 생성부는, 상기 테스트 어드레스 신호에 응답하여 상기 펄스 어드레스 신호를 생성하는 어드레스 생성부; 및
    상기 테스트 어드레스 신호에 응답하여 제어신호를 생성하는 제어신호 생성부;
    로 구성된 것을 특징으로 하는 테스트 모드 신호 생성장치.
  14. 제 13 항에 있어서,
    상기 펄스 어드레스 신호는 제 1 및 제 2 펄스 어드레스 신호를 포함하고,
    상기 어드레스 생성부는, 상기 테스트 어드레스 신호를 입력 받아 상기 제 1 펄스 어드레스 신호의 펄스의 수를 증가시키도록 구성된 제 1 펄스 트리거부;
    상기 테스트 어드레스 신호를 입력 받아 상기 제 2 펄스 어드레스 신호의 펄스의 수를 증가시키도록 구성된 제 2 펄스 트리거부;
    상기 테스트 어드레스 신호를 입력 받아 상기 제 1 및 제 2 펄스 어드레스 신호의 펄스의 수를 증가시키도록 구성된 제 3 펄스 트리거부; 및
    상기 제 1 내지 제 3 펄스 트리거부의 출력을 입력 받아 상기 제 1 및 제 2 펄스 어드레스 신호를 출력하는 신호 조합부;
    로 구성된 것을 특징으로 하는 테스트 모드 신호 생성장치.
  15. 제 13 항에 있어서,
    상기 테스트 모드 신호 생성블록은, 상기 펄스 어드레스 신호의 펄스의 수에 따라 변환 테스트 어드레스 신호를 생성하는 펄스 어드레스 스플릿부;
    상기 변환 테스트 어드레스 신호를 디코딩하는 디코딩부; 및
    상기 디코딩부의 출력을 입력 받아 상기 제 2 테스트 모드 신호를 생성하도록 구성된 제 2 테스트 모드 신호 생성부;
    로 구성된 것을 특징으로 하는 테스트 모드 신호 생성장치.
  16. 제 15 항에 있어서,
    상기 펄스 어드레스 스플릿부는, 상기 펄스 어드레스 신호의 펄스의 수를 카운팅하여 상기 변환 테스트 어드레스 신호를 생성하도록 구성된 어드레스 변환부; 및
    상기 제어신호를 소정시간 지연하여 제어신호 펄스를 생성하도록 구성된 펄스 생성부;
    를 포함하는 것을 특징으로 하는 테스트 모드 신호 생성장치.
  17. 제 16 항에 있어서,
    상기 어드레스 변환부는, 상기 제어신호 펄스가 인에이블 될 때까지 상기 펄스 어드레스 신호의 펄스의 수를 카운팅하고, 상기 제어신호 펄스가 인에이블되면 초기화되도록 구성된 것을 특징으로 하는 테스트 모드 신호 생성장치.
  18. 제 15 항에 있어서,
    상기 제 2 테스트 모드 신호 생성부는, 상기 디코딩부의 출력 및 상기 제어신호를 입력 받아 상기 제 2 테스트 모드 신호를 생성하도록 구성된 하나 또는 그 이상의 신호 생성부를 포함하는 것을 특징으로 하는 테스트 모드 신호 생성장치.
  19. 제 11 항에 있어서,
    상기 제 1 테스트 모드 신호 생성부는, 상기 테스트 어드레스 신호를 입력 받아 상기 제 1 테스트 모드 신호를 생성하는 하나 또는 그 이상의 신호 생성부를 포함하는 것을 특징으로 하는 테스트 모드 신호 생성장치.
  20. 제 11 항에 있어서,
    어드레스 신호 및 테스트 MRS 신호를 입력 받아 전송 어드레스 신호를 생성하고, 노멀 MRS 신호 및 파워업 신호를 입력 받아 리셋 신호를 생성하는 제어부; 및
    상기 전송 어드레스를 입력 받아 상기 테스트 어드레스 신호를 생성하는 어드레스 디코더;
    를 더 포함하는 것을 특징으로 하는 테스트 모드 신호 생성장치.
  21. 제 20 항에 있어서,
    상기 제 1 및 제 2 테스트 모드 신호는, 상기 리셋 신호에 응답하여 디스에 이블되는 것을 특징으로 하는 테스트 모드 신호 생성장치.
  22. 테스트 어드레스 신호의 논리 레벨에 따라 상기 테스트 어드레스 신호를 복수개의 펄스를 갖는 펄스 어드레스 신호로 변환하는 단계;
    상기 펄스 어드레스 신호를 글로벌 라인으로 전송하는 단계;
    상기 글로벌 라인으로부터 전송된 상기 펄스 어드레스 신호에 응답하여 상기 테스트 어드레스 신호와 동일한 어드레스 정보를 갖는 변환 테스트 어드레스 신호를 생성하는 단계; 및
    상기 변환 테스트 어드레스 신호에 응답하여 테스트 모드 신호를 생성하는 단계;
    를 포함하는 테스트 모드 신호 생성방법.
  23. 제 22 항에 있어서,
    상기 변환 테스트 어드레스 신호를 생성하는 단계는, 상기 펄스 어드레스 신호의 펄스의 수를 카운팅하고, 상기 카운팅 결과에 따라 상기 변환 테스트 어드레스 신호의 논리 레벨을 변화시키는 것을 특징으로 하는 테스트 모드 신호 생성방법,
  24. 제 22 항에 있어서,
    상기 테스트 어드레스 신호를 입력 받아 제어신호를 생성하는 단계를 더 포함하는 것을 특징으로 하는 테스트 모드 신호 생성방법.
  25. 제 24 항에 있어서,
    상기 변환 어드레스 신호를 생성하는 단계는, 상기 제어신호로부터 생성된 제어신호 펄스에 응답하여 상기 펄스 어드레스 신호의 펄스의 수를 카운팅하는 것을 특징으로 하는 테스트 모드 신호 생성방법.
  26. 제 22 항에 있어서,
    상기 변환 테스트 어드레스 신호를 디코딩하여 출력하는 단계를 더 포함하는 것을 특징으로 하는 테스트 모드 신호 생성방법.
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