KR20110035751A - 반도체 장치의 테스트 모드신호 생성회로 및 테스트 모드신호 생성방법 - Google Patents

반도체 장치의 테스트 모드신호 생성회로 및 테스트 모드신호 생성방법 Download PDF

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Abstract

테스트 모드신호를 효율적으로 생성할 수 있는 반도체 장치의 테스트 모드신호 생성회로 및 테스트 모드신호 생성방법이 개시된다. 이를 위한 반도체 장치의 테스트 모드신호 생성회로는, 복수의 사이클 동안 인가되는 제1 및 제2 테스트 펄스신호 - 제1 테스트 펄스신호 및 상기 제2 테스트 펄스신호는 서로 다른 사이클에서 펄싱하는 신호임 - 를 조합하여 내부제어펄스를 생성하는 내부제어펄스 생성부와, 복수의 래치를 구비하며 내부제어펄스에 응답하여 검출 데이터 신호를 쉬프팅하는 쉬프트부와, 제1 테스트 펄스신호 및 쉬프트부의 복수의 래치에서 출력되는 각 데이터 신호를 비교하여 비교결과에 대응하는 복수의 테스트 모드신호를 출력하되, 검출 데이터 신호에 대응하는 해당 테스트 모드신호를 활성화 시켜 출력하는 비교부를 구비한다.
Figure P1020090093583
반도체 장치, 테스트 모드, 글로벌 전송라인, 로컬 전송라인, 펄스신호

Description

반도체 장치의 테스트 모드신호 생성회로 및 테스트 모드신호 생성방법{TEST MODE SIGNAL GENERATOR FOR SEMICONDUCTOR APPARATUS AND METHOD OF GENERATING TEST MODE SIGNAL}
본 발명은 반도체 장치에 관한 것으로서, 테스트 모드신호를 생성하는 기술에 관한 것이다.
일반적으로 반도체 장치의 내부는 신호를 전송하기 위한 수많은 전송라인이 구비되어 있다. 또한, 반도체 장치의 내부를 기능 또는 구조 등으로 다양하게 구분하여 계층적인 블록 형태로 표현할 수 있다. 즉 반도체 장치를 일정 수의 서브블록을 포함한 다수의 메인블록으로 구분할 수 있다. 이때 일반적으로 서브블록 간의 신호를 전송하는 라인을 로컬 전송라인이라고 지칭하고, 메인블록 간의 신호를 전송하는 라인을 글로벌 전송라인이라고 지칭한다. 또한, 반도체 메모리 장치와 같이 메모리 셀 영역에 저장된 데이터를 외부로 출력하거나 외부의 데이터를 메모리 셀 영역으로 전송하기 위한 주 금속 배선을 글로벌 전송라인이라고 지칭하는데, 글로 벌 전송라인은 로컬 전송라인에 비해 굵게 배선되므로 글로벌 전송라인이 많이 사용되는 경우에는 반도체 장치의 크기에 영향을 주게 된다.
한편, 반도체 장치를 테스트 하기 위한 다양한 테스트 모드신호는 글로벌 전송라인 및 로컬 전송라인을 통해서 내부의 로직부로 전달되어 해당 테스트를 진행하는데 사용된다. 이때, 테스트 모드신호를 전송하기 위한 글로벌 전송라인의 수가 너무 많으면 반도체 장치의 고집적화 시키는데 어려움이 발생하므로 테스트 모드신호를 효율적으로 전송하기 위한 기술이 요구되고 있다.
본 발명은 상기와 같은 기술적 과제를 해결하기 위해 제안된 것으로, 글로벌 전송라인의 수를 감소시킨 반도체 장치를 제공하는 것을 그 목적으로 한다.
또한, 테스트 모드신호를 효율적으로 전송할 수 있는 반도체 장치를 제공하는 것을 다른 목적으로 한다.
또한, 테스트 모드신호를 효율적으로 생성할 수 있는 반도체 장치의 테스트 모드신호 생성회로 및 테스트 모드신호 생성방법을 제공하는 것을 또 다른 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 복수의 사이클 동안 인가되는 테스트 코드 - 상기 복수의 사이클에서 펄싱하는 순서에 대응하는 코드조합을 가짐 - 를 전송하는 글로벌 전송라인; 상기 글로벌 전송라인을 통해서 전송된 상기 테스트 코드의 펄싱 순서를 검출하여 펄싱 순서에 대응하는 해당 테스트 모드신호를 생성하는 테스트 모드신호 생성부; 및 상기 테스트 모드신호 생성부에서 생성된 테스트 모드신호를 전송하는 로컬 전송라인을 구비하는 반도체 장치가 제공된다.
또한, 본 발명의 다른 측면에 따르면,복수의 사이클 동안 인가되는 제1 및 제2 테스트 펄스신호 - 상기 제1 테스트 펄스신호 및 상기 제2 테스트 펄스신호는 서로 다른 사이클에서 펄싱하는 신호임 - 를 조합하여 내부제어펄스를 생성하는 내부제어펄스 생성부; 복수의 래치를 구비하며 상기 내부제어펄스에 응답하여 검출 데이터 신호를 쉬프팅하는 쉬프트부; 및 상기 제1 테스트 펄스신호 및 상기 쉬프트부의 상기 복수의 래치에서 출력되는 각 데이터 신호를 비교하여 비교결과에 대응하는 복수의 테스트 모드신호를 출력하되, 상기 검출 데이터 신호에 대응하는 해당 테스트 모드신호를 활성화 시켜 출력하는 비교부;를 구비하는 반도체 장치의 테스트 모드신호 생성회로가 제공된다.
또한, 본 발명의 또 다른 측면에 따르면, 복수의 사이클 동안 인가되는 테스트 코드 - 상기 복수의 사이클에서 펄싱하는 순서에 대응하는 코드조합을 가짐 - 를 입력받는 단계; 및 상기 테스트 코드의 펄싱 순서를 검출하여 펄싱 순서에 대응하는 해당 테스트 모드신호를 활성화시키는 단계;를 포함하는 테스트 모드신호 생성방법이 제공된다.
본 발명을 적용한 반도체 장치는 테스트 모드신호를 전송하기 위한 글로벌 전송라인의 수를 감소시킬 수 있으므로 고집적화에 보다 유리하다.
또한, 복수의 사이클 동안 인가되는 테스트 코드의 펄싱 순서를 검출하여 펄싱 순서에 대응하는 해당 테스트 모드신호를 생성하는 방식을 통해서 테스트 모드신호를 효율적으로 생성할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도이다.
본 실시예에 따른 반도체 장치는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위한 간략한 구성만을 포함하고 있다.
도 1을 참조하면, 반도체 장치(1)는 글로벌 전송라인(11A·11B·11C)과, 테스트 모드신호 생성부(200)와, 로컬 전송라인(21A·21B·21C)을 구비한다.
글로벌 전송라인(11A·11B)은 복수의 사이클(Cycles) 동안 인가되는 테스트 코드(TMGLOBAL,TMSKIP)를 전송한다. 테스트 코드(TMGLOBAL,TMSKIP)는 복수의 사이클에서 펄싱하는 순서에 대응하는 코드조합을 가지고 있다. 참고적으로 본 실시예와 같이 리셋신호(TMRESET)를 추가적으로 글로벌 전송라인(11C)으로 전송할 수도 있을 것이다.
테스트 모드신호 생성부(200)는 글로벌 전송라인(11A·11B)을 통해서 전송된 테스트 코드(TMGLOBAL,TMSKIP)의 펄싱 순서를 검출하여 펄싱 순서에 대응하는 해당 테스트 모드신호(TMi)를 생성한다.
로컬 전송라인(21A·21B·21C)은 테스트 모드신호 생성부(200)에서 생성된 테스트 모드신호(TM1,TM2,TM3)를 내부회로로 전송한다.
실시예에서는 테스트 코드(TMGLOBAL,TMSKIP)를 전송하기 위한 두 개의 글로벌 전송라인(11A·11B)이 구비되어 있다. 따라서 두 글로벌 전송라인(11A·11B)을 이용하여 테스트 코드(TMGLOBAL,TMSKIP)를 전송하고, 테스트 모드신호 생성부(200)는 글로벌 전송라인(11A·11B)을 통해서 전송된 테스트 코드(TMGLOBAL,TMSKIP)의 펄싱 순서를 검출하여 펄싱 순서에 대응하는 해당 테스트 모드신호(TMi)를 생성한다. 따라서 복수의 사이클(Cycles) 중 어느 사이클에서 테스트 코드(TMGLOBAL,TMSKIP)가 펄싱했는지에 따라 특정 테스트 모드신호(TMi)가 활성화 된다. 이와 같은 동작을 하는 테스트 모드신호 생성부(200)를 좀 더 자세히 살펴보기로 한다.
테스트 모드신호 생성부(200)는 내부제어펄스 생성부(210)와, 쉬프트부(220)와, 비교부(230)로 구성된다.
내부제어펄스 생성부(210)는 복수의 사이클(Cycles) 동안 인가되는 제1 테스트 펄스신호(TMGLOBAL) 및 제2 테스트 펄스신호(TMSKIP)를 조합하여 내부제어펄스(iCLK)를 생성한다. 여기에서 제1 테스트 펄스신호(TMGLOBAL) 및 제2 테스트 펄스신호(TMSKIP)는 서로 다른 사이클에서 펄싱하도록 구성된다.
쉬프트부(220)는 복수의 래치(DFF1,DFF2,DFF3)를 구비하며 내부제어펄스(iCLK)에 응답하여 검출 데이터 신호를 쉬프팅한다. 본 실시예에서 복수의 래치(DFF1,DFF2,DFF3,DFF0)는 D플립플롭(D Filp-Flop)으로 구성되었다. 복수의 래 치(DFF1,DFF2,DFF3,DFF0) 중 제1 래치(DFF1), 제2 래치(DFF2), 제3 래치(DFF3)는 '0'을 초기값으로 가지며, 제0 래치(DFF0)는 '1'을 초기값으로 가진다. 따라서, 내부제어펄스(iCLK)가 첫 번째로 펄싱하면 제0 래치(DFF0)에 저장된 '1' 즉, 검출 데이터 신호('1')가 제1 래치(DFF1)로 전달된다. 또한, 내부제어펄스(iCLK)가 두 번째로 펄싱하면 검출 데이터 신호('1')가 제2 래치(DFF2)로 전달된다.
비교부(230)는 제1 테스트 펄스신호(TMGLOBAL) 및 쉬프트부(220)의 복수의 래치(DFF1,DFF2,DFF3)에서 출력되는 각 데이터 신호(iTM1,iTM2,iTM3)를 비교하여 비교결과에 대응하는 복수의 테스트 모드신호(TM1,TM2,TM3)를 출력한다. 비교부(230)는 검출 데이터 신호('1')에 대응하는 해당 테스트 모드신호(TMi)를 활성화 시켜 출력한다. 비교부(230)는 제1 테스트 펄스신호(TMGLOBAL) 및 복수의 래치(DFF1,DFF2,DFF3)에서 출력되는 각 데이터 신호(iTM1,iTM2,iTM3)를 논리합 하는 복수의 로직부(AND1,AND2,AND3)와, 복수의 로직부(AND1,AND2,AND3)에서 출력되는 각 신호를 래치하기 위한 복수의 래치부(SR F/F1, SR F/F2,SR F/F3)로 구성된다. 참고적으로 복수의 래치부(SR F/F1, SR F/F2,SR F/F3)는 리셋신호(TMRESET)에 응답하여 초기화 된다.
도 2는 테스트 모드신호 생성부(200)의 쉬프트부(220)의 동작을 나타낸 도면이다.
도 2를 참조하면 쉬프트부(220)는 내부제어펄스(iCLK)가 펄싱할 때 마다 검출 데이터 신호('1')를 쉬프팅하며, 복수의 래치(DFF1,DFF2,DFF3,DFF0)는 해당 데 이터 신호(iTM1,iTM2,iTM3,iTM0)를 출력한다.
도 3은 테스트 모드신호 생성부(200)의 내부동작을 나타낸 타이밍 다이어그램이다.
도 3의 타이밍 다이어그램과, 도 1 및 도 2를 참조하여 테스트 모드신호 생성부(200)의 내부동작을 설명하면 다음과 같다.
제1 타이밍 다이어그램(310)은 제3 테스트 모드신호(TM3)를 활성화 시키는 동작을 나타낸 타이밍 다이어그램이다.
우선, 테스트 코드(TMGLOBAL,TMSKIP) 즉, 제2 테스트 펄스신호(TMSKIP)가 제1 사이클(1 CYCLE) 및 제2 사이클(2 CYCLE)에서 펄싱하고 제1 테스트 펄스신호(TMGLOBAL)가 제3 사이클(3 CYCLE)에서 펄싱하면, 제1 테스트 펄스신호(TMGLOBAL) 및 제2 테스트 펄스신호(TMSKIP)를 조합하여 생성된 내부제어펄스(iCLK)는 제1 내지 제3 사이클에서 펄싱하게 된다. 내부제어펄스(iCLK)는 일종의 내부클럭신호의 역할을 한다.
이때, 쉬프트부(220)는 검출 데이터 신호('1')를 내부제어펄스(iCLK)에 응답하여 쉬프팅하므로, 검출 데이터 신호('1')는 제3 사이클(3 CYCLE)에서 쉬프트부(220)의 제3 래치(DFF3)에 전달된다.
다음으로, 비교부(230)는 제3 사이클(3 CYCLE)에서 펄싱하는 제1 테스트 펄스신호(TMGLOBAL) 및 제3 래치(DFF3)에서 출력(iTM3)되는 검출 데이터 신호('1')를 비교하여 제3 테스트 모드신호(TM3)를 활성화 시키게 된다. 참고적으로 제3 테스트 모드신호(TM3)는 리셋신호(TMRESET)가 하이레벨로 활성화 될 때 까지 활성화된다.
또한, 제2 타이밍 다이어그램(320)은 제1 테스트 모드신호(TM1) 및 제3 테스트 모드신호(TM3)를 활성화 시키는 동작을 나타낸 타이밍 다이어그램이다.
우선, 테스트 코드(TMGLOBAL,TMSKIP) 즉, 제1 테스트 펄스신호(TMGLOBAL)가 제1 사이클(1 CYCLE) 및 제3 사이클(3 CYCLE)에서 펄싱하고, 제2 테스트 펄스신호(TMSKIP)가 제2 사이클(2 CYCLE)에서 펄싱하면, 제1 테스트 펄스신호(TMGLOBAL) 및 제2 테스트 펄스신호(TMSKIP)를 조합하여 생성된 내부제어펄스(iCLK)는 제1 내지 제3 사이클(1 CYCLE ~ 3 CYCLE)에서 펄싱하게 된다.
이때, 쉬프트부(220)는 검출 데이터 신호('1')를 내부제어펄스(iCLK)에 응답하여 쉬프팅하므로, 검출 데이터 신호('1')는 제1 사이클(1 CYCLE)에서 쉬프트부(220)의 제1 래치(DFF1)에 전달되고, 제3 사이클(3 CYCLE)에서 쉬프트부(220)의 제3 래치(DFF3)에 전달된다.
다음으로, 비교부(230)는 제1 사이클(1 CYCLE)에서 펄싱하는 제1 테스트 펄스신호(TMGLOBAL) 및 제1 래치(DFF1)에서 출력(iTM1)되는 검출 데이터 신호('1')를 비교하여 제1 테스트 모드신호(TM1)를 활성화 시키게 된다.
또한, 비교부(230)는 제3 사이클(3 CYCLE)에서 펄싱하는 제1 테스트 펄스신호(TMGLOBAL) 및 제3 래치(DFF3)에서 출력(iTM3)되는 검출 데이터 신호('1')를 비교하여 제3 테스트 모드신호(TM3)를 활성화 시키게 된다.
참고적으로 제1 테스트 모드신호(TM1) 및 제3 테스트 모드신호(TM3)는 리셋 신호(TMRESET)가 하이레벨로 활성화 될 때 까지 활성화된다.
상술한 바와 같이 테스트 모드신호는, 복수의 사이클(Cycles) 동안 인가되는 테스트 코드를 입력받는 단계와, 테스트 코드의 펄싱 순서를 검출하여 펄싱 순서에 대응하는 해당 테스트 모드신호를 활성화시키는 단계를 통해서 생성된다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 참고적으로 또한, 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시예에 따라 달라질 수 있다. 실시의 변경에 따른 구체적인 설명은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도이다.
도 2는 테스트 모드신호 생성부(200)의 쉬프트부(220)의 동작을 나타낸 도면이다.
도 3은 테스트 모드신호 생성부(200)의 내부동작을 나타낸 타이밍 다이어그램이다.
*도면의 주요 부분에 대한 부호의 설명
210 : 내부제어펄스 생성부
220 : 쉬프트부
230 : 비교부
310 : 제1 타이밍 다이어그램
320 : 제2 타이밍 다이어그램

Claims (7)

  1. 복수의 사이클 동안 인가되는 테스트 코드 - 상기 복수의 사이클에서 펄싱하는 순서에 대응하는 코드조합을 가짐 - 를 전송하는 글로벌 전송라인;
    상기 글로벌 전송라인을 통해서 전송된 상기 테스트 코드의 펄싱 순서를 검출하여 펄싱 순서에 대응하는 해당 테스트 모드신호를 생성하는 테스트 모드신호 생성부; 및
    상기 테스트 모드신호 생성부에서 생성된 테스트 모드신호를 전송하는 로컬 전송라인;
    을 구비하는 반도체 장치.
  2. 복수의 사이클 동안 인가되는 제1 및 제2 테스트 펄스신호 - 상기 제1 테스트 펄스신호 및 상기 제2 테스트 펄스신호는 서로 다른 사이클에서 펄싱하는 신호임 - 를 조합하여 내부제어펄스를 생성하는 내부제어펄스 생성부;
    복수의 래치를 구비하며 상기 내부제어펄스에 응답하여 검출 데이터 신호를 쉬프팅하는 쉬프트부; 및
    상기 제1 테스트 펄스신호 및 상기 쉬프트부의 상기 복수의 래치에서 출력되는 각 데이터 신호를 비교하여 비교결과에 대응하는 복수의 테스트 모드신호를 출력하되, 상기 검출 데이터 신호에 대응하는 해당 테스트 모드신호를 활성화 시켜 출력하는 비교부;
    를 구비하는 반도체 장치의 테스트 모드신호 생성회로.
  3. 제2항에 있어서,
    상기 제1 및 제2 테스트 펄스신호는 글로벌 전송라인을 통해서 전송되는 것을 특징으로 하는 반도체 장치의 테스트 모드신호 생성회로.
  4. 제3항에 있어서,
    상기 복수의 테스트 모드신호는 로컬 전송라인을 통해서 전송되는 것을 특징으로 하는 반도체 장치의 테스트 모드신호 생성회로.
  5. 제2항에 있어서,
    상기 비교부는,
    상기 제1 테스트 펄스신호 및 상기 복수의 래치에서 출력되는 각 데이터 신호를 논리합 하는 복수의 로직부; 및
    상기 복수의 로직부에서 출력되는 각 신호를 래치하기 위한 복수의 래치부를 포함하는 것을 특징으로 하는 반도체 장치의 테스트 모드신호 생성회로.
  6. 제5항에 있어서,
    상기 복수의 래치부는 리셋신호에 응답하여 초기화 되는 것을 특징으로 하는 반도체 장치의 테스트 모드신호 생성회로.
  7. 복수의 사이클 동안 인가되는 테스트 코드 - 상기 복수의 사이클에서 펄싱하는 순서에 대응하는 코드조합을 가짐 - 를 입력받는 단계; 및
    상기 테스트 코드의 펄싱 순서를 검출하여 펄싱 순서에 대응하는 해당 테스트 모드신호를 활성화시키는 단계;
    를 포함하는 테스트 모드신호 생성방법.
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