KR20060109281A - Ｌｓｉ의 테스트 방법 - Google Patents

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KR20060109281A
KR20060109281A KR1020050127112A KR20050127112A KR20060109281A KR 20060109281 A KR20060109281 A KR 20060109281A KR 1020050127112 A KR1020050127112 A KR 1020050127112A KR 20050127112 A KR20050127112 A KR 20050127112A KR 20060109281 A KR20060109281 A KR 20060109281A
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KR
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signal
test pattern
test
lsi
flop
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KR1020050127112A
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마사노리 우시쿠보
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오끼 덴끼 고오교 가부시끼가이샤
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Abstract

지연고장이 있는 불량 LSI 를 고정밀도로 검출한다.
단계 S4, S4A 에서, 각각 종점의 S-FF 으로 신호 변화 후 및 변화 전의 신호를 입력하는 경우의 제 1 및 제 2 관측용 테스트 패턴을 생성한다. 단계 S5, S5A 에서는 각각 제 1 및 제 2 관측용 테스트 패턴에 기초하여 제 1 및 제 2 지연고장 테스트 패턴을 생성한다. 그리고 단계 S6, S7 에 있어서 제 1 지연고장 테스트 패턴을 사용하여 LSI 를 테스트하고, 단계 S9, S10 에 있어서 제 2 지연고장 테스트 패턴을 사용하여 동일한 LSI 를 테스트한다. 그리고 2 가지 테스트 결과, 양방 모두 정상이면 합격으로 한다.
LSI, 테스트, 지연

Description

ＬＳＩ의 테스트 방법{TEST METHOD OF LSI}
도 1 은 본 발명의 실시예를 나타내는 LSI 의 지연 테스트 방법의 플로차트이다.
도 2 는 스캔 테스트 기능을 구비한 LSI 의 개략 구성도이다.
도 3 은 도 2 의 LSI 에서의 종래의 지연 테스트의 동작을 나타내는 신호 파형도이다.
도 4 는 도 2 의 LSI 의 지연 테스트의 구성을 나타내는 설명도이다.
도 5 는 도 4 의 지연 테스트의 구성을 사용하여 지연고장을 검출하는 종래의 LSI 의 지연 테스트 방법을 나타내는 플로차트이다.
도 6 은 본 발명의 실시예의 지연 테스트의 동작을 나타내는 신호 파형도이다.
* 도면의 주요부분에 대한 부호의 설명*
S1, S2 : 테스트 패턴 생성장치에 대한 설정처리
S3 : 초기화 테스트 패턴의 생성처리
S4, S4A : 관측용 테스트 패턴의 생성처리
S5, S5A : 지연고장 테스트 패턴의 생성처리
S6, S7 : 스캔 테스트 장치에 의한 LSI 의 제 1 테스트 처리
S9, S10 : 스캔 테스트 장치에 의한 LSI 의 제 2 테스트 처리
S8, S11 : 테스트 결과의 판정처리
특허문헌 1 일본 공개특허공보 평5-119122호
본 발명은 스캔 테스트 기능을 구비한 LSI (Large Scale Integration) 에서 지연고장을 검출하기 위한 테스트 방법에 관한 것이다.
도 2 는 스캔 테스트 기능을 구비한 LSI 의 개략 구성도이다.
이 LSI 는 테스트 대상인 조합 회로 (1B) 와 그 전단의 조합 회로 (1A) 를 구비하고, 이들 조합 회로 (1A, 1B) 사이를 스캔 플립플롭 (이하, 플립플롭을 「FF」, 스캔 플립플롭을 「S-FF」이라 함 ; 2B1, 2B2, ···, 2Bm) 으로 접속함과 함께 이들 S-FF (2B1∼2Bm) 에 의해 스캔 체인을 구성한 것이다.
S-FF 은 스캔허가신호 (SE) 에 의해 전단의 조합 회로로부터의 신호 또는 스캔입력신호를 선택하는 셀렉터와, 이 셀렉터로 선택된 신호를 클록신호의 타이밍을 유지하여 출력하는 FF 으로 구성되어 있다.
조합 회로 (1A) 로부터 병렬로 출력되는 신호는, 각각 S-FF (2B1, 2B2, ···, 2Bm) 의 셀렉터의 제 1 입력에 주어지고, 이들 S-FF (2B1∼2Bm) 의 각 FF 으로 부터 출력되는 신호가 조합 회로 (1B) 의 입력측에 병렬로 주어지게 되어 있다. 그리고, S-FF (2B1, 2B2, ···, 2Bm -1) 의 각 FF 의 출력측은, 각각 S-FF (2B2, 2B3, ···, 2Bm) 의 각 셀렉터의 제 2 입력에 접속되어 있다. 또한, S-FF (2B1) 의 셀렉터의 제 2 입력은 스캔 입력단자 (3B) 에 접속되고, S-FF (2Bm) 의 FF 의 출력측은 스캔 출력단자 (4B) 에 접속되어 있다.
한편, 조합 회로 (1A) 의 입력측에는, 마찬가지로 스캔 체인을 구성하는 S-FF (2A1, 2A2, ···, 2Ak) 으로부터 병렬로 신호가 주어지게 되어 있다. 또한, S-FF (2A1) 의 셀렉터의 제 2 입력은 스캔 입력단자 (3A) 에 접속되고, S-FF (2Ak) 의 FF 의 출력측은 스캔 출력단자 (4A) 에 접속되어 있다.
그리고, 조합 회로 (1B) 의 출력측에는 마찬가지로 스캔 체인을 구성하는 S-FF (2C1, 2C2, ···, 2Cn) 이 접속되고, 이 S-FF (2C1) 의 셀렉터의 제 2 입력이 스캔 입력단자 (3C) 에, S-FF (2Cn) 의 FF 의 출력측이 스캔 출력단자 (4C) 에 각각 접속되어 있다. 또, 클록단자 (5) 로부터 주어지는 클록신호 (CLK) 는 클록공급로를 통하여 각 S-FF 의 FF 의 클록단자에 공급되고, 단자 (6) 로부터 주어지는 스캔허가신호 (SE) 는 각 S-FF 의 셀렉터의 제어단자에 주어지게 되어 있다.
도 3 은 도 2 의 LSI 에서의 종래의 지연 테스트의 동작을 나타내는 신호 파형도이다.
여기에서는, 조합 회로 (1A, 1B) 의 입력신호와 출력신호의 수를 각각 4 로 하여, 테스트 대상의 조합 회로 (1B) 의 입력측에 테스트 데이터를 주고 나서 출력측에 논리연산 결과의 신호가 출력되기까지의 지연시간을 테스트하는 경우를 설명한다. 또, 클록단자 (5) 로부터 주어지는 클록신호 (CLK) 는 시간 α 만큼 지연되어 클록신호 (CKB) 로서 각 S-FF (2B) 에 전달되고, 시간 β 만큼 지연되어 클록신호 (CKC) 로서 각 S-FF (2C) 에 전달되는 것으로 한다.
먼저, 스캔허가신호 (SE) 를 "H" 로 설정하여 모든 S-FF 의 셀렉터를 제 2 입력측으로 전환한다. 이로써 S-FF (2A1∼2A4) 의 각 FF 이 종속 접속되고, 스캔입력단자 (3A) 로부터 스캔출력단자 (4A) 에 이르는 시프트 레지스터가 구성된다. 또한 S-FF (2A1∼2A4) 의 각 FF 으로부터 출력되는 신호는, 조합 회로 (1A) 에 병렬로 주어진다. 마찬가지로, S-FF (2B1∼2B4) 의 각 FF 이 종속 접속되어 스캔입력단자 (3B) 로부터 스캔출력단자 (4B) 에 이르는 시프트 레지스터가 구성되고, S-FF (2B1∼2B4) 의 각 FF 으로부터 출력되는 신호는, 조합 회로 (1B) 에 병렬로 주어진다.
도 3 의 시각 t1 에 있어서, 스캔입력단자 (3A, 3B) 에 주는 스캔입력신호 (SIA, SIB) 를 소정의 테스트 데이터 (TDA, TDB) 에 따라 각각 "a4", "b4" (단, 신호 "a4", "b4" 는 "H" 또는 "L") 로 설정하고, 클록단자 (5) 로부터 펄스상의 클록신호 (CLK) 를 준다. 이로써 각 클록공급로에서의 전달지연 후 S-FF (2A1, 2B1) 에 각각 "a4", "b4" 의 데이터가 입력된다.
이하, 시각 t2, t3, t4 에 있어서, 스캔입력단자 (3A) 로부터 스캔입력신호 SIA ("a3", "a2", "a1") 가 차례로 주어져 클록신호 (CLK) 에 따라 S-FF (2A1∼2A4) 에 차례로 시프트된다. 또한, 스캔입력단자 (3B) 로부터 스캔입력신호 (SIB ; "b3", "b2", "b1") 가 차례로 주어져 S-FF (2B1∼2B4) 으로 차례로 시프트된다. 이상의 스캔 시프트 동작에 의해, S-FF (2A1∼2A4) 의 각 FF 에는 테스트 데이터 (TDA ; "a1", "a2", "a3", "a4") 가 유지되어, 조합 회로 (1A) 에 병렬로 주어진다. 또한 S-FF (2B1∼2B4) 의 각 FF 에는 테스트 데이터 (TDB) 가 유지되어, 조합 회로 (1B) 에 병렬로 주어진다. 조합 회로 (1A) 는 테스트 데이터 (TDA) 에 기초하여 논리처리하고, 소정의 처리시간 후 그 결과의 신호 (RDA) 가 "초기화 테스트 패턴" 으로서 병렬로 출력된다. 또한, 조합 회로 (1B) 는 테스트 데이터 (TDB) 에 기초하여 논리처리하고, 소정의 처리시간 (D) 후 그 결과의 신호 (RDB1) 가 병렬로 출력된다.
시각 t5 에 있어서, 단자 (5) 의 스캔허가신호 (SE) 가 "L" 로 설정되어 모든 S-FF 의 셀렉터가 제 1 입력측으로 전환된다. 이로써 조합 회로 (1A) 로부터 출력되는 신호가 S-FF (2B1∼2B4) 의 FF 의 입력측에 주어진다. 단, 이 시각 t5 에서는 클록단자 (5) 에는 클록신호 (CLK) 가 주어지지 않기 때문에, S-FF (2A1∼2A4) 의 FF 의 내용은 변화하지 않는다.
시각 t6 에 있어서, 클록단자 (5) 로부터 라운치 (발사) 용 클록신호 (CLK) 를 준다. 클록신호 (CLK) 는 시간 α 만큼 지연되어 클록신호 (CKB) 로서 S-FF (2B1∼2B4) 에 주어지기 때문에, 이 시점에서 조합 회로 (1A) 로부터 출력되는 신호 (RDA) 가 S-FF (2B1∼2B4) 의 FF 에 입력되어, 조합 회로 (1B) 에 거의 일제히 주어진다 (각 S-FF (2B1∼2B4) 에 대한 클록공급로는 약간 다르기 때문에, 동작시간은 완전히 일치하지는 않는다). 조합 회로 (1B) 에서는 새로운 신호 (RDA) 에 기초하여 논리처리가 이루어지고, 소정의 처리시간 (D) 후 새로운 처리결과의 신호 (RDB2) 가 생성되어 S-FF (2C1∼2C4) 의 셀렉터의 제 1 입력에 출력된다. 또, 처리시간 (D) 동안 조합 회로 (1B) 로부터 출력되는 신호는 부정이 된다.
그리고, 시각 t6 으로부터 미리 설정된 테스트용 지연시간 (T) 가 경과한 시각 t7 에 있어서, 클록단자 (5) 로부터 캡쳐(입력)용 클록신호 (CLK) 를 준다. 클록신호 (CLK) 는 시간 β 만큼 지연되어 클록신호 (CKC) 로서 S-FF (2C1∼2C4) 에 주어지기 때문에, 이 시점에서 S-FF (2C1∼2C4) 에 조합 회로 (1B) 의 처리결과의 신호 (RDB2 ; "c1", "c2", "c3", "c4") 가 입력된다. 이로써, 스캔출력단자 (4C) 로부터 출력되는 스캔출력신호 (SOC) 는 "c4" 가 된다.
시각 t8 에 있어서, 스캔허가신호 (SE) 가 "H" 로 되돌아가고 모든 S-FF 의 셀렉터가 제 2 입력측으로 전환되어 다시 스캔 시프트 동작 상태가 된다.
시각 t9∼t12 에서의 각 클록신호 (CLK) 의 상승으로부터 시간 β 후, S-FF (2C1∼2C4) 의 FF 의 내용이 차례로 시프트되어 스캔출력단자 (4C) 로부터 스캔출력 신호 (SOC) 로서 직렬로 출력된다.
따라서, 스캔출력신호 (SOC) 를 체크함으로써 조합 회로 (1B) 의 논리처리 지연시간 D 를 테스트할 수 있다. 즉, 스캔출력신호 (SOC) 가 조합 회로 (1B) 의 입력 데이터 (RDA) 와 논리회로 조건에 기초하여 예정된 값 (즉, "관측용 테스트 패턴") 에 일치하면 다음 수학식 1 이 성립된다.
α＋D＜β＋T ···(1)
만약 스캔출력신호 (SOC) 가 예정된 값에 일치하지 않으면 상기 (1) 식이 성립되지 않고, 예를 들어 처리시간 D 가 제조불량 등에 의해 커지고 있다는 것을 검출할 수 있다.
도 4 는 도 2 의 LSI 의 지연 테스트의 구성을 나타내는 설명도이다.
먼저, 지연 테스트용 테스트 패턴 생성장치 (예를 들어, 테스트 패턴·데이터를 생성하는 프로그램을 갖는 컴퓨터) 에 테스트 대상이 되는 LSI 의 조합 회로의 논리회로 정보를 입력하고, 다시 테스트 대상회로의 시작점 (이 경우에는 조합 회로 (1B) 의 입력측의 S-FF(2B)) 과 종점 (이 경우에는 조합 회로 (1B) 의 출력측의 S-FF (2C)) 을 지정한다.
이로써, 테스트 패턴 생성장치에 의해 테스트 대상인 LSI 의 단자 (5, 6, 3A, 3B, 4C) 의 각 신호 (CLK, SE, SIA, SIB, SOC) 가 시간의 경과와 함께 어떻게 변화하는지를 나타내는 테스트 패턴·데이터가 생성된다.
다음으로, 생성된 테스트 패턴·데이터를 스캔 테스트 장치에 판독하여 기록 한다. 스캔 테스트 장치는 테스트 패턴·데이터의 시각을 어드레스에 대응시켜, 각 어드레스에 신호 (CLK, SE, SIA, SIB, SOC) 의 상태 (1 또는 0) 를 기억하는 메모리 (RAM) 와, 판독 타이밍 설정용 클록신호 (CK) 를 생성하는 클록발생기 (OSC) 와, 이 클록신호 (CK) 를 카운트하여 메모리에 대한 어드레스신호 (ADR) 를 생성하는 어드레스 카운터와, 비교회로 (CMP) 를 구비하고 있다. 그리고, 메모리로부터 어드레스신호 (ADR) 에 따라 차례로 판독된 데이터가 신호 (CLK, SE, SIA, SIB) 로서 테스트 대상의 LSI 가 대응하는 단자 (5, 6, 3A, 3B) 에 부여된다.
한편, 메모리로부터 판독된 신호 (SOC) 는 비교회로의 한쪽 입력단자에 부여되고, 이 비교회로의 다른쪽 입력단자에 주어지는 테스트 대상인 LSI 의 스캔출력단자 (4C) 로부터의 스캔출력신호 (SOC) 와 비교되어 이들 신호 (SOC) 의 비교결과가 출력되게 되어 있다.
도 5 는 도 4 의 지연 테스트의 구성을 사용하여 지연고장을 검출하는 종래 LSI 의 지연 테스트 방법을 나타내는 플로차트이다.
도 5 의 단계 S1 에 있어서, 테스트 대상인 LSI 에서의 조합 회로 (1A, 1B, …) 등의 논리회로의 구성정보를 테스트 패턴 생성장치에 설정한다.
단계 S2 에 있어서, 테스트 대상회로의 시작점과 종점의 S-FF 을 지정한다. 이로써 테스트 패턴 생성장치에 대한 설정이 완료된다.
단계 S3 에 있어서, 테스트 패턴 생성장치에 의해 시작점의 S-FF 으로부터 종점의 S-FF 까지 신호 변화가 전달되는 신호값, 즉 초기화 테스트 패턴을 생성한다.
단계 S4 에 있어서, 종점의 S-FF 으로 신호 변화 후의 신호를 입력하는 것을 전제로 한 신호값, 즉 관측용 테스트 패턴을 생성한다.
단계 S5 에 있어서, 단계 S3 에서 생성한 초기화 테스트 패턴과, 단계 S4 에서 생성한 관측용 테스트 패턴에 라운치용 클록신호와 캡쳐용 클록신호를 통합하여, 지연고장 테스트용 테스트 패턴·데이터를 생성한다.
단계 S6 에 있어서, 스캔 테스트 장치에 지연고장 테스트용 테스트 패턴·데이터를 세트한다. 단계 S7 에 있어서, 스캔 테스트 장치로부터 테스트 대상의 LSI 에 실제 지연시간에 맞춘 타이밍으로 테스트신호를 부여하여 테스트한다.
단계 S8 에 있어서, 테스트 패턴·데이터로서 미리 생성된 신호 (SOC) 와, 테스트 대상의 LSI 에서 실제로 출력되는 스캔출력신호 (SOC) 를 비교하여, 지연고장 유무를 판정한다. 일치하면 합격으로 하고, 일치하지 않으면 어떠한 고장이 있으므로 불합격으로 한다.
상기 특허문헌 1 에는, 테스트시간의 단축을 목적으로 한 스캔회로의 테스트 패턴 생성방법이 기재되어 있다.
그러나 상기 LSI 의 지연 테스트 방법에서는 다음과 같은 과제가 있었다.
예를 들어, 어떠한 원인에 의해 S-FF (2C) 에 공급되는 클록신호 (CKC) 의 지연시간 β 가 커져 α+D＜β 의 조건이 되면, 라운치용 클록신호에 의해 조합 회로 (1B) 의 신호 천이 후의 신호가 S-FF (2C) 에 들어가고, 다시 캡쳐용 클록신호에 의해 다시 조합 회로 (1B) 의 신호천이 후의 신호가 S-FF (2C) 에 들어간다. 이 때문에, 정상품과 지연고장이 발생한 불량품은 모두 캡쳐 동작으로 같은 신호를 입력하여 같은 신호를 스캔 시프트 동작 후에 체크하게 되어, 지연고장이 없다고 판정된다. 이 때문에 불량품을 검출할 수 없어 빠트리게 될 우려가 있었다.
본 발명은 지연고장이 있는 불량품을 고정밀도로 검출하는 것이 가능한 LSI 의 테스트 방법을 제공하는 것을 목적으로 하고 있다.
본 발명은 조합 회로와 그 입력측과 출력측에 형성된 S-FF 을 갖는 LSI 에 있어서, 그 조합 회로의 지연을 다음과 같은 처리로 테스트하도록 하고 있다.
즉, 이 테스트 방법은, 조합 회로의 구성정보와 테스트 대상이 되는 입력측 시작점의 S-FF 및 출력측 종점의 S-FF 을 지정하는 지정처리와, 지정처리로 지정된 시작점으로부터 종점까지 신호 변화가 전달되도록 그 시작점의 S-FF 의 신호값을 초기화 테스트 패턴으로서 생성하는 초기값 생성처리와, 상기 종점의 S-FF 으로 상기 초기화 테스트 패턴의 신호값 변화 후의 값을 입력한 경우의 신호값을 제 1 관측용 테스트 패턴으로서 생성하는 제 1 관측값 생성처리와, 상기 종점의 S-FF 으로 상기 초기화 테스트 패턴의 신호값 변화 전의 값을 입력한 경우의 신호값을 제 2 관측용 테스트 패턴으로서 생성하는 제 2 관측값 생성처리와, 상기 제 1 관측용 테스트 패턴에 기초하여 제 1 지연고장 테스트 패턴을 생성하는 제 1 지연고장 패턴 생성처리와, 상기 제 2 관측용 테스트 패턴에 기초하여 제 2 지연고장 테스트 패턴을 생성하는 제 2 지연고장 패턴 생성처리와, 상기 제 1 및 제 2 지연고장 테스트 패턴을 사용한 상기 LSI 의 지연고장 테스트에서 지연고장이 존재하지 않는 경우에 상기 LSI 는 정상이라고 판정하는 판정처리를 실시한다.
(발명을 실시하기 위한 최선의 형태)
제 1 관측용 테스트 패턴은, 라운치용 클록신호로 초기화 테스트 패턴을 조합 회로에 부여하고, 테스트용의 소정 지연시간 후 캡쳐용 클록신호로 그 조합 회로의 출력신호를 종점의 S-FF 에 입력하고, 그 종점의 S-FF 의 내용을 시프트하여 출력하였을 때의 신호패턴으로 한다. 또한, 제 2 관측용 테스트 패턴은, 홀드용 클록신호로 초기화 테스트 패턴을 조합 회로에 부여함과 함께 그 홀드용 클록신호로 조합 회로의 출력신호를 종점의 S-FF 에 입력하고, 그 종점의 S-FF 의 내용을 시프트하여 출력하였을 때의 신호패턴으로 한다.
본 발명의 상기 및 그 밖의 목적과 신규인 특징은 다음 바람직한 실시예의 설명을 첨부 도면과 대조하여 읽으면 더 완전하게 분명해질 것이다. 단, 도면은 오로지 해설을 위한 것이며 본 발명의 범위를 한정하는 것은 아니다.
(실시예 1)
도 1 은 본 발명의 실시예를 도시하는 LSI 의 지연 테스트 방법의 플로차트이다.
이 지연 테스트 방법은, 도 4 의 지연 테스트의 구성을 사용하여 도 2 의 LSI 의 지연고장을 검출하는 테스트 순서를 나타낸 것으로, 도 5 중의 단계와 동일한 처리를 실시하는 단계에는 동일한 부호가 붙여져 있다.
도 1 의 단계 S1 에 있어서, 테스트 대상인 LSI 에서의 조합 회로 (1A, 1B, …) 등의 논리회로 구성정보를 테스트 패턴 생성장치에 설정한다.
단계 S2 에 있어서, 테스트 대상회로의 시작점과 종점의 S-FF 을 지정한다. 이로써 테스트 패턴 생성장치에 대한 설정이 완료된다.
단계 S3 에 있어서, 테스트 패턴 생성장치에 의해 시작점의 S-FF 으로부터 종점의 S-FF 까지 신호 변화가 전달되는 신호값, 즉 초기화 테스트 패턴을 생성한다.
단계 S4 에 있어서, 종점의 S-FF 으로 신호 변화 후의 신호를 입력하는 것을 전제로 한 신호값, 즉 제 1 관측용 테스트 패턴을 생성한다. 여기까지의 단계 S1∼S4 의 처리는 종래와 마찬가지이다.
다음으로, 단계 S4A 에 있어서, 종점의 S-FF 으로 신호 변화 전의 신호를 입력하는 것을 전제로 한 신호값, 즉 제 2 관측용 테스트 패턴을 생성한다.
단계 S5 에 있어서, 단계 S3 에서 생성한 초기화 테스트 패턴과 단계 S4 에서 생성한 제 1 관측용 테스트 패턴에, 라운치용 클록신호와 캡쳐용 클록신호를 포함하는 클록패턴을 통합하여 제 1 지연고장 테스트용 테스트 패턴·데이터를 생성한다.
그리고 단계 S5A 에 있어서, 단계 S3 에서 생성한 초기화 테스트 패턴과 단계 S4A 에서 생성한 제 2 관측용 테스트 패턴에, 후술하는 홀드용 클록신호를 포함하는 클록패턴을 통합하여 제 2 지연고장 테스트용 테스트 패턴·데이터를 생성한다.
단계 S6 에 있어서, 스캔 테스트 장치에 단계 S5 에서 생성한 제 1 지연고장 테스트용 테스트 패턴·데이터를 세트하고, 단계 S7 에 있어서, 스캔 테스트 장치 로부터 테스트 대상인 LSI 에 실제 지연시간에 맞춘 타이밍으로 테스트신호를 주어 테스트한다.
단계 S8 에 있어서, 테스트 패턴·데이터로서 미리 생성된 신호 (SOC) 와, 테스트 대상인 LSI 로부터 실제로 출력되는 스캔출력신호 (SOC) 를 비교하여, 지연고장 유무를 판정한다. 일치하지 않으면 어떠한 고장이 있으므로 불합격으로 한다. 일치하면 다음 단계 S9 로 진행한다.
단계 S9 에 있어서, 스캔 테스트 장치에 단계 S5A 에서 생성한 제 2 지연고장 테스트용 테스트 패턴·데이터를 세트하고, 단계 S10 에 있어서, 스캔 테스트 장치로부터 테스트 대상인 LSI 에 실제 지연시간에 맞춘 타이밍으로 테스트신호를 주어 테스트한다.
단계 S11 에 있어서, 테스트 패턴·데이터로서 미리 생성된 신호 (SOC) 와, 테스트 대상인 LSI 로부터 실제로 출력되는 스캔출력신호 (SOC) 를 비교하여, 지연고장 유무를 판정한다. 일치하지 않으면 고장이 없다고 판단하여 합격으로 한다. 만약 일치하지 않으면 어떠한 고장이 있으므로 불합격으로 한다.
도 6 은 본 발명의 실시예의 지연 테스트의 동작을 나타내는 신호 파형도이고, 도 1 에 나타낸 지연 테스트 방법에 있어서, 종래의 처리에 추가된 단계 S4A 에서의 제 2 관측용 테스트 패턴의 생성처리에 대응하는 동작의 설명도이다.
여기에서는 도 3 과 동일하게, 도 2 의 LSI 에서 조합 회로 (1A, 1B) 의 입력신호와 출력신호의 수를 각각 4 로 하여 테스트 대상의 조합 회로 (1B) 의 입력측에 테스트 데이터를 주고 나서 출력측에 논리연산결과의 신호가 출력되기까지의 지연시간을 테스트하는 경우를 설명한다. 그리고, 클록단자 (5) 로부터 주어지는 클록신호 (CLK) 는 시간 α 만큼 지연되어 클록신호 (CKB) 로서 각 S-FF (2B) 에 전달되고, 시간 β 만큼 지연되어 클록신호 (CKC) 로서 각 S-FF (2C) 에 전달되게 한다.
먼저, 스캔허가신호 (SE) 를 "H" 로 설정하여 모든 S-FF 의 셀렉터를 제 2 입력측으로 전환한다. 이로써, S-FF (2A1∼2A4) 의 각 FF 이 종속 접속되고, 스캔입력단자 (3A) 로부터 스캔출력단자 (4A) 에 이르는 시프트 레지스터가 구성된다. 또한 S-FF (2A1∼2A4) 의 각 FF 으로부터 출력되는 신호는, 조합 회로 (1A) 에 병렬로 주어진다. 마찬가지로 S-FF (2B1∼2B4) 의 각 FF 이 종속 접속되어 스캔입력단자 (3B) 로부터 스캔출력단자 (4B) 에 이르는 시프트 레지스터가 구성되고, S-FF (2B1∼2B4) 의 각 FF 으로부터 출력되는 신호가 조합 회로 (1B) 에 병렬로 주어진다.
도 6 의 시각 t21 에 있어서, 스캔입력단자 (3A, 3B) 에 주는 스캔입력신호 (SIA, SIB) 를 소정 테스트 데이터 (TDA, TDB) 에 따라 각각 "a4", "b4" 로 설정하고, 클록단자 (5) 로부터 펄스상의 클록신호 (CLK) 를 준다. 이로써 각 클록공급로에서의 전달지연 후 S-FF (2A1, 2B1) 에 각각 "a4", "b4" 의 데이터가 입력된다.
이하, 시각 t22, t23, t24 에 있어서, 스캔입력단자 (3A) 로부터 스캔입력신 호 SIA ("a3", "a2", "a1") 가 차례로 주어져 클록신호 (CLK) 에 따라 S--FF (2A1∼2A4) 에 차례로 시프트된다. 또한 스캔입력단자 (3B) 로부터 스캔입력신호 (SIB ; "b3", "b2", "b1") 가 차례로 주어져 S-FF (2B1∼2B4) 으로 차례로 시프트된다. 이상의 스캔 시프트 동작에 의해, S-FF (2A1∼2A4) 의 각 FF 에는 테스트 데이터 (TDA ; "a1", "a2", "a3", "a4") 가 유지되어, 조합 회로 (1A) 에 병렬로 부여된다. 또한 S-FF (2B1∼2B4) 의 각 FF 에는 테스트 데이터 (TDB) 가 유지되어, 조합 회로 (1B) 에 병렬로 주어진다. 조합 회로 (1A) 는 테스트 데이터 (TDA) 에 기초하여 논리 처리하고, 소정 처리시간 후 그 결과의 신호 (RDA) 가 "초기화 테스트 패턴" 으로서 병렬로 출력된다. 또한, 조합 회로 (1B) 는 테스트 데이터 (TDB) 에 기초하여 논리 처리하고, 소정 처리시간 (D) 후 그 결과의 신호 (RDB1) 가 병렬로 출력된다.
시각 t25 에 있어서, 단자 (5) 의 스캔허가신호 (SE) 가 "L" 로 설정되어 모든 S-FF 의 셀렉터가 제 1 입력측으로 전환된다. 이로써 조합 회로 (1A) 로부터 출력되는 신호가 S-FF (2B1∼2B4) 의 FF 의 입력측에 주어진다. 단, 이 시각 t5 에서는 클록단자 (5) 에는 클록신호 (CLK) 가 주어지지 않기 때문에, S-FF (2A1∼2A4) 의 FF 의 내용은 변화하지 않는다.
시각 t26 에 있어서, 클록단자 (5) 로부터 홀드 (유지) 용 클록신호 (CLK) 를 준다. 클록신호 (CLK) 는 시간 α 만큼 지연되어 클록신호 (CKB) 로서 S-FF (2B1∼2B4) 에 주어지기 때문에, 이 시점에서 조합 회로 (1A) 로부터 출력되는 신호 (RDA) 가 S-FF (2B1∼2B4) 의 FF 에 입력된다. 또한 클록신호 (CLK) 는 시간 β 만큼 지연되어 클록신호 (CKC) 로서 S-FF (2C1∼2C4) 에 주어지기 때문에, 이 시점에서 조합 회로 (1B) 로부터 출력되는 신호 (RDB1 ; "c1x", "c2x'', "c3x", "c4x") 가 S-FF (2C1∼2C4) 의 FF 에 입력된다. 이로써 S-FF (2C4) 의 출력측으로부터 시프트출력단자 (SOC) 에 출력되는 스캔출력신호 (SOC) 는 "c4x" 가 된다. 조합 회로 (1B) 에서는 새롭게 S-FF (2B1∼2B4) 의 FF 에 들어간 신호 (RDA) 에 기초한 논리처리가 개시된다.
시각 t27 에 있어서, 스캔허가신호 (SE) 가 "H" 로 되돌아가고 모든 S-FF 의 셀렉터가 제 2 입력측으로 전환되어 다시 스캔 시프트 동작 상태가 된다.
시각 t28∼t30 에서의 각 클록신호 (CLK) 의 상승으로부터 시간 β 후, S-FF (2C1∼2C4) 의 FF 의 내용이 차례로 시프트되어 스캔출력단자 (4C) 로부터 스캔출력신호 (SOC) 로서 직렬로 출력된다. 이로써 스캔출력단자 (4C) 로부터 출력되는 스캔출력신호 (SOC) 는 조합 회로 (1B) 의 변화 전 신호 (RDB1) 가 된다.
따라서, 조합 회로 (1B) 의 입력 데이터 (RDA) 와 논리회로조건에 기초하여 예정된 값 (즉, "제 2 관측용 테스트 패턴") 과, 실제로 스캔출력단자 (SOC) 로부터 출력된 스캔출력신호 (SOC) 를 비교함으로써, 클록공급경로 등이 이상한 지연시간을 검출하는 것이 가능해진다.
예를 들어, S-FF (2C) 에 대한 클록신호 (CKC) 의 지연시간 β 가 커져 α＋D＜β 와 같은 조건이 된 경우, 홀드 (유지) 용 클록신호 (CLK) 에 의해 조합 회로 (1B) 의 변화 후 출력신호 (RDB2) 가 S-FF (2C) 에 들어간다. 이 때문에 입력 데이터 (RDA) 와 논리회로조건에 기초하여 예정된 값과 실제로 스캔출력단자 (SOC) 로부터 출력된 스캔출력신호 (SOC) 가 일치하지 않게 되어, 어떠한 지연고장이 존재한다고 판정할 수 있다.
이와 같이, 본 실시예의 LSI 의 지연 테스트 방법은, 종래부터 실시되고 있는 라운치용과 캡쳐용 클록신호를 사용하여 테스트 대상인 조합 회로의 변화 후 출력신호를 테스트하는 처리에 더하여, 홀드용 클록신호를 사용하여 테스트 대상의 조합 회로의 변화 전 출력신호를 테스트하는 처리를 하도록 하고 있다. 이로써 지연고장이 있는 불량 LSI 를 고정밀도로 검출하여, 지연고장을 못보고 지나쳐 불량품을 양호품이라고 판정할 확률을 저감시킬 수 있다는 이점이 있다.
또한 종래의 라운치동작과 캡쳐 동작 사이의 시간 (T) 을 정하여 테스트하는 방법에서는, 스캔 테스트 장치의 제약 (예를 들어, T＞5ns) 때문에 검출 가능한 지연시간이 한정되어, 예를 들어, α＋D-β 가 T 이하인 테스트는 할 수 없었지만, 이 실시예에서 추가한 처리는 그러한 제약을 받는 일없이 실시할 수 있다.
또 본 발명은 상기 실시예에 한정되지 않으며 여러 가지 변형이 가능하다. 이 변형예로는, 예를 들어 다음과 같은 것이 있다.
(1) LSI 에서의 테스트 대상의 조합 회로가 초단이고, 그 입력측에 조합 회로가 존재하지 않은 경우, 라운치 동작용 데이터는 외부입력단자로부터 병렬로 입 력할 필요가 있다.
(2) 도 2 의 LSI 는 복수의 스캔 체인을 갖고 있지만, 스캔 체인이 하나인 LSI 에 대해서도 마찬가지로 적용 가능하다.
(3) 테스트 패턴 생성장치 및 스캔 테스트 장치의 구성은 설명한 것에 한정되지 않는다.
(4) 도 1 중 처리단계의 순서는 예시한 순서에 한정되지 않는다. 제 1 및 제 2 지연고장 테스트 패턴에 의한 2 가지 테스트로 고장이 발견되지 않은 경우에, 합격이라고 판정할 수 있는 순서이면 된다.
본 발명의 LSI 의 테스트에서는, 종점의 S-FF 으로 신호 변화 후의 값을 입력하는 것을 전제로 한 제 1 관측용 테스트 패턴을 사용한 제 1 테스트 처리와, 그 종점의 S-FF 으로 신호 변화 전의 값을 입력하는 것을 전제로 한 제 2 관측용 테스트 패턴을 사용한 제 2 테스트 처리에서 어디에서나 지연고장이 존재하지 않는 경우 그 LSI 는 정상이라고 판정한다. 이로써, 단순히 종점의 S-FF 으로 신호 변화 후의 값을 입력하는 것을 전제로 한 관측용 테스트 패턴을 사용하는 LSI 의 테스트에 비하여 지연고장이 있는 불량 LSI 를 고정밀도로 검출하여, 지연고장을 못보고 지나쳐 불량품을 양호품이라고 판정할 확률을 저감시킬 수 있다는 효과가 있다.

Claims (2)

  1. 조합 회로와 그 입력측과 출력측에 형성된 스캔 플립플롭을 갖는 LSI 에 있어서, 그 조합 회로의 지연을 테스트하는 LSI 의 테스트 방법으로서,
    상기 조합 회로의 구성정보와 테스트 대상이 되는 입력측 시작점의 스캔 플립플롭 및 출력측 종점의 스캔 플립플롭을 지정하는 지정처리;
    상기 지정처리로 지정된 시작점으로부터 종점까지 신호 변화가 전달되도록 그 시작점의 스캔 플립플롭의 신호값을 초기화 테스트 패턴으로서 생성하는 초기값 생성처리;
    상기 종점의 스캔 플립플롭으로 상기 초기화 테스트 패턴의 신호값 변화 후의 값을 입력한 경우의 신호값을 제 1 관측용 테스트 패턴으로서 생성하는 제 1 관측값 생성처리;
    상기 종점의 스캔 플립플롭으로 상기 초기화 테스트 패턴의 신호값 변화 전의 값을 입력한 경우의 신호값을 제 2 관측용 테스트 패턴으로서 생성하는 제 2 관측값 생성처리;
    상기 제 1 관측용 테스트 패턴에 기초하여 제 1 지연고장 테스트 패턴을 생성하는 제 1 지연고장 패턴 생성처리;
    상기 제 2 관측용 테스트 패턴에 기초하여 제 2 지연고장 테스트 패턴을 생성하는 제 2 지연고장 패턴 생성처리; 및
    상기 제 1 및 제 2 지연고장 테스트 패턴을 사용한 상기 LSI 의 지연고장 테 스트에서 지연고장이 존재하지 않는 경우에 그 LSI 는 정상이라고 판정하는 판정처리를 실시하는 것을 특징으로 하는 LSI 의 테스트 방법.
  2. 제 1 항에 있어서,
    상기 제 1 관측값 생성처리는, 라운치용 클록신호로 상기 초기화 테스트 패턴을 상기 조합 회로에 부여하고, 테스트용의 소정 지연시간 후, 캡쳐용 클록 신호로 그 조합 회로의 출력신호를 상기 종점의 스캔 플립플롭에 입력하고, 그 종점의 스캔 플립플롭의 내용을 시프트하여 출력하였을 때의 신호 상태를 상기 제 1 관측용 테스트 패턴으로서 생성하고,
    상기 제 2 관측값 생성처리는, 홀드용 클록신호로 상기 초기화 테스트 패턴을 상기 조합 회로에 부여함과 함께 그 홀드용 클록신호로 그 조합 회로의 출력신호를 상기 종점의 스캔 플립플롭에 입력하고, 그 종점의 스캔 플립플롭의 내용을 시프트하여 출력하였을 때의 신호 상태를 상기 제 2 관측용 테스트 패턴으로서 생성하는 것을 특징으로 하는 LSI 의 테스트 방법.
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