JP2017059185A - スキャンテスト回路及びスキャンテスト装置 - Google Patents

Abstract

【課題】ＦＦレジスタの非同期リセット経路を貫通して、シフト動作にてセットした設定を次々とクリアしデータを破壊しないスキャンテスト回路を提供する。【解決手段】通常入力とスキャン入力のいずれかを選択するためのマルチプレクサ１０と、マルチプレクサ１０の出力を受けるセット／リセット可能なフリップフロップ２０と、フリップフロップ２０の出力をラッチイネーブルにより保持するＬＤラッチ回路３０を具備する。【選択図】図１

Description

この発明は、ＬＳＩテストに用いることのできるスキャンテスト回路及びスキャンテスト装置に関するものである。

従来、テスト容易化設計(Design for Test：DFT)の設計段階では、スキャンテスト回路構成として内製ツールのＡＴＰＧ(Automatic Test Pattern Generation)が用いられている。このＡＴＰＧでは、非同期リセットのリセット動作をテスト回路にて抑止（除外）していた。

上記のように、ＦＦ（フリップフロップ）レジスタの非同期リセット動作を抑止しすることで、スキャンテストモードにおいて、スキャンシフト動作、システム動作によるキャプチャもＦＦレジスタ間のデータ経路のみを故障検出対象とすることでＡＴＰＧのパターン生成を行い故障検出率の算出を行っていた。

それ以降の改善によって、ＥＤＡベンダのＡＴＰＧでは、外部操作のテスト端子を追加することでレジスタの非同期リセット動作を検出できるように構成されている。

この構成では、ＡＴＰＧのパターン発生アルゴリズムは、スキャンシフトレジスタのシフト動作の検証を目的に、全てのレジスタにＡＬＬ０とＡＬＬ１の設定の他に、ＡＬＬ１の設定後に非同期リセットを掛けることが可能となっている。この構成によって、ＦＦレジスタ単体の動作を確認し、以後はスキャンシフトレジスタに色々なデータをセットしシステム動作のキャプチャ動作にて、レジスタ間の組み合わせ回路の検証やディレイ値の検証を行うことが可能となっている。

しかしながら、非同期リセット経路を故障検出の対象とするために、シフト動作後のシステム動作にて非同期リセット経路の開放を行うと、ＦＦレジスタの非同期リセット経路を貫通して、シフト動作にてセットした設定を次々とクリアしデータを破壊することになる。また、シフト動作にてセットしたリセット条件が他のレジスタ設定によって解除される恐れがあり、せっかくのリセット動作がハザードとなりかねないこととなる。

このことがＡＴＰＧツールのパターン生成の障害と考えられ、非同期リセットの経路の故障検出を１００％出来ない理由となっている。つまり、テスト回路においては、レジスタ出力から非同期リセットの経路を除外するようにしており、効率用よくテストを行っているとは言いがたいものである。

テストの対象でないロジック回路の出力信号のフリップフロップをリセットないしセットし、テストの対象であるロジック回路の入力信号を固定化するようにして、論理的にテストの対象であるロジック回路の入力信号を固定化する回路設計を避けるようにしたスキャンテスト回路が特許文献１に示されている。

また、スキャンパステストと通常動作のモード切換を制御する制御信号を入力する制御端子と、フリップフロップの状態をセットリセットするセット端子とからの信号をそれぞれ入力し、前記制御信号がスキャンパスモードを示しているときには、前記セット端子に入力されたセット信号の伝達を抑止し、前記入力されたセット信号により、前記フリップフロップの状態がセットされないように制御する論理回路を備えているスキャンパス回路が特許文献２に示されている。

更に、各スキャンチェーン上の先頭のフリップフロップに、該接続された各スキャンチェーン上の各フリップフロップにデータをセットするデータセット用の非同期セットリセット付きフリップフロップを接続し、該非同期セットリセット付きフリップフロップの非同期セット／リセット端子を、制御回路にて制御するように構成したスキャンテスト回路が特許文献３に示されている。

特開平１０−１１１３４５号公報 特開２００３−４３１０８号公報 特開２００５−３３１４８０号公報

しかしながら、上記いずれの従来技術も、FFレジスタの非同期リセット経路を貫通して、シフト動作にてセットした設定を次々とクリアしデータを破壊することを防止し得る対策に関するものではなく、非同期リセットの経路の故障検出を適切に行い得る構成のものではなかった。

本発明は、上記のようなスキャンテスト回路の現状に鑑みてなされたもので、その目的は、ＦＦレジスタの非同期リセット経路を貫通して、シフト動作にてセットした設定を次々とクリアしデータを破壊することのないスキャンテスト回路を提供することである。また、非同期リセットの経路の故障検出を適切に行い得る構成のスキャンテスト回路を提供することを目的とする。

本発明に係るスキャンテスト回路は、通常入力とスキャン入力のいずれかを選択するためのマルチプレクサと、前記マルチプレクサの出力を受けるセット／リセット可能なフリップフロップと、前記フリップフロップの出力をラッチイネーブルにより保持するＬＤラッチ回路と、を具備することを特徴とする。

本発明に係るスキャンテスト回路では、前記フリップフロップがリセット端子付きのフリップフロップであることを特徴とする。

本発明に係るスキャンテスト回路では、前記フリップフロップがセット端子付きのフリップフロップであることを特徴とする。

本発明に係るスキャンテスト回路では、リセット信号と前記マルチプレクサの切換制御信号との論理和演算を行い、前記リセット端子へ出力を送出するオアゲートと、前記リセット信号と前記マルチプレクサの出力信号との論理積演算を行い、前記フリップフロップの入力端子へ出力を送出するアンドゲートとを具備することを特徴とする。

本発明に係るスキャンテスト回路では、前記ＬＤラッチ回路のＱ端子の出力をスキャンテスト回路の出力とすることを特徴とする。

本発明に係るスキャンテスト装置は、請求項１乃至５のいずれかに記載のスキャンテスト回路を複数備え、前段のスキャンテスト回路における前記ＬＤラッチ回路のＱ端子の出力を後段のスキャンテスト回路における前記マルチプレクサのスキャン入力へ送るように構成したことを特徴とする。

本発明によれば、シフト動作にてセットした設定を次々とクリアしデータを破壊することを防止できる。また、非同期リセットの経路の故障検出を適切に行い得る。

本発明の第１の実施形態に係るスキャンテスト回路の構成図。 本発明の第１の実施形態に係るスキャンテスト回路を複数用いて構成したスキャンテスト装置の構成図 本発明の第１の実施形態に係るスキャンテスト回路からＬＤラッチ回路を除いたスキャンテスト回路の構成図。 本発明の第２の実施形態に係るスキャンテスト回路の構成図。 本発明の第２の実施形態に係るスキャンテスト回路からＬＤラッチ回路を除いたスキャンテスト回路の構成図。 本発明の第１の実施形態に係るスキャンテスト回路を用いて非同期リセットを行った場合のタイミングチャート。 本発明の第３の実施形態に係るスキャンテスト回路の構成図。 本発明の第３の実施形態に係るスキャンテスト回路を用いて非同期リセットを行った場合のタイミングチャート。

以下添付図面を参照して、本発明に係るスキャンテスト回路及びスキャンテスト装置の実施形態を説明する。各図において、同一の構成要素には、同一の符号を付して重複する説明を省略する。

図１に第１の実施形態に係るスキャンテスト回路１００の構成図を示す。このスキャンテスト回路１００は、マルチプレクサ１０とフリップフロップ２０とＬＤラッチ回路３０とを備えている。マルチプレクサ１０は、通常入力信号Ｄを受ける入力端子Ａ０とスキャンイン入力信号ＴＩを受ける入力端子Ａ１とを備え、制御入力端子Ｓに与えられるスキャンテストイネーブル信号ＴＥによって通常入力信号Ｄとスキャンイン入力信号ＴＩのいずれかを選択して出力端子Ｚから出力する。

フリップフロップ２０は、リセット端子ＣＤに与えられるリセット信号ＣＤによりリセット可能なフリップフロップである。フリップフロップ２０のデータ入力端子Ｄとマルチプレクサ１０の出力端子Ｚが接続されている。フリップフロップ２０のクロック端子ＣＰに到来するクロック信号ＣＫに同期してマルチプレクサ１０の出力信号の出力信号を取り込む。

フリップフロップ２０の出力端子Ｑは、ＬＤラッチ回路３０のデータ入力端子Ｄと接続されている。このＬＤラッチ回路３０はトランスペアレントタイプなどと称されるラッチ回路であり、ラッチイネーブル端子ＧＮを有し、ラッチイネーブル端子ＧＮにラッチイネーブル信号ＴＧ（Ｈレベル）が与えられたときにフリップフロップ２０の出力端子Ｑからの信号をラッチし、ラッチイネーブル信号ＴＧがＬレベルのときにフリップフロップ２０の出力端子Ｑからの信号を素通りさせる。ＬＤラッチ回路３０の出力端子Ｑの出力信号Ｑと、出力信号Ｑを論理的に反転させた信号の出力端子ＱＮの出力信号ＱＮとが、このスキャンテスト回路１００の出力信号となっている。

図２のように組み合わせ回路２００のスキャンテストを行うためには、上記構成のスキャンテスト回路１００を複数用い、これらを図２のように縦続接続したシフトレジスタを構成することによりスキャンテスト装置１を得る。即ち、前段のスキャンテスト回路１００におけるＬＤラッチ回路３０のＱ端子の出力を後段のスキャンテスト回路１００におけるマルチプレクサ１０のスキャンイン入力へ送るように接続する。

各スキャンテスト回路１００のマルチプレクサ１０の入力端子Ａ０によって、組み合わせ回路２００の出力を受ける。上記構成のスキャンテスト回路１００では、スキャンテストイネーブル信号ＴＥをＨレベルとして、スキャンモードにし、スキャンイン入力信号ＴＩからフリップフロップ２０にスキャンイン入力信号ＴＩによりスキャンテストパターンの設定を行う。

スキャンテストパターンは、第１段目のスキャンテスト回路１００−１から入力し、フリップフロップ２０のクロック端子ＣＰにクロック信号ＣＫを与えてシフトし、スキャンテスト回路１００−１〜１００−ｎのフリップフロップ２０にスキャンテストパターンが設定されるようにする。

次に、キャプチャを行う。即ち、スキャンテストイネーブル信号ＴＥをＬレベルとして、システムモード（通常モード）にし、クロック信号ＣＫにより組み合わせ回路２００の出力をスキャンテスト回路１００−１〜１００−ｎのフリップフロップ２０において受ける。

次に、スキャンテストイネーブル信号ＴＥをＨレベルとして、スキャンモードにし、フリップフロップ２０のクロック端子ＣＰにクロック信号ＣＫを与えてシフトし、スキャンテスト回路１００−ｎの出力端子から結果をスキャンアウトして、期待値（故障のないパターン）と比較する。

例えば、上記のスキャンテストパターンを設定するときに、スキャンテスト回路１００−１〜１００−ｎの所要フリップフロップ２０をリセットする場合には、その前に、当該フリップフロップ２０に接続されたＬＤラッチ回路３０のラッチイネーブル端子ＧＮにラッチイネーブル信号ＴＧをＨレベルとして与え、フリップフロップ２０の出力端子Ｑからの信号をラッチする。

上記のラッチが行われた後に、所要フリップフロップ２０をリセットしても、所要フリップフロップ２０がリセットされるが、当該スキャンテスト回路１００ではリセット前に設定されていたスキャンテストパターンがＬＤラッチ回路３０に保持され、スキャンテストパターンのクリアという事態を防止することができる。しかも、ＬＤラッチ回路３０によるラッチによって所要フリップフロップ２０がリセットされても、次段にリセットが伝わることなく、内部リセット信号生成のハザード対策とすることができる。これにより、ユーザパターン生成の困難を回避し、テスト検証の効率改善を図ることができる。

上記の効果は、本実施形態のスキャンテスト回路１００から上記ＬＤラッチ回路３０を除去した構成の図３に示すスキャンテスト回路９０では、フリップフロップ２０がリセットされると、スキャンテスト回路９０の出力信号Ｑがリセットされた出力信号となり、次段にリセットが伝わることから、内部リセット信号生成のハザードが生じかねないこととなる回路との対比から明らかである。

図４に、第２の実施形態に係るスキャンテスト回路１００Ａの構成を示す。このスキャンテスト回路１００Ａは、第１の実施形態に係るスキャンテスト回路１００のフリップフロップ２０に代えてセット端子付きのフリップフロップ４０を用いたものである。このフリップフロップ４０は、セット端子ＳＤを備えており、セット端子ＳＤに与えられるリセット信号ＳＤによりセット可能なフリップフロップである。

第２の実施形態に係るスキャンテスト回路１００Ａは、上記の構成以外は、第１の実施形態に係るスキャンテスト回路１００と同じ構成を有している。この第２の実施形態に係るスキャンテスト回路１００Ａを複数用いて、図２と同様にスキャンテスト装置を得ることができる。

このスキャンテスト装置においても、例えば、スキャンテストパターンの設定のときに、複数のスキャンテスト回路１００Ａの所要フリップフロップ４０をセットする場合には、その前に、当該フリップフロップ４０に接続されたＬＤラッチ回路３０のラッチイネーブル端子ＧＮにラッチイネーブル信号ＴＧを与えて、フリップフロップ４０の出力端子Ｑからの信号をラッチする。

上記のラッチが行われた後に、所要フリップフロップ４０をセットしても、所要フリップフロップ４０がセットされるが、当該スキャンテスト回路１００Ａではセット前に設定されていたスキャンテストパターンがＬＤラッチ回路３０に保持され、スキャンテストパターンのクリアという事態を防止することができる。しかも、ＬＤラッチ回路３０によるラッチによって所要フリップフロップ４０がセットされても、次段にセットが伝わることなく、内部セット信号生成のハザード対策とすることができる。これにより、ユーザパターン生成の困難を回避し、テスト検証の効率改善を図ることができる。

上記の効果は、この第２の実施形態のスキャンテスト回路１００Ａから上記ＬＤラッチ回路３０を除去した構成の図５に示すスキャンテスト回路１１０では、フリップフロップ４０がセットされると、スキャンテスト回路１１０の出力信号Ｑがセットされた出力信号となり、次段にセットが伝わることになり、内部リセット信号生成のハザードが生じかねないこととなる回路との対比から明らかである。

ところで、ＡＴＰＧツールは、テスト容易化設計（ＤＦＴ）に対応して回路情報を読み込み、スキャンインのデータパターンと、キャプチャ後のスキャンアウトの期待値を算出するものである。図１の第１の実施形態に係るスキャンテスト回路を用いて期待値を算出する場合に、各部の波形が図６に示すようになると、ＡＴＰＧの計算において非同期リセットの優先順位を設定することが困難となることが予想される。このような場合には、図１に示す回路を、図７に示されるようなスキャンテスト回路に置き換えてＡＴＰＧツールを実行する。

図７に示される第３の実施形態に係るスキャンテスト回路１００Ｂは、第１の実施形態に係るスキャンテスト回路１００に対し、オアゲート６１とアンドゲート６２を設ける。オアゲート６１は、リセット信号とマルチプレクサ１０の切換制御信号との論理和演算を行い、前記リセット端子へ出力を送出するように構成する。アンドゲート６２は、前記リセット信号と前記マルチプレクサの出力信号との論理積演算を行い、前記フリップフロップの入力端子へ出力を送出するように構成する。

上記の如く構成した第３の実施形態に係るスキャンテスト回路１００Ｂでは、フリップフロップ２０をリセットする場合には、その前に、当該フリップフロップ２０に接続されたＬＤラッチ回路３０のラッチイネーブル端子ＧＮにラッチイネーブル信号ＴＧを与えて、フリップフロップ２０の出力端子Ｑからの信号をラッチする。

上記ラッチイネーブル信号ＴＧに同期して、スキャンテストイネーブル信号ＴＥをＬレベルとして、システムモード（通常モード）にし、キャプチャ動作のためのクロック信号ＣＫを送るようにする（図８参照）。

上記のラッチが行われた後に、リセット信号ＣＤをイネーブルとする。この結果、オアゲート６１からはＬレベルの信号がリセット端子ＣＤへ与えられ、アンドゲート６２からはＬレベルの信号がフリップフロップ２０のデータ入力端子Ｄへ与えられているときに、キャプチャ動作のためのクロック信号ＣＫが到来する。即ち、リセット信号ＣＤによってアンドゲート６２の出力を制御し、アンドゲート６２の出力を前記フリップフロップの入力端子Ｄへ与え、キャプチャ動作のためのクロック信号ＣＫで入力取り込みが行われる同期リセット処理と見立てることができる。これによって、ＡＴＰＧの計算においてリセットの優先順位を設定することが可能となる。

上記各実施形態の、スキャンテストモード中での回路全体のリセット制御と、非同期リセットの経路のリセット制御について説明する。スキャンテストモード中での回路全体のリセット制御は従来例と同様の構成制御によって行う。また、非同期リセットの経路のリセット制御を行うために新たに非同期リセットの経路のリセット制御用のテスト端子を加える構成を採用することができる。または、従来の回路全体のリセット制御用テスト端子を流用し、全体のリセット制御を諦めて、非同期リセットの経路のリセット制御とするように構成しても良い。更に、リセット制御を切り分け、スキャンシフト中は回路全体のリセット制御とし、システムモード時(キャプチャ時)は非同期リセットの経路のリセット制御とする構成を採用しても良い。

１０ マルチプレクサ
２０ フリップフロップ
３０ ＬＤラッチ回路
４０ フリップフロップ
６１ オアゲート
６２ アンドゲート
９０、１００、１００Ａ、１００Ｂ スキャンテスト回路

Claims (6)

1. 通常入力とスキャン入力のいずれかを選択するためのマルチプレクサと、
   前記マルチプレクサの出力を受けるセット／リセット可能なフリップフロップと、
   前記フリップフロップの出力をラッチイネーブルにより保持するＬＤラッチ回路と、
   を具備することを特徴とするスキャンテスト回路。
2. 前記フリップフロップがリセット端子付きのフリップフロップであることを特徴とする請求項１に記載のスキャンテスト回路。
3. 前記フリップフロップがセット端子付きのフリップフロップであることを特徴とする請求項１に記載のスキャンテスト回路。
4. リセット信号と前記マルチプレクサの切換制御信号との論理和演算を行い、前記リセット端子へ出力を送出するオアゲートと、
   前記リセット信号と前記マルチプレクサの出力信号との論理積演算を行い、前記フリップフロップの入力端子へ出力を送出するアンドゲートと
   を具備することを特徴とする請求項２に記載のスキャンテスト回路。
5. 前記ＬＤラッチ回路のＱ端子の出力をスキャンテスト回路の出力とすることを特徴とする請求項１乃至４のいずれか１項に記載のスキャンテスト回路。
6. 請求項１乃至５のいずれかに記載のスキャンテスト回路を複数備え、
   前段のスキャンテスト回路における前記ＬＤラッチ回路のＱ端子の出力を後段のスキャンテスト回路における前記マルチプレクサのスキャン入力へ送るように構成したことを特徴とするスキャンテスト装置。