JP2012177646A - 半導体集積回路及び半導体集積回路のテスト方法 - Google Patents

Abstract

【課題】内部に備えられた順序回路の動作検証にかかる時間を短縮できる半導体集積回路を提供すること
【解決手段】半導体集積回路１は、入力信号３が論理回路４を通過した信号である通過信号が供給されるＤ型Ｆ／Ｆ１０を備える。遅延量測定回路６は、論理回路４により生じる入力信号３の遅延量を、Ｄ型Ｆ／Ｆ１０の動作検証前に測定する。遅延制御回路５は、Ｄ型Ｆ／Ｆ１０の動作検証の際に、入力信号３を遅延量測定回路６が測定した遅延量だけ遅延させた遅延信号を生成する。比較回路１１は、Ｄ型Ｆ／Ｆ１０の動作検証の際に、遅延制御回路５が生成した遅延信号をＤ型Ｆ／Ｆ１０の入力とした場合のＤ型Ｆ／Ｆ１０からの出力と、期待値と、を比較してＤ型Ｆ／Ｆ１０の動作検証を行う。
【選択図】図１

Description

本発明は半導体集積回路及び半導体集積回路のテスト方法に関する。

近年、半導体集積回路に対して高い信頼性検査の必要性が求められている。詳細には、実動作の規格に即した半導体集積回路のＡＣ特性検査の必要性が高まっている。

特許文献１には、実装状態でホールドマージン検査を実行できる集積回路についての技術が開示されている。図５に特許文献１の集積回路の構成を示す。バッファ１００は、入力クロックを外部指示信号に応じた遅延量だけ遅延させて出力する。Ｆ／Ｆ（フリップフロップ）１０１は、クロックタイミングでデータを取り込むフリップフロップ回路である。

ホールドタイムのマージン（以下、ホールドマージンとする）の検査時には、バッファ１００は通常遅延よりも大きい遅延量で入力クロックを遅延させて出力する。検査時の遅延量の例として、設計時のホールドマージン分の遅延量が挙げられる。設計時のホールドマージン分の遅延量とは、例えば、バッファ１００における、予想されるホットキャリア劣化や、使用動作環境、使用電圧等によるクロックの遅延分である。

バッファ１００が正常な場合、Ｆ／Ｆ１０１では、ホールドタイム（ＨＴ）が十分に確保でき、正常にデータを取り込むことができる。一方、バッファ１００からのクロック出力がホットキャリア劣化や、使用動作環境、使用電圧等により遅延する場合には、クロックのホールドタイム（ＨＴ）が次のデータ側にずれる。ずれた時間（遅延時間）がホールドマージン（ＭＴ）以内であれば、Ｆ／Ｆ１０１は正常にデータを取り込むことができる。しかしながら、ずれた時間（遅延時間）がホールドマージン（ＭＴ）分以上であれば、Ｆ／Ｆ１０１は正常にデータを取り込むことができない。

そこで、上述のように構成された回路の実装状態で、外部からの選択指示により、バッファ１００にホールドマージン分を加えた遅延量でクロックを遅延させて出力させ、Ｆ／Ｆ１０１で正常にデータを取り込むことができるかを検査する。

特許文献２には、ＡＣ特性検査のテスト時間を短縮することができる半導体集積回路に関する技術が開示されている。この半導体集積回路では、所定遅延時間だけクロックを遅延させてフリップフロップ回路に供給し、当該フリップフロップ回路の出力を検査することにより半導体集積回路の自己検査を行う。なお、所定遅延時間を変更することについての示唆はない。

特許文献３には、ＡＣスペック検査を行う半導体装置に関する技術が開示されている。当該半導体装置では、内部でタイミング信号を生成し、当該タイミング信号を初段レジスタに供給する。当該初段レジスタは、タイミング信号の入力タイミングにデータを保持する。当該初段レジスタが保持したデータが、所望のデータと合致するか否かによりＡＣスペック検査を行う。

特許文献４には、データ送信元からのリードデータのタイミングテストを高精度に行うテスト回路についての技術が開示されている。特許文献５には、半導体デバイスＡＣ特性の検査において、ＬＳＩテスタの少数測定ユニットにより多数本の検査対象端子を同時に検査する半導体検査回路に関する技術が開示されている。なお、特許文献６には、高速化を実現したインターフェイス回路を備えた半導体集積回路装置についての開示があるが、ＡＣ特性のテストに関する示唆はない。

特開２００５−２９３６２２号公報 特開２００４−３６１０９８号公報 特開２００４−１３８４８０号公報 特開２０１０−２２３９号公報 特開２００９−２５０５４号公報 特開２００７−１０９２０３号公報

本発明が解決しようとする課題は、主に特許文献１における問題点であり、以下に詳細を述べる。

上述のように、特許文献１の構成では、ＡＣ特性のテスト毎に外部信号を用いて遅延量を設定することが可能である。しかし、実使用を行う回路上でテストを行う場合、毎回外部信号を用いて遅延量を設定する必要が生じる。そのため、設定にかかる処理が煩雑になるとともにテスト時間が長くなってしまうという問題が生じる。

本発明にかかる半導体集積回路の一態様は、
入力信号が所定回路を通過した信号である通過信号が供給される順序回路を備えた半導体集積回路であって、
前記所定回路により生じる前記入力信号の遅延量を、前記順序回路の動作検証前に測定する遅延量測定回路と、
前記順序回路の動作検証の際に、前記入力信号を前記遅延量だけ遅延させた遅延信号を生成する遅延制御回路と、
前記順序回路の動作検証の際に、前記遅延信号を前記順序回路の入力とした場合の前記順序回路からの出力と期待値とを比較して前記順序回路の動作検証を行う比較回路と、
を備える、ものである。

本発明にかかる半導体集積回路のテスト方法の一態様は、
所定回路を通過した入力信号が供給される順序回路の動作検証を行う半導体集積回路のテスト方法であって、
前記所定回路により生じる前記入力信号の遅延量を、前記順序回路の動作検証前に測定し、
前記順序回路の動作検証の際に、前記入力信号を前記遅延量だけ遅延させた遅延信号を生成し、前記遅延信号を前記順序回路に供給し、前記順序回路からの出力と期待値とを比較して前記順序回路の動作検証を行う、ものである。

本発明においては、動作検証対象となる順序回路の動作検証前に、入力信号に対して生じる遅延量を測定し、当該遅延量を用いて順序回路の動作検証を行う。これにより、動作検証時において遅延量の設定を行う必要がなくなり、動作検証時間の短縮という効果を奏する。

本発明によれば、内部に備えられた順序回路の動作検証にかかる時間を短縮することができる半導体集積回路、及び半導体集積回路のテスト方法を提供することができる。

実施の形態１にかかる半導体集積回路の構成を示すブロック図である。 実施の形態１にかかる半導体集積回路における、Ｄ型Ｆ／Ｆ１０の評価時の動作を示すフローチャートである。 実施の形態１にかかる半導体集積回路における、各信号の動作を示すタイミングチャートである。 実施の形態１にかかる半導体集積回路における、Ｄ型Ｆ／Ｆ１０の動作検証時の動作を示すフローチャートである。 特許文献１に記載の集積回路の構成を示すブロック図である。

＜実施の形態１＞
以下、図面を参照して本発明の実施の形態について説明する。図１は、本実施の形態にかかる半導体集積回路の構成を示すブロック図である。半導体集積回路１には、クロック２及び入力信号３が供給される。

半導体集積回路１は、論理回路４と、遅延制御回路５と、遅延量測定回路６と、遅延選択設定レジスタ７と、テスト制御回路８と選択回路９と、Ｄ型Ｆ／Ｆ１０と、比較回路１１と、期待値設定レジスタ１２と、を備える。

クロック２は、一般的なクロック生成回路により生成されて供給されるクロック信号である。クロック２は、ＡＣ特性のセットアップ時間、ホールド時間を設定する際の基準となる。入力信号３は、任意の回路より供給される入力データである。

論理回路４には、入力信号３が供給される。論理回路４は、入力信号３に応じて必要な処理を行い、処理結果のデータを選択回路９の入力Ａ端子に供給する。論理回路４内には、複数の経路があっても良く、論理回路４が複数存在する構成でもよい。入力信号３の条件や論理回路４内の通過経路により、論理回路４がデータを出力するタイミングが異なる。

遅延制御回路５は、後述のＤ型Ｆ／Ｆ１０の動作検証の際に、入力信号３を遅延させた遅延信号を生成する回路である。遅延制御回路５は、遅延素子１３−１〜１３−ｎ（ｎは２以上の任意の整数）及び遅延選択回路１４を備える。

遅延素子１３−１〜１３−ｎ（ｎは２以上の任意の整数）は、それぞれ入力信号３を遅延させる素子である。遅延素子１３−１〜１３−ｎは、ほぼ同一の素子から形成されている。このため、遅延素子の通過段数の増加におおむね比例して入力信号３が遅延する。

遅延選択回路１４は、遅延素子の段数に１を加算した個数（ｎ＋１）の入力端子（ＩＮ ０〜ＩＮ ｎ）を有する。各入力端子には、入力信号３が遅延素子を通過した段数が異なる信号が供給される。例えば、ＩＮ ｎには遅延素子をｎ段通過した信号が供給される。ＩＮ ｎ−１には遅延素子をｎ−１段通過した信号が供給される。ＩＮ １には遅延素子を１段通過した信号が供給される。ＩＮ ０には入力信号３がそのまま供給される。

遅延選択回路１４は、Ｄ型Ｆ／Ｆ１０の動作検証の際に、後述の遅延選択設定レジスタ７から遅延選択信号を読み出す。遅延選択信号は、ｎ＋１ビットの情報を持つ信号であり、当該情報は遅延選択回路１４の入力端子を指定する情報である。遅延選択回路１４は、読み出した遅延選択信号により指定された入力端子からの信号（以降の説明では、遅延信号とも記載する。）を、選択回路９の入力Ｂ端子に供給する。

遅延選択回路１４は、Ｄ型Ｆ／Ｆ１０の評価（すなわち、Ｄ型Ｆ／Ｆ１０が正常動作することが補償されている場合であり、例えば製品劣化の生じていない製品出荷時）の際に、Ｄ型Ｆ／Ｆ１０に対して、入力端子ＩＮ ０〜ｎに入力された各信号を遅延量測定回路６の入力Ｂ端子に供給する。

遅延量測定回路６には、Ｄ型Ｆ／Ｆ１０の評価（すなわち、Ｄ型Ｆ／Ｆ１０が正常動作することが補償されている場合であり、例えば製品劣化の生じていない製品出荷時）の際に、論理回路４を経由した信号が入力Ａ端子に供給される。この場合、入力信号３は、論理回路４による遅延が最も大きくなる条件に設定される。さらに、遅延量測定回路６には、Ｄ型Ｆ／Ｆ１０の評価の際に、入力Ｂ端子から遅延選択回路１４からｎ＋１個の信号が順次供給される。このｎ＋１個の信号は、入力端子ＩＮ ０〜ｎに入力された各信号である。

遅延量測定回路６は、入力Ａ端子からの信号と、入力Ｂ端子から入力される各信号と、を比較する。詳細には、遅延量測定回路６は、入力Ａ端子からの信号のロウレベルからハイレベルへの立ち上がりタイミングと、入力Ｂ端子から入力される各信号のロウレベルからハイレベルへの立ち上がりタイミングと、を比較する。そして、遅延量測定回路６は、当該比較に応じてエッジ検出信号を生成する。遅延量測定回路６は、当該エッジ検出信号のエッジ幅が最も小さい場合を検出し、当該検出の対象となった入力Ｂ端子からの信号を特定する。換言すると、遅延量測定回路６は、遅延選択回路１４の入力端子ＩＮ ０〜ＩＮ ｎのうち、どの端子から入力された信号が検出対象かを特定する。当該処理の詳細は、図３を参照して後述する。遅延量測定回路６は、特定した端子の情報（すなわち遅延選択回路１４の入力端子の添え字の情報）を遅延選択設定レジスタ７に書き込む。書き込んだ情報は、Ｄ型Ｆ／Ｆ１０の動作検証時に、遅延選択信号として遅延選択回路１４から読み出される。

テスト制御回路８は、選択回路９に対して選択信号を供給する。当該選択信号は、Ｄ型Ｆ／Ｆ１０の動作検証を指示する値、または通常動作を指示する値、の一方の値をとる信号である。

テスト制御回路８から供給される選択信号がＤ型Ｆ／Ｆ１０の動作検証を指示する値である場合、選択回路９は、入力Ｂ端子から入力された信号をＤ型Ｆ／Ｆ１０に供給する。一方、テスト制御回路８から共有される選択信号が通常動作を指示する値である場合、選択回路９は、入力Ａ端子から入力された信号をＤ型Ｆ／Ｆ１０に供給する。

Ｄ型Ｆ／Ｆ１０は、動作検証対象となるＤ型フリップフロップである。Ｄ型Ｆ／Ｆ１０にはクロック２が供給される。さらに、Ｄ型Ｆ／Ｆ１０には選択回路９からの出力がデータ入力端子Ｄに供給される。Ｄ型Ｆ／Ｆ１０は、出力端子Ｑから出力信号を比較回路１１及び後段回路（図示せず）に供給する。

比較回路１１は、Ｄ型Ｆ／Ｆ１０の動作検証の際に、Ｄ型Ｆ／Ｆ１０の出力端子Ｑからの出力信号と、期待値設定レジスタ１２に記憶された値と、が一致するか否かを判定する。期待値設定レジスタ１２には、Ｄ型Ｆ／Ｆ１０が正常である場合にＤ型Ｆ／Ｆ１０から出力される値が予め設定される。両者が一致する場合、比較回路１１はＤ型Ｆ／Ｆ１０が正常であると判定する。両者が不一致の場合、比較回路１１はＤ型Ｆ／Ｆ１０が異常であると判定する。

続いて、本実施の形態にかかる半導体集積回路の動作を、フローチャートを参照して説明する。はじめに、Ｄ型Ｆ／Ｆ１０の評価時の動作を図２のフローチャートを参照して説明する。

論理回路４による入力遅延が最大となるように入力信号３を設定する（Ｓ１１）。続いて、遅延量測定回路６は、入力Ａ端子と入力Ｂ端子から入力される信号からエッジを生成する（Ｓ１２）。この動作を図３を参照して説明する。

図３は、入力信号と、入力Ａ端子及び入力Ｂ端子から入力される信号と、エッジ検出信号と、の関係を示すタイミングチャートである。エッジ検出信号は、入力Ａ端子からの信号と、入力Ｂ端子からの信号と、の２つの信号において、入力信号３からの変化点の差異を検出し、差異がある場合にのみハイレベルとなる信号である。

図２の説明に戻る。遅延量測定回路６は、生成したエッジ検出信号のエッジ幅を測定する（Ｓ１３）。遅延量測定回路６は、入力Ｂ端子に入力される信号を適宜切り替えて全てのエッジ幅を算出する。換言すると、遅延量測定回路６は、遅延選択回路１４の入力端子ＩＮ ０〜ＩＮ ｎを変更して、各入力端子に対応するエッジ幅を算出する。

全てのエッジ幅を算出した場合（Ｓ１４：Ｙｅｓ）、遅延量測定回路６は、エッジ幅が一番小さいエッジ検出信号に対応する遅延選択回路１４の入力端子を選択する。遅延量測定回路６は、選択した入力端子の情報を遅延選択設定レジスタ７に書き込む（Ｓ１５）。例えば、入力端子ＩＮ ７から入力された信号を基に生成されたエッジ検出信号のエッジ幅が最小である場合、遅延量測定回路６は、"入力端子ＩＮ ７"を識別できる情報を遅延選択設定レジスタ７に書き込む。

続いて、Ｄ型Ｆ／Ｆ１０の動作検証時の動作を図４を参照して説明する。はじめに、テスト制御回路８は、選択回路９に対してＤ型Ｆ／Ｆ１０の動作検証を指示する選択信号を供給する。選択回路９は、入力Ｂ端子からの信号をＤ型Ｆ／Ｆ１０に供給するように端子を設定する（Ｓ２１）。

その後、遅延選択回路１４は、遅延選択設定レジスタ７から遅延選択信号を読み出し、選択回路９の入力Ｂ端子に供給する信号を設定する（Ｓ２２）。上述の例では、遅延選択回路１４は、入力端子ＩＮ ７から入力された信号を選択回路９の入力Ｂ端子に供給するように設定する。これにより、入力Ｂ端子からの信号は、Ｄ型Ｆ／Ｆ１０の評価時の論理回路４による最大遅延と同等の遅延を持つ信号となる。

選択回路９は、入力Ｂ端子からの信号をＤ型Ｆ／Ｆ１０のデータ入力端子Ｄに供給する。比較回路１２は、Ｄ型Ｆ／Ｆ１０が所望のデータ出力を行っているか否かを判定する（Ｓ２３）。すなわち、比較回路１２は、Ｄ型Ｆ／Ｆ１０からの出力と、期待値設定レジスタ１２に記憶されている値と、が一致するか否かを判定する。

Ｄ型Ｆ／Ｆ１０が所望のデータ出力を行っている場合（Ｓ２３：Ｙｅｓ）、比較回路１２は、Ｄ型Ｆ／Ｆ１０が正常と判定（ＰＡＳＳ判定）する（Ｓ２４）。Ｄ型Ｆ／Ｆ１０が所望のデータ出力を行っていない場合（Ｓ２３：Ｎｏ）、比較回路１２は、Ｄ型Ｆ／Ｆ１０が異常と判定（ＦＡＩＬ判定）する（Ｓ２５）。

続いて、本実施の形態にかかる半導体集積回路の効果について説明する。本実施の形態にかかる半導体集積回路は、動作検証対象となるＤ型Ｆ／Ｆ（順序回路の一態様）の動作検証前に、入力信号に対して生じる遅延量を測定し、当該遅延量を用いてＤ型Ｆ／Ｆ１０の動作検証を行う。これにより、動作検証時において遅延量の設定を行う必要がなくなり、動作検証時間の短縮という効果を奏する。

さらに、選択回路９の動作により、実動作用の経路を用いた信号と、動作確認用の信号を瞬時に切り替えることができる。

上述のように、遅延量は、遅延素子の通過段数により設定する。遅延素子を設ける段数を多くすれば、小さな遅延量から大きな遅延量までに対応することが可能となる。さらに、各遅延素子の遅延量を小さくし、遅延素子の段数を大きくすれば、精度の高い遅延量設定が可能となる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

１ 半導体集積回路
２ クロック
３ 入力信号
４ 論理回路
５ 遅延制御回路
６ 遅延量測定回路
７ 遅延選択設定レジスタ
８ テスト制御回路
９ 選択回路
１０ Ｄ型Ｆ／Ｆ
１１ 比較回路
１２ 期待値設定レジスタ
１３−１〜１３−ｎ 遅延素子
１４ 遅延選択回路

Claims (6)

1. 入力信号が所定回路を通過した信号である通過信号が供給される順序回路を備えた半導体集積回路であって、
   前記所定回路により生じる前記入力信号の遅延量を、前記順序回路の動作検証前に測定する遅延量測定回路と、
   前記順序回路の動作検証の際に、前記入力信号を前記遅延量だけ遅延させた遅延信号を生成する遅延制御回路と、
   前記順序回路の動作検証の際に、前記遅延信号を前記順序回路の入力とした場合の前記順序回路からの出力と、期待値と、を比較して前記順序回路の動作検証を行う比較回路と、
   を備える半導体集積回路。
2. 前記遅延制御回路は、
   前記入力信号が供給される複数段の遅延素子と、
   前記遅延量に応じて、前記入力信号が通過する前記複数段の遅延素子の通過段数を選択することにより前記遅延信号を生成する遅延選択回路と、を備えることを特徴とする請求項１に記載の半導体集積回路。
3. 前記遅延量測定回路は、前記通過信号と、前記入力信号を前記複数段の遅延素子の通過段数を変更させて生成した各信号と、を比較して前記遅延量を測定することを特徴とする請求項１または請求項２に記載の半導体集積回路。
4. 前記順序回路の動作検証を行うか否かを指示する選択信号に応じて、前記通過信号または前記遅延信号の一方を前記順序回路に供給する選択回路を備えることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体集積回路。
5. 前記順序回路は、Ｄ型フリップフロップであることを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体集積回路。
6. 所定回路を通過した入力信号が供給される順序回路の動作検証を行う半導体集積回路のテスト方法であって、
   前記所定回路により生じる前記入力信号の遅延量を、前記順序回路の動作検証前に測定し、
   前記順序回路の動作検証の際に、前記入力信号を前記遅延量だけ遅延させた遅延信号を生成し、前記遅延信号を前記順序回路に供給し、前記順序回路からの出力と期待値とを比較して前記順序回路の動作検証を行う、半導体集積回路のテスト方法。

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