JP2013131274A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2013131274A JP2013131274A JP2011280975A JP2011280975A JP2013131274A JP 2013131274 A JP2013131274 A JP 2013131274A JP 2011280975 A JP2011280975 A JP 2011280975A JP 2011280975 A JP2011280975 A JP 2011280975A JP 2013131274 A JP2013131274 A JP 2013131274A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- comparison
- gate
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
【解決手段】セルフテスト回路は、メモリ回路から出力される出力データ信号の各クロックサイクルにおけるビット値に対する期待値ビット列に含まれる一部のビット値を反転させたビット列に含まれるビット値を各クロックサイクルにおいてとる擬期待値信号を生成するとともに、比較イネーブル信号を生成するテストパターン発生手段と、メモリ回路から出力された出力データ信号、テストパターン発生手段から出力された擬期待値信号および比較イネーブル信号を受信し、比較イネーブル信号が活性状態である期間内の各クロックサイクルにおいて出力データ信号と擬期待値信号とを比較する比較手段とを備え、比較結果を表す比較結果信号の各クロックサイクルにおけるビット値を保持する。
【選択図】図1
Description
メモリ回路と該メモリ回路をテストするセルフテスト回路とを備えた半導体装置であって、
前記セルフテスト回路は、前記メモリ回路から出力される出力データ信号の各クロックサイクルにおけるビット値に対する期待値ビット列に含まれる一部のビット値を反転させたビット列に含まれるビット値を各クロックサイクルにおいてとる擬期待値信号を生成するとともに、各クロックサイクルにおける該出力データ信号と該擬期待値信号の比較を可能とする比較イネーブル信号を生成するテストパターン発生手段と、
前記メモリ回路から出力された前記出力データ信号、ならびに、前記テストパターン発生手段から出力された前記擬期待値信号および前記比較イネーブル信号を受信し、前記比較イネーブル信号が活性状態である期間内の各クロックサイクルにおいて前記出力データ信号と前記擬期待値信号とを比較し、比較結果を表す比較結果信号を生成する比較手段と、
前記比較手段から前記比較結果信号を受信し、受信した前記比較結果信号の各クロックサイクルにおけるビット値を保持するエラー保持手段と、を備える。
第1の実施形態に係る半導体装置について、図面を参照して説明する。図5は、本実施形態の半導体装置の構成を一例として示すブロック図である。図5を参照すると、半導体装置は、RAM40と、RAM40をテストするためのセルフテスト回路とを備える。セルフテスト回路は、テストパターン発生回路31、比較回路U0〜U3、ORゲートG20、ANDゲートA20、A21、ORゲートG21、フリップフロップFF20、および、シフトレジスタ33を備える。
第2の実施形態に係る半導体装置について、図面を参照して説明する。本実施形態の半導体装置は、特許文献2の図24に記載された半導体装置に対して本発明を適用した場合に相当する。なお、特許文献2においてはフェイル信号を負論理で表現したが、本実施形態(図9)では正論理で表現する。
第3の実施形態に係る半導体装置について、図面を参照して説明する。図12は、本実施形態に係る半導体装置の構成を一例として示すブロック図である。本実施形態の半導体装置は、第2の実施形態の半導体装置(図9)に対して、さらに、第1の実施形態の半導体装置(図5)におけるRAM毎のフェイルフラグ・レジスタを追加した構成を有する。
第4の実施形態に係る半導体装置について、図面を参照して説明する。本実施形態の半導体装置は、複数のRAMを備え、複数のFAILFLAG信号の間で、シフトレジスタ33を共有する。
12、12a、12b 比較手段
13 エラー保持手段
14、14a、14b フラグ保持手段
20、20a、20b メモリ回路
31、32 テストパターン発生回路
33 シフトレジスタ
40 RAM
111 テストパターン発生回路
112 RAM
120 パターン発生器
140 比較回路
A20、A21、A30、A31 ANDゲート
AND1、AND1a、AND1b ANDゲート
AND2、AND2a、AND2b ANDゲート
CMP1、CMP1a、CMP1b 比較器
FF2、FF2a、FF2b フリップフロップ
FF20、FF30、FF70、FF80、FF89 フリップフロップ
G1、G2 XORゲート
G20、G21、G31、G70 ORゲート
OR1、OR2、OR2a、OR2b、OR3 ORゲート
SR[0]〜SR[13] レジスタ
SEL80 セレクタ
U0〜U3 比較回路
V0〜V3 比較・フラグ保持回路
Claims (11)
- メモリ回路と該メモリ回路をテストするセルフテスト回路とを備えた半導体装置であって、
前記セルフテスト回路は、前記メモリ回路から出力される出力データ信号の各クロックサイクルにおけるビット値に対する期待値ビット列に含まれる一部のビット値を反転させたビット列に含まれるビット値を各クロックサイクルにおいてとる擬期待値信号を生成するとともに、各クロックサイクルにおける該出力データ信号と該擬期待値信号の比較を可能とする比較イネーブル信号を生成するテストパターン発生手段と、
前記メモリ回路から出力された前記出力データ信号、ならびに、前記テストパターン発生手段から出力された前記擬期待値信号および前記比較イネーブル信号を受信し、前記比較イネーブル信号が活性状態である期間内の各クロックサイクルにおいて前記出力データ信号と前記擬期待値信号とを比較し、比較結果を表す比較結果信号を生成する比較手段と、
前記比較手段から前記比較結果信号を受信し、受信した前記比較結果信号の各クロックサイクルにおけるビット値を保持するエラー保持手段と、を備えることを特徴とする半導体装置。 - 前記比較手段は、前記出力データ信号と前記擬期待値信号の間の排他的論理和を求め、該排他的論理和と前記比較イネーブル信号の間の論理積を前記比較結果信号として生成することを特徴とする、請求項1に記載の半導体装置。
- 前記エラー保持手段は、前記比較結果信号の各クロックサイクルにおけるビット値を保持するシフトレジスタであることを特徴とする、請求項1または2に記載の半導体装置。
- 前記テストパターン発生手段から出力されたホールドイネーブル信号、および、前記比較手段から出力された前記比較結果信号を受信し、該ホールドイネーブル信号が活性状態である場合には、前記比較結果信号の変化の有無を表すビット値を保持し、それ以外の場合には、前記比較結果信号を保持することなく前記エラー保持手段に出力するフラグ保持手段をさらに備えることを特徴とする、請求項1ないし3のいずれか1項に記載の半導体装置。
- 前記フラグ保持手段は、フリップフロップ、ANDゲートおよびORゲートを備え、
前記ANDゲートは、前記ホールドイネーブル信号と前記フリップフロップの出力信号の論理積を生成し、
前記ORゲートは、前記比較結果信号と前記ANDゲートの出力信号の論理和を生成し、
前記フリップフロップは、前記ORゲートの出力信号をラッチすることを特徴とする、請求項4に記載の半導体装置。 - 第1のメモリ回路から出力された第1の出力データ信号、ならびに、前記テストパターン発生手段から出力された前記擬期待値信号および前記比較イネーブル信号を受信し、前記比較イネーブル信号が活性状態である期間内の各クロックサイクルにおいて該第1の出力データ信号と前記擬期待値信号とを比較し、比較結果を表す第1の比較結果信号を生成する第1の比較手段と、
第2のメモリ回路から出力された第2の出力データ信号、ならびに、前記テストパターン発生手段から出力された前記擬期待値信号および前記比較イネーブル信号を受信し、前記比較イネーブル信号が活性状態である期間内の各クロックサイクルにおいて該第2の出力データ信号と前記擬期待値信号とを比較し、比較結果を表す第2の比較結果信号を生成する第2の比較手段と、
前記テストパターン発生手段から出力されたホールドイネーブル信号、および、前記第1の比較手段から出力された前記第1の比較結果信号を受信し、該ホールドイネーブル信号が活性状態である場合には、前記第1の比較結果信号の変化の有無を表すビット値を保持するとともに、保持したビット値を出力し、それ以外の場合には、前記第1の比較結果信号をそのまま出力する第1のフラグ保持手段と、
前記ホールドイネーブル信号、および、前記第2の比較手段から出力された前記第2の比較結果信号を受信し、前記ホールドイネーブル信号が活性状態である場合には、前記第2の比較結果信号の変化の有無を表すビット値を保持するとともに、保持したビット値を出力し、それ以外の場合には、前記第2の比較結果信号をそのまま出力する第2のフラグ保持手段と、
前記第1のフラグ保持手段の出力信号と前記第2のフラグ保持手段の出力信号との論理和を求めて前記エラー保持手段に出力するORゲートと、を備えることを特徴とする、請求項1に記載の半導体装置。 - 前記第1の比較手段は、前記第1の出力データ信号と前記擬期待値信号の間の排他的論理和を求め、該排他的論理和と前記比較イネーブル信号の間の論理積を前記第1の比較結果信号として生成し、
前記第2の比較手段は、前記第2の出力データ信号と前記擬期待値信号の間の排他的論理和を求め、該排他的論理和と前記比較イネーブル信号の間の論理積を前記第2の比較結果信号として生成することを特徴とする、請求項6に記載の半導体装置。 - 前記第1のフラグ保持手段は、第1のフリップフロップ、第1のANDゲートおよび第1のORゲートを備え、
前記第1のANDゲートは、前記ホールドイネーブル信号と前記第1のフリップフロップの出力信号の論理積を生成し、
前記第1のORゲートは、前記第1の比較結果信号と前記第1のANDゲートの出力信号の論理和を生成し、
前記第1のフリップフロップは、前記第1のORゲートから出力された信号をラッチし、
前記第2のフラグ保持手段は、第2のフリップフロップ、第2のANDゲートおよび第2のORゲートを備え、
前記第2のANDゲートは、前記ホールドイネーブル信号と前記第2のフリップフロップの出力信号の論理積を生成し、
前記第2のORゲートは、前記第2の比較結果信号と前記第2のANDゲートの出力信号の論理和を生成し、
前記第2のフリップフロップは、前記第2のORゲートから出力された信号をラッチすることを特徴とする、請求項6または7に記載の半導体装置。 - 前記比較手段は、前記メモリ回路の各データ出力端子から出力された出力データ信号と前記擬期待値信号との排他的論理和を求める複数のXORゲートと、
前記複数のXORゲートの出力信号の論理和を求めるORゲートと、
前記ORゲートの出力信号と前記比較イネーブル信号との論理積を求め、前記比較結果信号として出力するANDゲートと、を備えることを特徴とする、請求項1ないし5のいずれか1項に記載の半導体装置。 - 前記比較手段は、複数の比較・フラグ保持回路を備え、
前記複数の比較・フラグ保持回路は、それぞれ、前記メモリ回路の各データ出力端子から出力された出力データ信号と前記擬期待値信号との排他的論理和を求めるXORゲートと、
前記XORゲートの出力信号と前記比較イネーブル信号との論理積を求めるANDゲートと、
前記テストパターン発生手段から出力されたホールドイネーブル信号、および、前記ANDゲートの出力信号を受信し、該ホールドイネーブル信号が活性状態である場合には、該出力信号の変化の有無を表すビット値を保持するとともに、保持したビット値を出力し、それ以外の場合には、該出力信号を保持することなく出力する第1のフラグ保持手段と、を備え、
前記複数の比較・フラグ保持回路のそれぞれの第1のフラグ保持手段の出力信号の論理和を前記比較結果信号とすることを特徴とする、請求項1または3に記載の半導体装置。 - 前記複数の比較・フラグ保持回路のそれぞれのフラグ保持手段から出力された信号の論理和を求めるORゲートと、
前記テストパターン発生手段から出力されたホールドイネーブル信号、および、前記ORゲートの出力信号を受信し、該ホールドイネーブル信号が活性状態である場合には、該出力信号の変化の有無を表すビット値を保持するとともに、保持したビット値を前記比較結果信号として出力し、それ以外の場合には、該出力信号を保持することなく前記比較結果信号として出力する第2のフラグ保持手段と、を備えることを特徴とする、請求項10に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011280975A JP5727358B2 (ja) | 2011-12-22 | 2011-12-22 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011280975A JP5727358B2 (ja) | 2011-12-22 | 2011-12-22 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013131274A true JP2013131274A (ja) | 2013-07-04 |
JP5727358B2 JP5727358B2 (ja) | 2015-06-03 |
Family
ID=48908697
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011280975A Expired - Fee Related JP5727358B2 (ja) | 2011-12-22 | 2011-12-22 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5727358B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20190042590A (ko) * | 2016-09-01 | 2019-04-24 | 텍사스 인스트루먼츠 인코포레이티드 | 안전 로직을 위한 자체 테스트 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2022115179A (ja) | 2021-01-28 | 2022-08-09 | キオクシア株式会社 | 半導体集積回路装置及びその動作方法 |
-
2011
- 2011-12-22 JP JP2011280975A patent/JP5727358B2/ja not_active Expired - Fee Related
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20190042590A (ko) * | 2016-09-01 | 2019-04-24 | 텍사스 인스트루먼츠 인코포레이티드 | 안전 로직을 위한 자체 테스트 |
JP2019529887A (ja) * | 2016-09-01 | 2019-10-17 | 日本テキサス・インスツルメンツ合同会社 | セーフティロジックのためのセルフテスト |
JP7070862B2 (ja) | 2016-09-01 | 2022-05-18 | テキサス インスツルメンツ インコーポレイテッド | セーフティロジックのためのセルフテスト |
JP2022097548A (ja) * | 2016-09-01 | 2022-06-30 | テキサス インスツルメンツ インコーポレイテッド | セーフティロジックのためのセルフテスト |
KR102423050B1 (ko) | 2016-09-01 | 2022-07-21 | 텍사스 인스트루먼츠 인코포레이티드 | 안전 로직을 위한 자체 테스트 |
KR20220104293A (ko) * | 2016-09-01 | 2022-07-26 | 텍사스 인스트루먼츠 인코포레이티드 | 안전 로직을 위한 자체 테스트 |
KR102493803B1 (ko) | 2016-09-01 | 2023-02-06 | 텍사스 인스트루먼츠 인코포레이티드 | 안전 로직을 위한 자체 테스트 |
JP7392958B2 (ja) | 2016-09-01 | 2023-12-06 | テキサス インスツルメンツ インコーポレイテッド | セーフティロジックのためのセルフテスト |
Also Published As
Publication number | Publication date |
---|---|
JP5727358B2 (ja) | 2015-06-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8935584B2 (en) | System and method for performing scan test | |
US8904255B2 (en) | Integrated circuit having clock gating circuitry responsive to scan shift control signal | |
US9401223B2 (en) | At-speed test of memory arrays using scan | |
US7398443B2 (en) | Automatic fault-testing of logic blocks using internal at-speed logic-BIST | |
US10613926B2 (en) | Integrated circuit fault detection | |
JP5032395B2 (ja) | テスト条件の生成方法およびテスト条件生成装置 | |
JP2006145527A (ja) | 埋め込み型時間領域反射率試験の方法及び装置 | |
US20130275824A1 (en) | Scan-based capture and shift of interface functional signal values in conjunction with built-in self-test | |
TW201610664A (zh) | 在儲存資料值中的錯誤偵測 | |
JP2017507323A (ja) | 最適周波数での一層遅いスキャン出力ハンドリング | |
JP2014185981A (ja) | 半導体集積回路および半導体集積回路の自己テスト方法 | |
US10302700B2 (en) | Test circuit to debug missed test clock pulses | |
JP5727358B2 (ja) | 半導体装置 | |
US9599673B2 (en) | Structural testing of integrated circuits | |
JP2010102791A (ja) | 半導体装置およびそのテスト方法 | |
JP2010091482A (ja) | 半導体集積回路装置及びその遅延故障テスト方法 | |
US20050278596A1 (en) | Semiconductor integrated circuit device | |
TW201610663A (zh) | 在儲存資料值中的錯誤偵測 | |
TW201917401A (zh) | 積體電路測試裝置 | |
US20080010575A1 (en) | Semiconductor device | |
JP2010040092A (ja) | 半導体集積回路 | |
JP5540740B2 (ja) | クロック生成回路、半導体集積回路およびその試験システム | |
US8539327B2 (en) | Semiconductor integrated circuit for testing logic circuit | |
JP4886615B2 (ja) | テスト装置及びパタン生成装置 | |
US20230259433A1 (en) | Systems and methods to test an asychronous finite machine |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140807 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150226 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150317 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150402 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5727358 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |