KR101522292B1 - 메모리 테스트 동시 판정 시스템 - Google Patents

메모리 테스트 동시 판정 시스템 Download PDF

Info

Publication number
KR101522292B1
KR101522292B1 KR1020130090908A KR20130090908A KR101522292B1 KR 101522292 B1 KR101522292 B1 KR 101522292B1 KR 1020130090908 A KR1020130090908 A KR 1020130090908A KR 20130090908 A KR20130090908 A KR 20130090908A KR 101522292 B1 KR101522292 B1 KR 101522292B1
Authority
KR
South Korea
Prior art keywords
memory device
read data
nearest
data
farthest
Prior art date
Application number
KR1020130090908A
Other languages
English (en)
Other versions
KR20150015191A (ko
Inventor
유호상
Original Assignee
주식회사 유니테스트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 유니테스트 filed Critical 주식회사 유니테스트
Priority to KR1020130090908A priority Critical patent/KR101522292B1/ko
Priority to JP2014153399A priority patent/JP5899283B2/ja
Priority to US14/446,424 priority patent/US9378845B2/en
Publication of KR20150015191A publication Critical patent/KR20150015191A/ko
Application granted granted Critical
Publication of KR101522292B1 publication Critical patent/KR101522292B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/10—Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters

Landscapes

  • Tests Of Electronic Circuits (AREA)
  • Engineering & Computer Science (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)

Abstract

본 발명은 메모리 테스트 동시 판정 시스템에 관한 것으로서, 가장 가까운 메모리 장치의 데이터를 가장 먼 메모리 장치의 입력 시간만큼 지연시켜 출력함으로써, 물리적 거리에 따른 독출 데이터의 입력 시간 차이에 관계 없이, 둘 이상의 메모리 장치를 동시에 테스트할 수 있는 메모리 테스트 동시 판정 시스템을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명은, 테스트를 위한 패턴 신호를 발생시켜, 어드레스 라인 및 커맨드 라인을 통해 전달하는 패턴 발생부; 번인 보드에 실장되어 있는 가장 가까운 메모리 장치로부터 제 1 데이터 라인을 통해 독출 데이터를 입력받으며, 가장 먼 메모리 장치로부터 제 2 데이터 라인을 통해 독출 데이터를 입력받는 지연부; 및 상기 지연부로부터 동시에 출력된 가장 가까운 메모리 장치 및 가장 먼 메모리 장치의 독출 데이터를 하나의 판정 클럭으로 동시에 테스트 하는 판정부; 를 포함하되, 상기 지연부는, 상기 가장 가까운 메모리 장치의 독출 데이터 및 가장 먼 메모리 장치의 독출 데이터의 입력을 각각 인식하고, 가장 가까운 메모리 장치의 독출 데이터를 가장 먼 메모리 장치의 독출 데이터의 입력 시간 차이만큼 지연시켜 출력하는 것을 특징으로 한다.

Description

메모리 테스트 동시 판정 시스템{SYSTEM FOR SIMULTANEOUSLY JUDGING MEMORY TEST}
본 발명은 메모리에 기록된 내용을 다시 독출하기 위한 반도체 메모리 테스트 장치의 테스트 동시 판정 시스템에 관한 것으로서, 더욱 상세하게는 테스트 하고자 하는 둘 이상의 피시험장치(Device Under Test: DUT)인 메모리 장치가 물리적으로 상이한 위치에 있을 경우, 물리적 거리에 따른 독출 데이터의 입력 시간 차이에 관계 없이, 둘 이상의 메모리 장치(DUT)를 동시에 테스트할 수 있는 메모리 테스트 동시 판정 시스템에 관한 것이다.
반도체 테스트 장치와 관련해서는, 한국공개특허 10-2009-0127689호(이하, '선행문헌') 외에 다수 출원 및 공개되어 있다.
상기한 선행문헌은, 메모리 테스트 디바이스에 있어서, 소정의 일반 명령어에 의한 연산을 수행하기 위한 일반 레지스터와; 상기 일반 레지스터보다 큰 용량을 가지며, 소정의 확장 명령어에 의한 연산을 수행하기 위한 확장 레지스터와; 상기 확장 명령어를 이용하여 외부 메모리에 소정의 테스트 패턴을 라이트하고, 상기 메모리에 라이트된 테스트 패턴을 리드하고, 라이트된 테스트 패턴과 리드된 테스트 패턴의 동일성을 판단하고, 상기 일반 명령어를 이용하여 상기 메모리의 오류 여부를 판단하는 제어부를 포함하는 것을 특징으로 한다.
선행문헌을 포함한 종래의 반도체 테스트 장치의 경우, 테스트 하려는 메모리 장치(DUT)와 이를 시험하기 위한 패턴 발생기(Pattern Generator)가 전기적으로 결합된 형태로 되어 있다.
도 1 은 일반적인 메모리 번인 테스트를 위한 일반화된 구조를 보이는 일예시도로서, 피시험장치인 메모리 장치(DUT)를 테스트하기 위한 패턴 발생기(1)와 이들 신호를 전달하기 위한 피드 스루 보드(Feed Through Board)(3), 그리고 테스트 하기 위한 번인 보드(6) 등으로 구성될 수 있다.
이러한 구조에서 메모리를 테스트 하기 위해 기록을 하려면 패턴 발생기(1)에서부터 신호가 출력되어, 번인 보드(6)에 실장되어 있는 가장 가까운 메모리 장치(4)부터 가장 먼 거리에 있는 메모리 장치(5)까지 기록된다
반대로 이들을 기록을 다시 독출하여 기록한 내용과 일치하는지 판정하기 위해선 반대로 가장 가까운 메모리 장치(4)부터 가장 거리가 먼 메모리 장치(5)까지 차례대로 독출하여 이상 유무를 검출한다.
이 과정에서 가장 가까운 메모리 장치(4)와 가장 먼 메모리 장치(5)는 서로 물리적으로 거리가 다르기 때문에, 독출시 입력되는 데이터의 시간이 차이가 난다.
도 2 는 이들의 전기적 연결을 간략하게 나타낸 일예시도.
도 2 에 도시된 바와 같이, 어드레스와 커맨드 라인(3)은 공통 라인으로 연결되어 있고, 데이터 라인(4)도 공통적으로 전기가 흐를 수 있도록 연결되어 있다. 단, 가까운 메모리 장치(1)과 먼 메모리 장치(2)가 개별로 독출 가능하도록 CS(Chip Selection) 핀들은 별도로 연결된다.
즉, 도 2 에 도시된 메모리 장치(1,2)로 순서적으로 명령을 인가하여 인가한 순서대로 독출하여 데이터를 취득한다. 이 과정에서 가까운 메모리 장치(1)과 먼 메모리 장치(2)간 물리적 거리가 있기 때문에 데이터가 도달하는 시간적 차이가 발생 하는데, 이러한 구조에서는 가까운 메모리 장치(1)과 먼 메모리 장치(2)간의 데이터 경로가 하나로 연결되어 있기 때문에, 하나의 판정 클럭(스트로브 클럭)으로 가능하며, 시간적 차이를 극복하기 위해 판정 클럭인 스트로브 클럭을 일정시간 가변되도록 조정하도록 되어 있다.
본 발명은 상기와 같은 문제점을 감안하여 안출된 것으로, 둘 이상의 메모리 장치(DUT)가 물리적으로 상이한 위치에 있을 경우, 판정을 위해 순서대로 명령을 입력하여 순서대로 독출시 발생하는 데이터의 입력 시간 차이를 극복하기 위해, 판정 클럭인 스트로브 클럭을 일정시간 가변되도록 조정해야만 했던 종래와 달리, 가장 가까운 메모리 장치(DUT)의 데이터를 가장 먼 메모리 장치(DUT)의 입력 시간만큼 지연시켜 출력함으로써, 물리적 거리에 따른 독출 데이터의 입력 시간 차이에 관계 없이, 둘 이상의 메모리 장치(DUT)를 동시에 테스트할 수 있는 메모리 테스트 동시 판정 시스템을 제공함에 그 목적이 있다.
이러한 기술적 과제를 달성하기 위한 본 발명은 메모리 테스트 동시 판정 시스템에 관한 것으로서, 테스트를 위한 패턴 신호를 발생시켜, 어드레스 라인 및 커맨드 라인을 통해 전달하는 패턴 발생부; 번인 보드에 실장되어 있는 가장 가까운 메모리 장치로부터 제 1 데이터 라인을 통해 독출 데이터를 입력받으며, 가장 먼 메모리 장치로부터 제 2 데이터 라인을 통해 독출 데이터를 입력받는 지연부; 및 상기 지연부로부터 동시에 출력된 가장 가까운 메모리 장치 및 가장 먼 메모리 장치의 독출 데이터를 하나의 판정 클럭으로 동시에 테스트 하는 판정부; 를 포함하되, 상기 지연부는, 가장 가까운 메모리 장치의 독출 데이터 및 가장 먼 메모리 장치의 독출 데이터의 입력을 각각 인식하고, 가장 가까운 메모리 장치의 독출 데이터를 가장 먼 메모리 장치의 독출 데이터의 입력 시간 차이만큼 지연시켜 출력하는 것을 특징으로 한다.
또한 상기 판정부는, 상기 지연부로부터 동시에 출력된 가장 가까운 메모리 장치 및 가장 먼 메모리 장치의 독출 데이터를 바탕으로, 상기 가장 가까운 메모리 장치 및 가장 먼 메모리 장치에 기록한 데이터와 일치하는지 각각 판정함으로써, 이상 유무를 검출하는 것을 특징으로 한다.
또한 상기 가장 가까운 메모리 장치의 어드레스 및 커맨드 라인의 길이와 제 1 데이터 라인의 길이는 동일한 것을 특징으로 한다.
그리고 상기 가장 먼 메모리 장치까지 연결되는 어드레스 및 커맨드 라인의 길이와 제 2 데이터 라인의 길이는 동일한 것을 특징으로 한다.
상기와 같은 본 발명에 따르면, 독출 데이터의 입력 시간 차이에 관계 없이, 하나의 판정 클록으로 물리적으로 위치가 상이한 둘 이상의 메모리 장치(DUT)를 동시에 테스트할 수 있어, 별도의 논리 회로가 부가적으로 필요치 않은 효과가 있으며, 이에 따라 시간적으로 경제적으로 절감할 수 있는 효과가 있다.
도 1 은 일반적인 메모리 번인 테스트를 위한 일반화된 구조를 보이는 일예시도.
도 2 는 도 1 의 구조의 전기적 연결을 간략하게 나타낸 일예시도.
도 3 은 본 발명에 따른 둘 이상의 메모리 장치가 물리적으로 상이한 위치하여 직렬로 연결된 모습을 보이는 일예시도.
도 4 는 본 발명에 따른 메모리 테스트 동시 판정 시스템에 관한 구성도.
본 발명의 구체적 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다. 이에 앞서 본 발명에 관련된 공지 기능 및 그 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는, 그 구체적인 설명을 생략하였음에 유의해야 할 것이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세하게 설명한다.
본 발명에 따른 메모리 테스트 동시 판정 시스템에 관하여 도 3 내지 도 4 를 참조하여 설명하면 다음과 같다.
도 3 에 도시된 바와 같이, 둘 이상의 메모리 장치(10, 20)가 물리적으로 상이한 위치하여 직렬로 연결된 경우, 가장 가까운 메모리 장치(10)와 가장 먼 메모리 장치(20)의 어드레스 및 커맨드 라인(30, 40)이 공통으로 연결되어 있고, 가까운 메모리 장치(10)의 제 1 데이터 라인(50)과, 먼 메모리 장치(20)의 제 2 데이터 라인(60)은 패턴 발생기(Pattern Generator)와 연결된다.
이때, 가장 가까운 메모리 장치(10)의 어드레스 및 커맨드 라인(30)의 길이와 제 1 데이터 라인(50)의 길이는 동일하다. 또한, 가장 먼 메모리 장치(20)까지 연결되는 어드레스 및 커맨드 라인(30, 40)의 길이와 제 2 데이터 라인(60)의 길이는 동일해야 한다.
도 3 에 도시된 바와 같이 구성할 경우, 데이터 기록시에는 동시에 신호가 입력되므로 문제되지 않는다. 그러나, 다시 독출할 경우, 가장 가까운 메모리 장치(10)의 제 1 데이터 라인(50)과 가장 먼 메모리 장치(20)의 제 2 데이터 라인(60)이 분리되어 있어 데이터의 입력 경로 및 도착 시간이 다르기 때문에, 동시에 두 개의 메모리 장치(10, 20)에서 동시에 독출하기 위해서는, 서로 다른 판정 클럭이 필요하다.
이와 같이, 메모리 장치(DUT)가 두 개 이상일 경우, 그 개수 만큼의 판정 스트로브 클럭이 필요하게 되고, 이는 제한된 자원을 활용해 하는 경우, 예를 들어, Gate Array 등에서는 최대 지원 가능한 클럭 개수 만큼 밖에는 지원할 수 없다. 또한, 클럭이 여러 개가 지원되어도 이들을 다시 논리 판정을 위해선 별도의 논리 회로가 부가적으로 필요하게 되어 시간적 경제적으로 불리하다.
이러한 단점을 극복하기 위하여, 본 발명에서는 가장 가까운 메모리 장치(DUT)의 데이터와 가장 먼 메모리 장치(DUT)의 독출 데이터의 입력 시간 차이만큼 지연시킨다.
도 4 는 본 발명에 따른 번인 보드 상의 패턴 발생기(Pattern Generator)에 포함된 물리적 거리를 가지는 메모리 장치에 대한 메모리 테스트 동시 판정 시스템(S)에 관한 전체 구성도로서, 도시된 바와 같이 패턴 발생부(100), 지연부(200) 및 판정부(300)를 포함하여 이루어진다.
패턴 발생부(100)는 테스트를 위한 패턴 신호를 발생시켜, 어드레스 라인 및 커맨드 라인(30, 40)을 통해 전달한다.
지연부(200)는 번인 보드에 실장되어 있는 가장 가까운 메모리 장치(10)로부터 제 1 데이터 라인(50)을 통해 독출 데이터를 입력받으며, 가장 먼 메모리 장치(20)로부터 제 2 데이터 라인(60)을 통해 독출 데이터를 입력받는다.
이때, 패턴 발생기에 포함된 시스템(S)으로부터 가장 가까운 메모리 장치(10)의 독출 데이터가 먼저 입력되며, 가장 먼 메모리 장치(20)의 독출 데이터가 나중에 입력된다.
구체적으로, 지연부(200)는 가장 가까운 메모리 장치(10)의 독출 데이터 및 가장 먼 메모리 장치(20)의 독출 데이터의 입력을 각각 인식하고, 가장 가까운 메모리 장치(10)의 독출 데이터를 가장 먼 메모리 장치(20)의 독출 데이터의 입력 시간 차이만큼 지연시켜 출력한다.
판정부(300)는 지연부(200)로부터 동시에 출력된 가장 가까운 메모리 장치(10) 및 가장 먼 메모리 장치(20)의 독출 데이터를 하나의 판정 클럭으로 동시에 테스트 한다.
구체적으로, 판정부(300)는 지연부(200)로부터 동시에 출력된 가장 가까운 메모리 장치(10) 및 가장 먼 메모리 장치(20)의 독출 데이터를 바탕으로, 메모리 장치(10, 20)에 기록한 데이터와 일치하는지 각각 판정함으로써, 이상 유무를 검출한다.
본 실시예에서, 도 3 및 도 4 에서는 두 개의 메모리 장치만을 도시하여 설명하였으나, 본 발명이 이에 한정되지 않는 바, 두 개 이상의 메모리 장치를 테스트 하고자 할 경우 적용가능하다.
상술한 구성과 특징적인 기능을 갖는 본 발명에 따른 메모리 테스트 동시 판정 시스템은, 독출 데이터의 입력 시간 차이에 관계 없이, 하나의 판정 클록으로 물리적으로 위치가 상이한 둘 이상의 메모리 장치(DUT)를 동시에 테스트할 수 있는 특징적인 장점이 있다.
이상으로 본 발명의 기술적 사상을 예시하기 위한 바람직한 실시예와 관련하여 설명하고 도시하였지만, 본 발명은 이와 같이 도시되고 설명된 그대로의 구성 및 작용에만 국한되는 것이 아니며, 기술적 사상의 범주를 일탈함이 없이 본 발명에 대해 다수의 변경 및 수정이 가능함을 당업자들은 잘 이해할 수 있을 것이다. 따라서, 그러한 모든 적절한 변경 및 수정과 균등물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.
100: 패턴 발생부
200: 지연부
300: 판정부
10: 가장 가까운 메모리 장치
20: 가장 먼 메모리 장치
30: 가장 가까운 메모리 장치의 어드레스 라인
40: 가장 먼 메모리 장치의 커맨드 라인
50: 가장 가까운 메모리 장치의 제 1 데이터 라인
60: 가장 먼 메모리 장치의 제 2 데이터 라인

Claims (4)

  1. 번인 보드 상의 패턴 발생기에 포함된 물리적 거리를 가지는 메모리 장치에 대한 메모리 테스트 동시 판정 시스템에 있어서,
    테스트를 위한 패턴 신호를 발생시켜, 어드레스 라인 및 커맨드 라인(30, 40)을 통해 직렬로 연결된 둘 이상의 메모리 장치(10, 20)로 전달하는 패턴 발생부(100);
    번인 보드에 실장되어 있는 가장 가까운 메모리 장치(10)로부터 제 1 데이터 라인(50)을 통해 독출 데이터를 입력받으며, 가장 먼 메모리 장치(20)로부터 제 2 데이터 라인(60)을 통해 독출 데이터를 입력받는 지연부(200); 및
    상기 지연부(200)로부터 동시에 출력된 가장 가까운 메모리 장치(10) 및 가장 먼 메모리 장치(20)의 독출 데이터를 하나의 판정 클럭으로 동시에 테스트 하는 판정부(300); 를 포함하되,
    상기 지연부(200)는,
    상기 가장 가까운 메모리 장치(10)의 독출 데이터 및 가장 먼 메모리 장치(20)의 독출 데이터의 입력을 각각 인식하고, 가장 가까운 메모리 장치(10)의 독출 데이터를 가장 먼 메모리 장치(20)의 독출 데이터의 입력 시간 차이만큼 지연시켜 출력하는 것을 특징으로 하며,
    상기 가장 먼 메모리 장치(20)까지 연결되는 어드레스 및 커맨드 라인(30, 40)의 길이와 제 2 데이터 라인(60)의 길이는 동일한 것을 특징으로 하는 메모리 테스트 동시 판정 시스템.
  2. 제 1 항에 있어서,
    상기 판정부(300)는,
    상기 지연부(200)로부터 동시에 출력된 가장 가까운 메모리 장치(10) 및 가장 먼 메모리 장치(20)의 독출 데이터를 바탕으로, 상기 가장 가까운 메모리 장치(10) 및 가장 먼 메모리 장치(20)에 기록한 데이터와 일치하는지 각각 판정함으로써, 이상 유무를 검출하는 것을 특징으로 하는 메모리 테스트 동시 판정 시스템.
  3. 제 1 항에 있어서,
    상기 가장 가까운 메모리 장치(10)의 어드레스 및 커맨드 라인(30)의 길이와 제 1 데이터 라인(50)의 길이는 동일한 것을 특징으로 하는 메모리 테스트 동시 판정 시스템.
  4. 삭제
KR1020130090908A 2013-07-31 2013-07-31 메모리 테스트 동시 판정 시스템 KR101522292B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020130090908A KR101522292B1 (ko) 2013-07-31 2013-07-31 메모리 테스트 동시 판정 시스템
JP2014153399A JP5899283B2 (ja) 2013-07-31 2014-07-29 メモリテスト同時判定システム
US14/446,424 US9378845B2 (en) 2013-07-31 2014-07-30 System for simultaneously determining memory test result

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130090908A KR101522292B1 (ko) 2013-07-31 2013-07-31 메모리 테스트 동시 판정 시스템

Publications (2)

Publication Number Publication Date
KR20150015191A KR20150015191A (ko) 2015-02-10
KR101522292B1 true KR101522292B1 (ko) 2015-05-21

Family

ID=52428821

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130090908A KR101522292B1 (ko) 2013-07-31 2013-07-31 메모리 테스트 동시 판정 시스템

Country Status (3)

Country Link
US (1) US9378845B2 (ko)
JP (1) JP5899283B2 (ko)
KR (1) KR101522292B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI564905B (zh) * 2015-03-03 2017-01-01 晨星半導體股份有限公司 記憶體自我測試裝置與方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006059492A (ja) * 2004-08-23 2006-03-02 Matsushita Electric Ind Co Ltd 半導体装置
KR20060021429A (ko) * 2004-09-03 2006-03-08 주식회사 유니테스트 반도체 소자 테스터를 위한 신호 분배 장치
KR100589465B1 (ko) * 1999-06-29 2006-06-14 후지쯔 가부시끼가이샤 반도체 장치 및 기록 매체
KR20080109267A (ko) * 2007-06-12 2008-12-17 주식회사 유니테스트 반도체 소자 테스트 장치

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5682472A (en) * 1995-03-17 1997-10-28 Aehr Test Systems Method and system for testing memory programming devices
US5794175A (en) * 1997-09-09 1998-08-11 Teradyne, Inc. Low cost, highly parallel memory tester
JP4263810B2 (ja) * 1998-06-24 2009-05-13 株式会社アドバンテスト 半導体メモリ試験装置及び試験方法
JP2000131392A (ja) * 1998-10-21 2000-05-12 Ando Electric Co Ltd バーンイン試験システムにおける試験ボード用回路
US6292415B1 (en) * 1999-09-28 2001-09-18 Aehr Test Systems, Inc. Enhancements in testing devices on burn-in boards
JP2001124817A (ja) * 1999-10-28 2001-05-11 Ando Electric Co Ltd バーンインボード、テストバーンイン装置およびテストバーンイン装置におけるスキュー補正方法
KR100505706B1 (ko) * 2003-08-25 2005-08-02 삼성전자주식회사 테스트 패턴 신호의 주파수를 선택적으로 가변시키는반도체 메모리 장치의 테스트 장치 및 그 테스트 방법
US7743305B2 (en) * 2007-03-20 2010-06-22 Advantest Corporation Test apparatus, and electronic device
KR101456976B1 (ko) 2008-06-09 2014-11-03 삼성전자 주식회사 메모리 테스트 디바이스 및 메모리 테스트 방법
KR101456028B1 (ko) * 2013-07-31 2014-11-03 주식회사 유니테스트 Ｆｐｇａ기반 메모리 시험 장치의 출력신호 교정 장치 및 그 방법
KR101520055B1 (ko) * 2013-07-31 2015-05-19 에스케이하이닉스 주식회사 프로그래머블 로직을 이용한 메모리 테스트 왕복 시간 계산 장치
KR101530587B1 (ko) * 2013-07-31 2015-06-23 주식회사 유니테스트 고속 Ｆａｉｌ Ｍｅｍｏｒｙ 데이터 취득 장치 및 그 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100589465B1 (ko) * 1999-06-29 2006-06-14 후지쯔 가부시끼가이샤 반도체 장치 및 기록 매체
JP2006059492A (ja) * 2004-08-23 2006-03-02 Matsushita Electric Ind Co Ltd 半導体装置
KR20060021429A (ko) * 2004-09-03 2006-03-08 주식회사 유니테스트 반도체 소자 테스터를 위한 신호 분배 장치
KR20080109267A (ko) * 2007-06-12 2008-12-17 주식회사 유니테스트 반도체 소자 테스트 장치

Also Published As

Publication number Publication date
JP2015031691A (ja) 2015-02-16
US9378845B2 (en) 2016-06-28
US20150039953A1 (en) 2015-02-05
KR20150015191A (ko) 2015-02-10
JP5899283B2 (ja) 2016-04-06

Similar Documents

Publication Publication Date Title
US7814385B2 (en) Self programmable shared bist for testing multiple memories
JP5665263B2 (ja) 半導体記憶装置、及び該半導体記憶装置のテスト方法
US7260493B2 (en) Testing a device under test by sampling its clock and data signal
US8843794B2 (en) Method, system and apparatus for evaluation of input/output buffer circuitry
TWI660183B (zh) Component inspection method, probe card, interposer and inspection device
KR102130494B1 (ko) 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법
KR100780962B1 (ko) 다이나믹 ｏｄｔ 모드 테스트 방법 및 그 방법을 사용하는ｏｄｔ 모드 테스트 회로
US10825545B2 (en) Memory device loopback systems and methods
US10083759B2 (en) Testing circuit for semiconductor integrated circuit and testing method using the same
US7814381B2 (en) Semiconductor memory device
US20050278596A1 (en) Semiconductor integrated circuit device
KR101522292B1 (ko) 메모리 테스트 동시 판정 시스템
US8837243B2 (en) Deeply pipelined integrated memory built-in self-test (BIST) system and method
JP4558648B2 (ja) 試験装置
US7248068B2 (en) Semiconductor device and method for testing semiconductor device
US9362005B2 (en) Semiconductor device for parallel bit test and test method thereof
US7394272B2 (en) Built-in self test for system in package
JP2010040092A (ja) 半導体集積回路
JP4874391B2 (ja) 試験装置
KR101552939B1 (ko) 메모리 셀의 테스트를 위한 반도체 장치 및 테스트 방법
US20050096876A1 (en) Semiconductor test apparatus and method thereof and multiplexer and method thereof
US11906583B2 (en) Method and measurement instrument for testing a device under test
KR101520055B1 (ko) 프로그래머블 로직을 이용한 메모리 테스트 왕복 시간 계산 장치
US10026502B2 (en) Method and memory controller
US9201116B1 (en) Method of generating test patterns for detecting small delay defects

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180320

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190305

Year of fee payment: 5