KR100505706B1 - 테스트 패턴 신호의 주파수를 선택적으로 가변시키는반도체 메모리 장치의 테스트 장치 및 그 테스트 방법 - Google Patents

테스트 패턴 신호의 주파수를 선택적으로 가변시키는반도체 메모리 장치의 테스트 장치 및 그 테스트 방법 Download PDF

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Abstract

테스트 패턴 신호의 주파수를 선택적으로 가변시키는 반도체 메모리 장치의 테스트 장치 및 그 테스트 방법이 개시된다. 본 발명에 의한 반도체 메모리 장치의 테스트 장치는 메인 테스트 장치, 입력 주파수 변환부, 및 출력 주파수 변환부를 구비하는 것을 특징으로 한다. 메인 테스트 장치는 제1 주파수의 제1 입력 테스트 패턴 신호들, 제1 프로그램 제어신호, 및 제2 프로그램 제어신호를 발생하고, 제1 주파수의 제1 출력 테스트 패턴 신호들을 수신하여 반도체 메모리 장치의 동작 성능을 평가한다. 입력 주파수 변환부는 제1 프로그램 제어신호에 응답하여 제1 입력 테스트 패턴 신호들을 제2 주파수의 제2 입력 테스트 패턴 신호들로 변환하여 반도체 메모리 장치에 인가한다. 출력 주파수 변환부는 제2 프로그램 제어신호에 응답하여 반도체 메모리 장치로부터 수신되는 제2 주파수의 제2 출력 테스트 패턴 신호들을 제1 출력 테스트 패턴 신호들로 변환하여 출력한다. 본 발명에 의한 반도체 메모리 장치의 테스트 장치 및 그 테스트 방법은 테스트 패턴 신호의 주파수를 선택적으로 가변시켜 높은 동작 주파수를 가지는 반도체 메모리 장치를 테스트할 수 있는 장점이 있다.

Description

테스트 패턴 신호의 주파수를 선택적으로 가변시키는 반도체 메모리 장치의 테스트 장치 및 그 테스트 방법{Apparatus and method for testing semiconductor memory devices capable of changing frequency of test pattern signals selectively}
본 발명은 테스트 장치에 관한 것으로서, 특히, 반도체 메모리 장치의 테스트 장치 및 그 테스트 방법에 관한 것이다.
일반적으로, 반도체 메모리 장치는 사용자에게 판매되기 전에 공장에서 미리 그 불량 여부가 테스트된다. 반도체 메모리 장치의 테스트는 DC 파라미터 테스트(DC parametric test), 동적 기능 테스트(dynamic functional test), AC 파라미터 테스트(AC parametric test)의 세 가지 항목들을 포함한다.
상기 DC 파라미터 테스트에서 반도체 메모리 장치의 전원 전류, 누설 전류, 출력 전압 특성과 같은 직류 특성들이 평가된다. 또, 상기 동적 기능 테스트에서 반도체 메모리 장치가 실제로 동작할 때 규정된 동작을 정상적으로 수행하는지의 여부가 평가된다. 또한, 상기 AC 파라미터 테스트에서 반도체 메모리 장치의 교류 특성, 즉, 시간과 관련된 파라미터들이 측정되거나 또는 평가된다.
상기 동적 기능 테스트는 반도체 메모리 장치가 실제로 동작할 때와 동일한 조건하에서 수행된다. 상기 동적 기능 테스트에서, 테스트 장치는 패턴 신호들을 발생하여 반도체 메모리 장치에 인가하고, 반도체 메모리 장치로부터 출력되는 신호들을 기준 신호들과 비교하여 정상 동작 여부를 평가한다. 이러한 종래 기술에 따른 반도체 메모리 장치의 테스트 장치가 미국 특허 제5,978,949호에 기재되어 있다.
종래 기술에 따른 반도체 메모리 장치의 테스트 장치를 도 1을 참고하여 좀 더 상세히 설명하면 다음과 같다. 도 1은 종래 기술에 따른 테스트 장치(101)와 반도체 메모리 장치(102)를 나타내는 도면이다. 상기 테스트 장치(101)는 테스트 신호 발생부(110)와 결함 분석부(120)를 포함한다. 상기 테스트 신호 발생부(110)는 제1 타이밍 발생기(111), 제1 ALPG(Algorithmic pattern generator), 포맷 컨트롤러(113), 드라이버(114), 및 제1 기준 전압 발생기(115)를 포함한다. 상기 결함 분석부(120)는 비교기(121), 제2 기준 전압 발생기(122), 디지털 비교기(123), 제2 타이밍 발생기(124), 제2 ALPG(125), 및 메모리(126)를 포함한다. 상기 드라이버(114)의 출력들과 상기 반도체 메모리 장치(102)의 입력들은 각각 1 대 1로 연결되고, 상기 반도체 메모리 장치(102)의 출력들과 상기 비교기(121)의 입력들도 각각 1 대 1로 연결된다.
상기 테스트 신호 발생부(110)의 상기 드라이버(114)는 복수의 패턴 신호들(DR1∼DRN)(N은 2이상의 자연수)을 발생하여 상기 반도체 메모리 장치(102)에 인가한다. 이 후, 상기 반도체 메모리 장치(102)가 상기 복수의 패턴 신호들(DR1∼DRN)에 응답하여 복수의 신호들(CP1∼CPN)을 결함 분석부(120)의 상기 비교기(121)에 출력한다. 상기 결함 분석부(120)는 상기 복수의 신호들(CP1∼CPN)을 소정의 기준 신호들과 비교하고, 그 비교 결과를 메모리(126)에 저장한다.
상기와 같이 구성된 종래의 테스트 장치(101)는 주로 250MHz, 500Mbps의 비교적 낮은 동작 주파수를 가지는 반도체 메모리 장치들을 테스트 할 수 있다. 그러나, 최근 고주파수로 동작하는 반도체 메모리 장치가 개발됨에 따라, 고주파수 반도체 메모리 장치용 테스트 장치에 대한 요구가 급증하고 있다. 현재까지 개발된 테스트 장치는 500MHz, 1Gbps의 동작 주파수를 가지는 반도체 메모리 장치들을 테스트할 수 있는 수준이다. 따라서, 종래의 테스트 장치는 더 높은 동작 주파수를 가지는 반도체 메모리 장치들의 동작 특성을 평가할 수 없는 문제점이 있다.
본 발명이 이루고자하는 기술적 과제는, 테스트 패턴 신호의 주파수를 선택적으로 가변시켜 높은 동작 주파수를 가지는 반도체 메모리 장치를 테스트할 수 있는 테스트 장치 및 그 테스트 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 테스트 장치는, 메인 테스트 장치, 입력 주파수 변환부, 및 출력 주파수 변환부를 구비하는 것을 특징으로 한다.
메인 테스트 장치는 제1 주파수의 제1 입력 테스트 패턴 신호들, 제1 프로그램 제어신호, 및 제2 프로그램 제어신호를 발생하고, 제1 주파수의 제1 출력 테스트 패턴 신호들을 수신하여 반도체 메모리 장치의 동작 성능을 평가한다. 입력 주파수 변환부는 제1 프로그램 제어신호에 응답하여 제1 입력 테스트 패턴 신호들을 제2 주파수의 제2 입력 테스트 패턴 신호들로 변환하여 반도체 메모리 장치에 인가한다. 출력 주파수 변환부는 제2 프로그램 제어신호에 응답하여 반도체 메모리 장치로부터 수신되는 제2 주파수의 제2 출력 테스트 패턴 신호들을 제1 출력 테스트 패턴 신호들로 변환하여 출력한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 테스트 장치는, 메인 테스트 장치, 입력 주파수 변환부들, 및 출력 주파수 변환부들을 구비하는 것을 특징으로 한다. 메인 테스트 장치는 제1 주파수의 제1 입력 테스트 패턴 신호들, 제1 프로그램 제어신호, 및 제2 프로그램 제어신호를 발생하고, 제1 주파수의 제1 출력 테스트 패턴 신호들을 수신하여 반도체 메모리 장치들의 동작 성능을 평가한다. 입력 주파수 변환부들은 제1 프로그램 제어신호에 응답하여 제1 입력 테스트 패턴 신호들을 제2 주파수의 제2 입력 테스트 패턴 신호들로 변환하여 반도체 메모리 장치들에 인가한다. 입력 주파수 변환부들은 제1 프로그램 제어신호에 응답하여 동시에 인에이블된다. 출력 주파수 변환부들은 제2 프로그램 제어신호에 응답하여 반도체 메모리 장치들로부터 수신되는 제2 주파수의 제2 출력 테스트 패턴 신호들을 제1 출력 테스트 패턴 신호들로 변환하여 출력한다. 제2 프로그램 제어신호에 응답하여 상기 출력 주파수 변환부들 중 어느 하나가 인에이블될 때, 나머지 출력 주파수 변환부들은 모두 디세이블된다.
상기 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 테스트 장치에 의한 테스트 방법은, 제1 주파수의 제1 입력 테스트 패턴 신호들, 제1 프로그램 제어신호, 및 제2 프로그램 제어신호를 발생하고 상기 제1 주파수의 제1 출력 테스트 패턴 신호들을 수신하는 메인 테스트 장치, 상기 제1 입력 테스트 패턴 신호들을 제2 주파수의 제2 입력 테스트 패턴 신호들로 변환하여 반도체 메모리 장치에 인가하는 입력 주파수 변환부, 및 상기 반도체 메모리 장치로부터 수신되는 상기 제2 주파수의 제2 출력 테스트 패턴 신호들을 상기 제1 출력 테스트 패턴 신호들로 변환하는 출력 주파수 변환부를 구비하는 테스트 장치에 의한 반도체 메모리 장치의 테스트 방법에 있어서,
(a) 발생될 상기 제1 입력 테스트 패턴 신호들의 수를 결정하는 단계;
(b) 결정된 상기 제1 입력 테스트 패턴 신호들의 수에 기초하여, 상기 메인 테스트 장치와 상기 입력 주파수 변환부 및 상기 출력 주파수 변환부를 연결하는 단계;
(c) 상기 제1 프로그램 제어신호와 상기 제2 프로그램 제어신호를 발생하여 상기 입력 주파수 변환부와 상기 출력 주파수 변환부의 제1 출력 지연 시간을 설정하는 단계;
(d) 상기 입력 주파수 변환부와 상기 출력 주파수 변환부 사이에 상기 반도체 메모리 장치를 연결하는 단계; 및
(e) 상기 제1 입력 테스트 패턴 신호들을 발생하고, 상기 제1 출력 테스트 패턴 신호들을 수신하여 상기 반도체 메모리 장치의 동작 성능을 평가하는 단계를 포함하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 테스트 장치에 의한 테스트 방법은, 제1 주파수의 제1 입력 테스트 패턴 신호들, 제1 프로그램 제어신호, 및 제2 프로그램 제어신호를 발생하고 상기 제1 주파수의 제1 출력 테스트 패턴 신호들을 수신하는 메인 테스트 장치, 상기 제1 입력 테스트 패턴 신호들을 제2 주파수의 제2 입력 테스트 패턴 신호들로 변환하여 반도체 메모리 장치들에 인가하는 입력 주파수 변환부들, 및 상기 반도체 메모리 장치들로부터 수신되는 상기 제2 주파수의 제2 출력 테스트 패턴 신호들을 상기 제1 출력 테스트 패턴 신호들로 변환하는 출력 주파수 변환부들을 구비하는 테스트 장치에 의한 반도체 메모리 장치의 테스트 방법에 있어서,
(a) 발생될 상기 제1 입력 테스트 패턴 신호들의 수를 결정하는 단계;
(b) 결정된 상기 제1 입력 테스트 패턴 신호들의 수에 기초하여, 상기 메인 테스트 장치와 상기 입력 주파수 변환부들 및 상기 출력 주파수 변환부들을 외부의 공통 데이터 라인들로 연결하는 단계;
(c) 상기 제1 프로그램 제어신호와 상기 제2 프로그램 제어신호를 발생하여 상기 입력 주파수 변환부들과 상기 출력 주파수 변환부들의 제1 출력 지연 시간을 설정하는 단계;
(d) 상기 입력 주파수 변환부들과 상기 출력 주파수 변환부들 사이에 상기 반도체 메모리 장치들을 연결하는 단계; 및
(e) 상기 제1 입력 테스트 패턴 신호들을 발생하고, 상기 제1 출력 테스트 패턴 신호들을 수신하여 상기 반도체 메모리 장치의 동작 성능을 평가하는 단계를 포함하는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일실시예에 따른 테스트 장치(200)와 반도체 메모리 장치(300)를 나타내는 도면이다. 상기 테스트 장치(200)는 메인 테스트 장치(201), 입력 주파수 변환부(202), 및 출력 주파수 변환부(203)를 포함한다. 상기 메인 테스트 장치(201)의 출력 핀들(216)은 상기 입력 주파수 변환부(202)의 입력 핀들(DIP1∼DIPT)(T는 2이상의 자연수)과 연결된다. 또, 상기 메인 테스트 장치(201)의 입력 핀들(227)은 상기 출력 주파수 변환부(203)의 출력 핀들(COP1∼COPT)과 연결된다.
상기 입력 주파수 변환부(202)와 상기 출력 주파수 변환부(203)는 상기 메인 테스트 장치(201)로부터 분리될 수 있다. 또, 상기 입력 주파수 변환부(202)와 상기 출력 주파수 변환부(203)가 하나의 칩으로 구현될 수도 있다.
또, 상기 입력 주파수 변환부(202)와 상기 출력 주파수 변환부(203) 사이에는 고주파수로 동작하는 테스트 될 반도체 메모리 장치(300)가 연결된다. 다시 말하면, 상기 입력 주파수 변환부(202)의 출력 핀들(DOP1∼DOPT)과 상기 반도체 메모리 장치(300)의 입력 핀들(301)이 각각 연결되고, 상기 출력 주파수 변환부(203)의 입력 핀들(CIP1∼CIPT)과 상기 반도체 메모리 장치(300)의 출력 핀들(302)이 각각 연결된다.
상기 메인 테스트 장치(201)는 테스트 신호 발생부(210), 결함 분석부(220), 제1 컨트롤러(230), 제2 컨트롤러(240), 및 논리신호 발생부(250)를 포함한다.
상기 테스트 신호 발생부(210)는 제1 타이밍 발생기(211), 제1 ALPG(212), 제1 포맷 컨트롤러(213), 제1 기준 전압 발생기(214), 및 드라이버(215)를 포함한다. 상기 결함 분석부(220)는 비교기(221), 제2 기준 전압 발생기(222), 디지털 비교기(223), 제2 타이밍 발생기(224), 제2 ALPG(225), 및 메모리(226)를 포함한다. 상기 논리신호 발생부(250)는 제3 타이밍 발생기(251), 제3 ALPG(252), 및 제2 포맷 컨트롤러(253)를 포함한다.
도 2에서, 상기 제1 ALPG(212), 상기 제2 ALPG(225), 상기 제3 ALPG(252)가 서로 분리된 것으로 도시되었으나, 이는 상기 메인 테스트 장치(201)의 동작에 대한 이해를 돕기 위해 개념적으로 분리된 것이다. 이와 마찬가지로, 상기 제1 타이밍 발생기(211), 상기 제2 타이밍 발생기(224), 및 상기 제3 타이밍 발생기(251) 역시 상기 메인 테스트 장치(201)의 동작에 대한 이해를 돕기 위해 개념적으로 분리된 것이다.
상기 제1 타이밍 발생기(211)는 제1 클럭 신호를 발생한다. 테스트의 주기는 상기 제1 클럭 신호의 주기에 의해 결정된다. 상기 제1 ALPG(212)는 상기 제1 클럭 신호에 동기하여 미리 프로그램된 논리 데이터 신호들을 발생한다. 상기 제1 포맷 컨트롤러(213)는 상기 제1 ALPG(212)로부터 상기 논리 데이터 신호들을 상기 제1 클럭 신호에 동기하여 상기 드라이버(215)에 출력한다. 상기 드라이버(215)는 상기 제1 포맷 컨트롤러(213)로부터 상기 논리 데이터 신호들을 수신한다. 상기 드라이버(215)는 상기 논리 데이터 신호들을 상기 제1 기준 전압 발생기(214)에 의해 발생되는 제1 기준 전압의 크기로 증폭하여, 테스트 패턴 신호들인 복수의 병렬 데이터 신호들(DR1∼DRK,...,DRM∼DRN)(K, M은 2이상의 자연수, N=M+(K-1))을 출력한다.
상기 제3 타이밍 발생기(251)는 제3 클럭 신호를 발생한다. 상기 제3 ALPG(252)는 상기 제3 클럭 신호에 동기하여 미리 프로그램된 논리 데이터 신호들을 발생한다. 상기 제2 포맷 컨트롤러(253)는 상기 제3 ALPG(252)로부터 상기 논리 데이터 신호들을 수신하고, 상기 제3 클럭 신호에 동기하여 제1 논리신호(LOG1)와 제2 논리신호(LOG2)를 출력한다.
상기 제1 컨트롤러(230)는 상기 제1 논리신호(LOG1)에 응답하여, 상기 입력 주파수 변환부(202)를 제어한다. 상기 제2 컨트롤러(240)는 상기 제2 논리신호(LOG2)에 응답하여, 상기 출력 주파수 변환부(203)를 제어한다.
상기 제1 컨트롤러(230)와 상기 제2 컨트롤러(240)는 모드 레지스터 셋 신호 발생기 또는 COMS 신호 발생기로 구현될 수 있다. 상기 제1 컨트롤러(230)와 상기 제2 컨트롤러(240)가 모드 레지스터 셋 신호 발생기로 구현될 경우, 모드 레지스터 셋 신호들(MRS1, MRS2)을 상기 입력 주파수 변환부(202)와 상기 출력 주파수 변환부(203)에 각각 출력한다. 또, 상기 제1 컨트롤러(230)와 상기 제2 컨트롤러(240)가 COMS 신호 발생기로 구현될 경우, 클럭 신호(SCK), 커맨드 신호(CMD), 및 데이터 신호(SIO)를 각각 포함하는 제1 및 제2 CMOS 신호들(CMOS1, CMOS2)을 상기 입력 주파수 변환부(202)와 상기 출력 주파수 변환부(203)에 각각 출력한다.
도 2에서는 상기 제1 컨트롤러(230)와 상기 제2 컨트롤러(240)가 COMS 신호 발생기로 구현된 경우를 예를 들어 설명한다. 도 2에서 상기 제1 컨트롤러(230)와 상기 입력 신호 변환 장치들(SDI1∼SDIT)이 하나의 라인을 통하여 연결된 것으로 도시되었지만, 상기 CMOS 신호(COMS1)인 클럭 신호(SCK), 커맨드 신호(CMD), 및 데이터 신호(SIO)를 각각 전송하는 복수의 라인들을 통하여 연결될 수 있다. 이와 마찬가지로, 상기 제2 컨트롤러(240)와 상기 출력 신호 변환 장치들(SDO1∼SDOT) 또한 복수의 라인들을 통하여 연결될 수 있다.
상기 입력 주파수 변환부(202)는 복수의 입력 신호 변환 장치들(SDI1∼SDIT)을 포함한다. 상기 복수의 입력 신호 변환 장치들(SDI1∼SDIT) 각각은 상기 제1 CMOS 신호(CMOS1)에 응답하여 초기화된다. 또, 상기 복수의 입력 신호 변환 장치들(SDI1∼SDIT) 각각은 상기 제1 CMOS 신호(CMOS1)에 의해 그 출력 지연 시간이 설정된다.
또, 상기 출력 주파수 변환부(203)는 복수의 출력 신호 변환 장치들(SDO1∼SDOT)을 포함한다. 상기 복수의 출력 신호 변환 장치들(SDO1∼SDOT) 각각은 상기 제2 COMS 신호(CMOS2)에 응답하여 초기화된다. 또, 상기 복수의 출력 신호 변환 장치들(SDO1∼SDOT) 각각은 상기 제2 COMS 신호(CMOS2)에 의해 그 출력 지연 시간이 설정된다.
상기 복수의 입력 신호 변환 장치들(SDI1∼SDIT)은 상기 복수의 병렬 데이터 신호들(DR1∼DRK,...,DRM∼DRN)을 수신하고, 복수의 직렬 데이터 신호들(DRS1∼DRST)을 출력한다. 상기 입력 신호 변환 장치(SDI1)를 예를 들어 좀 더 상세히 설명하면, 상기 입력 신호 변환 장치(SDI1)가 상기 복수의 병렬 데이터 신호들(DR1∼DRK)을 상기 직렬 데이터 신호(DRS1)로 변환하여 출력한다.
여기에서, 상기 복수의 입력 신호 변환 장치들(SDI1∼SDIT) 각각에 입력되는 상기 복수의 병렬 데이터 신호들(DR1∼DRK,...,DRM∼DRN)의 수에 따라 출력되는 상기 직렬 데이터 신호들(DRS1∼DRST)의 주파수가 가변될 수 있다.
예를 들어, 상기 메인 테스트 장치(201)가 250MHz의 상기 복수의 병렬 데이터 신호들(DR1∼DRK,...,DRM∼DRN)을 출력한다고 가정하자. 이 때, 상기 복수의 입력 신호 변환 장치들(SDI1∼SDIT) 각각에 20개씩의 상기 병렬 데이터 신호들(DR1∼DR20,...DRM∼DR(M+19))이 입력될 때, 상기 복수의 입력 신호 변환 장치들(SDI1∼SDIT)은 5Gbps의 상기 직렬 데이터 신호들(DRS1∼DRST)을 출력한다.
또, 상기 복수의 입력 신호 변환 장치들(SDI1∼SDIT) 각각에 10개씩의 상기 병렬 데이터 신호들(DR1∼DR10,...DRM∼DR(M+9))이 입력될 때, 상기 복수의 입력 신호 변환 장치들(SDI1∼SDIT)은 2.5Gbps의 상기 직렬 데이터 신호들(DRS1∼DRST)을 출력한다.
상술한 것과 같이, 상기 복수의 입력 신호 변환 장치들(SDI1∼SDIT)은 저주파수의 상기 병렬 데이터 신호들(DR1∼DRK,...,DRM∼DRN)을 고주파수의 상기 직렬 데이터 신호들(DRS1∼DRST)로 변환한다.
상기 복수의 직렬 데이터 신호들(DRS1∼DRST)은 상기 반도체 메모리 장치(300)의 입력 핀들(301)에 각각 인가된다. 상기 반도체 메모리 장치(300)는 상기 복수의 직렬 데이터 신호들(DRS1∼DRST)에 응답하여 복수의 직렬 데이터 신호들(CPS1∼CPST)을 출력 핀들(302)에 출력한다.
상기 복수의 출력 신호 변환 장치들(SDO1∼SDOT)은 상기 출력 핀들(302)로부터 수신되는 고주파수의 상기 직렬 데이터 신호들(CPS1∼CPST)을 저주파수의 병렬 데이터 신호들(CP1∼CPK,..,CPM∼CPN)로 변환하여 출력한다. 여기에서, 상기 복수의 출력 신호 변환 장치들(SDO1∼SDOT) 각각은 상기 복수의 입력 신호 변환 장치들(SDI1∼SDIT) 각각의 입력 신호들과 동일한 수의 병렬 데이터 신호들을 출력한다. 이를 좀 더 상세히 설명하면, 예를 들어, 상기 출력 신호 변환 장치(SDO1)는 상기 직렬 데이터 신호(CPS1)를 상기 복수의 병렬 데이터 신호들(CP1∼CPK)로 변환하여 출력한다. 또, 상기 입력 신호 변환 장치(SDI1)가 10개의 상기 병렬 데이터 신호들(DR1∼DR10)을 수신하는 경우, 상기 출력 신호 변환 장치(SD01) 역시 10개의 상기 병렬 데이터 신호(CP1∼CP10)를 출력한다. 그 결과, 상기 비교기(221)에 저주파수의 상기 병렬 데이터 신호들(CP1∼CPK,..,CPM∼CPN)이 입력된다.
상기 비교기(221)는 상기 병렬 데이터 신호들(CP1∼CPK,...,CPM∼CPN)을 제2 기준 전압과 비교하고 그 비교 결과를 출력한다. 상기 제2 기준 전압은 상기 제2 기준 전압 발생기(222)에 의해 발생된다. 상기 디지털 비교기(223)는 상기 비교기(221)의 출력 신호들을 제2 클럭 신호에 동기하여 상기 제2 ALPG(225)로부터 출력되는 논리 데이터 신호들과 비교하고 그 결과를 상기 메모리(226)에 저장한다. 이때, 상기 메모리(226)는 상기 제2 ALPG(225)에 의해 발생된 어드레스 신호에 응답하여 상기 디지털 비교기(223)의 출력 신호들을 저장한다.
다음으로, 도 3a 및 도 3b를 참고하여 상기 복수의 입력 신호 변환 장치들(SDI1∼SDIT)을 좀 더 상세히 설명한다.
도 3a는 본 발명의 일실시예에 따른 입력 신호 변환 장치를 상세히 나타내는 도면이고, 도 3b는 본 발명의 다른 실시예에 따른 입력 신호 변환 장치를 상세히 나타내는 도면이다. 도 3a와 도 3b에서는 입력 신호 변환 장치(SDI1)가 일례로서 도시되었지만, 상기 입력 신호 변환 장치들(SDI2∼SDIT)도 상기 입력 신호 변환 장치(SDI1)와 동일하게 구현된다.
먼저, 도 3a를 참고하면, 입력 신호 변환 장치(SDI1)는 컨트롤 레지스터(410), 직렬 변환부(420), 및 지연 소자(430)를 포함한다. 상기 직렬 변환부(420)는 입력 레지스터(421), 내부 클럭 발생기(422), PLL(phase locked loop)(423), 시리얼라이저(serializer)(424), 및 출력 버퍼(425)를 포함한다. 상기 컨트롤 레지스터(410)는 제1 컨트롤러(도 2의 230참고)로부터 수신되는 제1 CMOS 신호(CMOS1)에 의해 프로그램되어, 복수의 제어 신호들(SCTL1, SCTL2)을 출력한다.
상기 입력 레지스터(421)는 드라이버(도 2의 215참고)로부터 복수의 병렬 데이터 신호들(DR1∼DRK)을 수신하여 일시적으로 저장하고, 내부 클럭 신호(ICLK)에 동기하여 상기 복수의 병렬 데이터 신호들(DR1∼DRK)을 출력한다. 상기 내부 클럭 발생기(422)는 기준 클럭 신호(REF_CLK)를 수신하고 상기 내부 클럭 신호(ICLK)를 발생한다.
상기 PLL(423)은 상기 기준 클럭 신호(REF_CLK)를 수신하고 복수의 클럭 신호들(CK1∼CK3)을 발생한다. 상기 시리얼라이저(424)는 상기 제어 신호(SCTL1)에 응답하여 인에이블 또는 디세이블된다. 상기 시리얼라이저(424)는 상기 입력 레지스터(421)로부터 상기 복수의 병렬 데이터 신호들(DR1∼DRK)을 수신한다. 또, 상기 시리얼라이저(424)는 상기 복수의 클럭 신호들(CK1∼CK3)에 응답하여 상기 복수의 병렬 데이터 신호들(DR1∼DRK)을 직렬 데이터 신호(DRS1)로 변환하여 출력한다.
다시 말하면, 상기 시리얼라이저(424)는 예를 들어 100MHz와 같은 저주파수의 상기 복수의 병렬 데이터 신호들(DR1∼DRK)을 3Gbps와 같은 고주파수의 상기 직렬 데이터 신호(DRS1)로 변환한다. 상기 출력 버퍼(425)는 상기 직렬 데이터 신호(DRS1)를 반도체 메모리 장치의 입력 핀(도 2의 301참고)에 출력한다.
상기 지연 소자(430)는 상기 시리얼라이저(424)와 상기 출력 버퍼(425) 사이에 연결된다. 상기 지연 소자(430)는 상기 제어 신호(SCTL2)에 응답하여 지연 시간이 설정되고, 상기 직렬 데이터 신호(DRS1)를 설정된 상기 지연 시간 동안 지연시켜 출력한다.
여기에서, 상기 지연 소자(430)는 상기 직렬 데이터 신호(DRS1)와 다른 상기 입력 신호 변환 장치들(SDI2∼SDIT)로부터 출력되는 직렬 데이터 신호들(DRS2∼DRST)과의 스큐(skew)를 보상한다.
이를 좀 더 상세히 설명하면, 상기 입력 신호 변환 장치들(SDI1∼SDIT)과 상기 반도체 메모리 장치의 입력 핀들(301)을 각각 연결하기 위해 PCB 상에 형성되는 트레이스들(traces)의 길이는 서로 다르다. 그 결과, 상기 직렬 데이터 신호들(DRS1∼DRST)이 각각 상기 반도체 메모리 장치의 입력 핀들(300)에 입력되는 시점이 서로 다르다. 이러한 상기 직렬 데이터 신호들(DRS1∼DRST)간의 스큐는 상기 입력 신호 변환 장치들(SDI1∼SDIT) 각각의 상기 지연 소자(430)의 지연 시간을 조절함으로써 보상될 수 있다.
즉, 상기 입력 신호 변환 장치들(SDI1∼SDIT) 각각의 상기 지연 소자(430)의 지연 시간이 각각의 트레이스의 길이에 따라 서로 다르게 조절되면, 상기 직렬 데이터 신호들(DRS1∼DRST)이 동일한 시점에 상기 반도체 메모리 장치(300)에 입력될 수 있다. 따라서, 상기 지연 소자(430)에 의해 상기 직렬 데이터 신호들(DRS1∼DRST)간의 스큐가 보상된다.
다음으로, 도 3b를 참고하면, 입력 신호 변환 장치(SDI1)는 컨트롤 레지스터(440), 직렬 변환부(450), 제1 지연 소자(460), 및 제2 지연 소자(470)를 포함한다. 상기 직렬 변환부(450)는 입력 레지스터(451), 내부 클럭 발생기(452), PLL(453), 시리얼라이저(454), 및 출력 버퍼(455)를 포함한다. 도 3b의 입력 신호 변환 장치(SDI1)는 두 가지 차이점을 제외하고 도 3a의 입력 신호 변환 장치(SDI1)와 실질적으로 동일하게 구현된다. 따라서, 상기 차이점들을 제외하고, 도 3b의 입력 신호 변환 장치(SDI1)의 구성 및 구체적인 동작 설명은 생략된다.
첫 번째 차이점은 상기 컨트롤 레지스터(440)가 제어 신호(SCTL3)를 더 출력하는 것이다. 두 번째 차이점은 도 3b의 상기 입력 신호 변환 장치(SDI1)가 상기 제1 지연 소자(460)와 상기 제2 지연 소자(470)를 포함하는 것이다.
상기 제1 지연 소자(460)와 상기 제2 지연 소자(470)는 상기 시리얼라이저(454)와 상기 출력 버퍼(455) 사이에 연결된다. 상기 제1 지연 소자(460)는 상기 제어 신호(SCTL2)에 응답하여 지연 시간이 설정되고, 상기 제2 지연 소자(470)는 상기 제어 신호(SCTL3)에 응답하여 지연 시간이 설정된다. 상기 제1 지연 소자(460)는 상기 시리얼라이저(454)로부터 수신되는 상기 직렬 데이터 신호(DRS1)를 제1 지연 시간 동안 지연시켜 출력한다. 여기에서, 상기 제1 지연 소자(460)는 도 3a의 상기 지연 소자(430)와 동일한 기능을 한다. 따라서, 상기 제1 지연 소자(460)에 대한 구체적인 동작 설명은 생략된다.
또, 상기 제2 지연 소자(470)는 상기 제1 지연 소자(460)로부터 수신되는 지연된 상기 직렬 데이터 신호(DRS1)를 제2 지연 시간 동안 지연시켜 출력한다.
여기에서, 상기 입력 신호 변환 장치들(SDI1∼SDIT) 각각의 상기 제2 지연 소자(470)의 지연 시간은 동일하게 설정된다. 또, 상기 제2 지연 소자(470)의 지연 시간은 필요에 따라 가변될 수 있다. 그 결과, 상기 직렬 데이터 신호들(DRS1∼DRST)이 상기 반도체 메모리 장치(300)의 입력 핀들(301) 각각에 입력되는 시점이 상기 제2 지연 소자(470)에 의해 전체적으로 빨라지거나 또는 전체적으로 지연된다. 따라서, 상기 제2 지연 소자(470)의 지연 시간이 가변됨에 따라 상기 반도체 메모리 장치(300)의 입력측의 유효 데이터 마진(valid data margin)이 측정될 수 있다.
다음으로, 도 4a 및 도 4b를 참고하여 상기 복수의 출력 신호 변환 장치들(SDO1∼SDOT)을 좀 더 상세히 설명한다. 도 4a는 본 발명의 일실시예에 따른 출력 신호 변환 장치를 상세히 나타내는 도면이고, 도 4b는 본 발명의 다른 실시예에 따른 출력 신호 변환 장치를 상세히 나타내는 도면이다.
도 4a와 도 4b에서는 출력 신호 변환 장치(SDO1)가 일례로서 도시되었지만, 상기 출력 신호 변환 장치들(SDO2∼SDOT)도 상기 출력 신호 변환 장치(SDO1)와 동일하게 구현된다.
먼저, 도 4a를 참고하면, 상기 출력 신호 변환 장치(SDO1)는 컨트롤 레지스터(510), 병렬 변환부(520), 및 지연 소자(530)를 포함한다. 상기 병렬 변환부(520)는 입력 버퍼(521), PLL(522), 디시리얼라이저(de-serializer)(523), 및 출력 레지스터(524)를 포함한다.
상기 컨트롤 레지스터(510)는 제2 컨트롤러(도 2의 240참고)로부터 수신되는 CMOS 신호(CMOS2)에 의해 프로그램되어, 복수의 제어 신호들(PCTL1, PCTL2)을 출력한다. 상기 입력 버퍼(521)는 상기 반도체 메모리 장치의 출력 핀(302)으로부터 직렬 데이터 신호(CPS1)를 수신하여 출력한다.
상기 지연 소자(530)는 상기 입력 버퍼(521)와 상기 디시리얼라이저(523) 사이에 연결된다. 상기 지연 소자(530)는 상기 제어 신호(PCTL2)에 응답하여 지연 시간이 설정되고, 상기 직렬 데이터 신호(CPS1)를 설정된 상기 지연 시간 동안 지연시켜 출력한다.
여기에서, 상기 지연 소자(530)는 상기 직렬 데이터 신호(CPS1)와 다른 상기 출력 신호 변환 장치들(SDO2∼SDOT)에 입력되는 직렬 데이터 신호들(CPS2∼CPST)과의 스큐를 보상한다.
이를 좀 더 상세히 설명하면, 상기 출력 신호 변환 장치들(SDO1∼SDOT)과 상기 반도체 메모리 장치의 출력 핀들(302)을 각각 연결하기 위해 PCB 상에 형성되는 트레이스들의 길이는 서로 다르다. 그 결과, 상기 직렬 데이터 신호들(CPS1∼CPST)이 상기 출력 신호 변환 장치들(SDO1∼SDOT) 각각의 상기 디시리얼라이저(523)에 입력되는 시점이 서로 다르다.
이러한 상기 직렬 데이터 신호들(CPS1∼CPST)간의 스큐는 상기 출력 신호 변환 장치들(SDO1∼SDOT) 각각의 상기 지연 소자(530)의 지연 시간을 조절함으로써 보상될 수 있다.
즉, 상기 출력 신호 변환 장치들(SDO1∼SDOT) 각각의 상기 지연 소자(530)의 지연 시간이 각각의 트레이스의 길이에 따라 서로 다르게 조절되면, 상기 직렬 데이터 신호들(CPS1∼CPST)이 동일한 시점에 상기 출력 신호 변환 장치들(SDO1∼SDOT) 각각의 상기 디시리얼라이저(523)에 입력될 수 있다. 따라서, 상기 지연 소자(530)에 의해 상기 직렬 데이터 신호들(CPS1∼CPST)간의 스큐가 보상된다.
상기 디시리얼라이저(523)는 상기 제어 신호(PCTL1)에 응답하여 인에이블 또는 디세이블된다. 상기 디시리얼라이저(523)는 상기 지연 소자(530)로부터 상기 직렬 데이터 신호(CPS1)를 수신한다. 상기 디시리얼라이저(523)는 복수의 클럭 신호들(CK1∼CK3)에 응답하여 상기 직렬 데이터 신호(CPS1)를 복수의 병렬 데이터 신호들(CP1∼CPK)로 변환하여 출력한다.
다시 말하면, 상기 디시리얼라이저(523)는 예를 들어 3Gbps와 같은 고주파수의 상기 직렬 데이터 신호(CPS1)를 100MHz와 같은 저주파수의 상기 복수의 병렬 데이터 신호들(CP1∼CPK)로 변환한다. 상기 복수의 클럭 신호들(CK1∼CK3)은 상기 PLL(522)에 의해 발생된다. 또, 상기 디시리얼라이저(523)는 복원 클럭 신호(RXCLK)를 발생한다. 상기 출력 레지스터(524)는 상기 복수의 병렬 데이터 신호들(CP1∼CPK)을 수신하고, 상기 복원 클럭 신호(RXCLK)에 동기하여 상기 복수의 병렬 데이터 신호들(CP1∼CPK)을 비교기(도 2의 221참고)에 출력한다. 결국, 상기 비교기(221)에는 저주파수의 상기 병렬 데이터 신호들(CP1∼CPK)이 입력된다.
다음으로, 도 4b를 참고하면, 출력 신호 변환 장치(SDO1)는 컨트롤 레지스터(540), 병렬 변환부(550), 제1 지연 소자(560), 및 제2 지연 소자(570)를 포함한다. 상기 병렬 변환부(550)는 입력 버퍼(551), PLL(552), 디시리얼라이저(553), 및 출력 레지스터(554)를 포함한다.
도 4b의 출력 신호 변환 장치(SDO1)는 두 가지 차이점을 제외하고 도 4a의 출력 신호 변환 장치(SDO1)와 실질적으로 동일하게 구현된다. 따라서, 상기 차이점들을 제외하고, 도 4b의 출력 신호 변환 장치(SDO1)의 구성 및 구체적인 동작 설명은 생략된다.
첫 번째 차이점은 상기 컨트롤 레지스터(540)가 제어 신호(PCTL3)를 더 출력하는 것이다. 두 번째 차이점은 도 4b의 상기 출력 신호 변환 장치(SDO1)가 상기 제1 지연 소자(560)와 상기 제2 지연 소자(570)를 포함하는 것이다.
상기 제1 지연 소자(560)와 상기 제2 지연 소자(570)는 상기 디시리얼라이저(553)와 상기 입력 버퍼(551) 사이에 연결된다. 상기 제1 지연 소자(560)는 상기 제어 신호(PCTL2)에 응답하여 지연 시간이 설정되고, 상기 제2 지연 소자(570)는 상기 제어 신호(PCTL3)에 응답하여 지연 시간이 설정된다. 상기 제1 지연 소자(560)는 상기 입력 버퍼(551)로부터 수신되는 상기 직렬 데이터 신호(CPS1)를 제1 지연 시간 동안 지연시켜 출력한다. 여기에서, 상기 제1 지연 소자(560)는 도 4a의 상기 지연 소자(530)와 동일한 기능을 한다. 따라서, 상기 제1 지연 소자(560)에 대한 구체적인 동작 설명은 생략된다.
또, 상기 제2 지연 소자(570)는 상기 제1 지연 소자(560)로부터 수신되는 지연된 상기 직렬 데이터 신호(CPS1)를 제2 지연 시간 동안 지연시켜 출력한다.
여기에서, 상기 출력 신호 변환 장치들(SDO1∼SDOT) 각각의 상기 제2 지연 소자(570)의 지연 시간은 동일하게 설정된다. 또, 상기 제2 지연 소자(570)의 지연 시간은 필요에 따라 가변될 수 있다. 그 결과, 상기 직렬 데이터 신호들(CPS1∼CPST)이 상기 출력 신호 변환 장치들(SDO1∼SDOT) 각각의 상기 디시리얼라이저(553)에 입력되는 시점이 상기 제2 지연 소자(570)에 의해 전체적으로 빨라지거나 또는 전체적으로 지연된다. 따라서, 상기 제2 지연 소자(570)의 지연 시간이 가변됨에 따라 상기 반도체 메모리 장치(300)의 출력 측의 유효 데이터 마진이 측정될 수 있다.
다음으로, 상기와 같이 구성된 본 발명의 일실시예에 따른 주파수 변환 장치를 이용한 테스트 장치에 의한 고주파수 반도체 메모리 장치의 테스트 과정을 도 2, 도 3b, 도 4b 및 도 5를 참고하여 설명한다.
도 5는 도 2에 도시된 본 발명의 일실시예에 따른 테스트 패턴 신호의 주파수를 선택적으로 가변시키는 테스트 장치에 의한 테스트 과정을 나타내는 플로우차트이다.
도 5를 참고하면, 먼저, 메인 테스트 장치(201)로부터 출력될 테스트 패턴 신호, 즉, 병렬 데이터 신호들(DR1∼DRN)의 수를 결정한다(1101). 결정된 상기 테스트 패턴 신호의 수에 기초하여 상기 메인 테스트 장치(201)와 입력 주파수 변환부(202) 및 출력 주파수 변환부(203)를 연결한다(1102).
이를 좀 더 상세히 설명하면, 테스트될 반도체 메모리 장치(300)의 동작 주파수와 상기 병렬 데이터 신호들(DR1∼DRN)의 주파수에 따라 상기 입력 주파수 변환부(202)에 입력될 상기 병렬 데이터 신호들(DR1∼DRN)의 수가 결정된다. 또, 상기 출력 주파수 변환부(203)의 출력 신호들의 수는 결정된 상기 병렬 데이터 신호들(DR1∼DRN)의 수와 동일하게 설정된다.
예를 들어, 상기 반도체 메모리 장치(300)의 동작 주파수가 5Gbps이고 상기 메인 테스트 장치(201)가 250MHz의 상기 병렬 데이터 신호들(DR1∼DRN)을 출력한다고 가정하자.
이 때, 상기 입력 주파수 변환부(202)의 복수의 입력 신호 변환 장치들(SDI1∼SDIT) 각각에 20개씩의 상기 병렬 데이터 신호들(DR1∼DR20,...,DRM∼DR(M+19))이 입력되도록, 상기 입력 신호 변환 장치들(SDI1∼SDIT)의 입력 핀들(DIP1∼DIPT)과 상기 메인 테스트 장치(201)의 출력 핀들(216)이 연결될 수 있다. 또, 상기 출력 주파수 변환부(203)의 복수의 출력 신호 변환 장치들(SDO1∼SDOT)이 20개씩의 병렬 데이터 신호들(CP1∼CP20,...,CPM∼CP(M+19))을 출력하도록, 상기 출력 신호 변환 장치들(SDO1∼SDOT)의 출력 핀들(COP1∼COPT)과 상기 메인 테스트 장치(201)의 입력 핀들(227)이 연결될 수 있다.
다음으로, 상기 메인 테스트 장치(201)가 상기 입력 주파수 변환부(202)와 상기 출력 주파수 변환부(203)의 제1 출력 지연 시간을 설정한다(1103). 이를 좀 더 상세히 설명하면, 상기 메인 테스트 장치(201)에서, 제1 컨트롤러(230)가 논리신호 발생부(250)의 제2 포맷 컨트롤러(253)로부터 수신되는 제1 논리신호(LOG1)에 응답하여 제1 CMOS 신호(CMOS1)를 출력한다. 상기 복수의 입력 신호 변환 장치들(SDI1∼SDIT) 각각의 컨트롤 레지스터(440)는 상기 제1 CMOS 신호(CMOS1)에 의해 프로그램되어 복수의 제어신호들(SCTL1∼SCTL2)을 출력한다. 여기에서, 상기 제1 컨트롤러(230)는 상기 복수의 입력 신호 변환 장치들(SDI1∼SDIT) 각각에 대해 상기 제1 CMOS 신호(CMOS1)를 출력한다.
즉, 상기 제1 컨트롤러(230)로부터 출력되는 상기 제1 CMOS 신호(CMOS1)에는 상기 복수의 입력 신호 변환 장치들(SDI1∼SDIT) 각각에 대한 식별 신호(identification signal, 이하, ID 신호라 함)가 포함된다. 따라서, 상기 복수의 입력 신호 변환 장치들(SDI1∼SDIT)은 자신의 ID 신호를 포함하는 상기 제1 CMOS 신호(CMOS1)에 의해 프로그램될 수 있다.
상기 제어신호(SCTL2)에 응답하여 상기 복수의 입력 신호 변환 장치들(SDI1∼SDIT) 각각의 제1 지연 소자(460)의 지연 시간이 설정된다. 이 때, 상기 제1 지연 소자(460)의 지연 시간은 상기 복수의 입력 신호 변환 장치들(SDI1∼SDIT)마다 각기 다르게 설정된다.
또, 상기 메인 테스트 장치(201)에서, 제2 컨트롤러(240)가 상기 제2 포맷 컨트롤러(253)로부터 수신되는 제2 논리신호(LOG2)에 응답하여 CMOS 신호(CMOS2)를 출력한다. 상기 제2 컨트롤러(240)로부터 출력되는 상기 CMOS 신호(CMOS2) 역시 상기 복수의 출력 신호 변환 장치들(SDO1∼SDOT) 각각에 대한 ID 신호가 포함된다. 따라서, 상기 복수의 출력 신호 변환 장치들(SDO1∼SDOT)은 자신의 ID 신호를 포함하는 상기 CMOS 신호(CMOS2)에 의해 프로그램될 수 있다.
상기 복수의 출력 신호 변환 장치들(SDO1∼SDOT) 각각의 컨트롤 레지스터(540)는 상기 CMOS 신호(CMOS2)에 의해 프로그램되어 복수의 제어신호들(PCTL1∼PCTL2)을 출력한다. 상기 제어신호(PCTL2)에 응답하여 상기 복수의 출력 신호 변환 장치들(SDO1∼SDOT) 각각의 제1 지연 소자(560)의 지연 시간이 설정된다. 이 때, 상기 제1 지연 소자(560)의 지연 시간은 상기 복수의 출력 신호 변환 장치들(SDO1∼SDOT)마다 각기 다르게 설정된다.
이 후, 상기 입력 주파수 변환부(202)와 상기 출력 주파수 변환부(203) 사이에 상기 반도체 메모리 장치(300)를 연결한다(1104). 즉, 상기 복수의 입력 신호 변환 장치들(SDI1∼SDIT)의 출력 핀들(DOP1∼DOPT)과 상기 반도체 메모리 장치(300)의 입력 핀들(301)이 연결된다. 또, 상기 복수의 출력 신호 변환 장치들(SDO1∼SDOT)의 입력 핀들(CIP1∼CIPT)과 상기 반도체 메모리 장치(300)의 출력 핀들(302)이 연결된다.
상기 메인 테스트 장치(201)는 테스트 패턴 신호들, 즉, 상기 병렬 데이터 신호들(DR1∼DRK,...,DRM∼DRN)을 발생하여 상기 복수의 입력 신호 변환 장치들(SDI1∼SDIT)에 인가한다. 이 후, 상기 메인 테스트 장치(201)는 상기 복수의 출력 신호 변환 장치들(SDO1∼SDOT)로부터 병렬 데이터 신호들(CP1∼CPK,...,CPM∼CPN)을 수신하고, 상기 반도체 메모리 장치(300)의 동작 성능을 평가한다(1105).
또, 상기 입력 주파수 변환부(202)와 상기 출력 주파수 변환부(203)의 제2 출력 지연 시간을 가변시켜 상기 반도체 메모리 장치(300)의 입력과 출력의 유효 데이터 마진을 측정한다(1106).
이를 좀 더 상세히 설명하면, 상기 복수의 입력 신호 변환 장치들(SDI1∼SDIT) 각각의 컨트롤 레지스터(440)는 상기 제1 CMOS 신호(CMOS1)에 의해 프로그램되어 제어신호(SCTL3)를 더 출력한다.
상기 제어신호(SCTL3)에 응답하여 상기 복수의 입력 신호 변환 장치들(SDI1∼SDIT) 각각의 제2 지연 소자(470)의 지연 시간이 설정된다. 이 때, 상기 제2 지연 소자(470)의 지연 시간은 상기 복수의 입력 신호 변환 장치들(SDI1∼SDIT)이 모두 동일한 값으로 가변되도록 설정된다.
또, 상기 복수의 출력 신호 변환 장치들(SDO1∼SDOT) 각각의 컨트롤 레지스터(540)는 상기 CMOS 신호(CMOS2)에 의해 프로그램되어 제어신호(PCTL3)를 더 출력한다. 상기 제어신호(PCTL3)에 응답하여 상기 복수의 출력 신호 변환 장치들(SDO1∼SDOT) 각각의 제2 지연 소자(570)의 지연 시간이 설정된다. 이 때, 상기 제2 지연 소자(570)의 지연 시간은 상기 복수의 출력 신호 변환 장치들(SDO1∼SDOT)이 모두 동일한 값으로 가변되도록 설정된다.
도 6은 본 발명의 다른 실시예에 따른 테스트 패턴 신호의 주파수를 선택적으로 가변시키는 테스트 장치(600)와 반도체 메모리 장치들(D1∼DS)을 나타내는 도면이다.
도 6에서, 상기 테스트 장치(600)는 메인 테스트 장치(601), 복수의 입력 주파수 변환부들(FI1∼FIS), 및 복수의 출력 주파수 변환부들(FO1∼FOS)을 포함한다. 여기에서, 상기 메인 테스트 장치(601)의 구성 및 구체적인 동작 설명은 도 2에 도시된 상기 메인 테스트 장치(201)와 동일하므로 생략된다. 또한, 도 6에서는 본 발명을 명확하게 하기 위해 드라이버(611), 비교기(621), 제1 컨트롤러(630), 및 제2 컨트롤러(640)만이 도시되고, 상기 메인 테스트 장치(601)의 다른 구성 요소들은 생략된다. 또, 도 6에서 상기 제1 컨트롤러(630)와 상기 제2 컨트롤러(640)가 COMS 신호 발생기로 구현된 경우가 일례로서 도시되지만, 모드 레지스터 셋 신호 발생기로 구현될 수도 있다.
상기 제1 컨트롤러(630)와 상기 제2 컨트롤러(640)는 각각 클럭 신호(SCK), 커맨드 신호(CMD), 및 데이터 신호(SIO)를 각각 포함하는 제1 및 제2 CMOS 신호들(CMOS1, CMOS2)을 출력한다.
상기 복수의 입력 주파수 변환부들(FI1∼FIS)과 상기 복수의 출력 주파수 변환부들(FO1∼FOS)은 상기 메인 테스트 장치(601)에 연결되거나 또는 분리될 수 있다. 또, 상기 복수의 입력 주파수 변환부들(FI1∼FIS)과 상기 복수의 출력 주파수 변환부들(FO1∼FOS)이 하나의 칩으로 구현될 수도 있다.
또, 상기 복수의 입력 주파수 변환부들(FI1∼FIS)과 상기 복수의 출력 주파수 변환부들(FO1∼FOS) 사이에는 고주파수로 동작하는 테스트 될 반도체 메모리 장치들(D1∼DS)이 각각 연결된다.
상기 복수의 입력 주파수 변환부들(FI1∼FIS)은 복수의 입력 신호 변환 장치들(DI11∼DI1T,...,DIS1∼DIST)(T, S는 2이상의 자연수)을 포함한다. 또, 상기 복수의 출력 주파수 변환부들(FO1∼FOS)은 복수의 출력 신호 변환 장치들(DO11∼DO1T,..,DOS1∼DOST)을 포함한다.
상기 복수의 입력 신호 변환 장치들(DI11∼DI1T,...,DIS1∼DIST)의 입력 핀들(IP11∼IP1T,...,IPS1∼IPST)은 외부의 공통 데이터 라인들(CWI1∼CWIT)을 통하여 상기 메인 테스트 장치(601)의 드라이버(611)의 출력 핀들(612)과 연결된다.
상기 복수의 입력 신호 변환 장치들(DI11∼DI1T,...,DIS1∼DIST)은 상기 드라이버(611)로부터 복수의 병렬 데이터 신호들(DR1∼DRK,...,DRM∼DRN)을 수신한다. 상기 복수의 입력 신호 변환 장치들(DI11∼DI1T,...,DIS1∼DIST)은 상기 복수의 병렬 데이터 신호들(DR1∼DRK,...,DRM∼DRN)을 복수의 직렬 데이터 신호들(DRS1∼DRST)로 변환하여 출력한다.
상기 입력 신호 변환 장치(DI11)를 예를 들어 좀 더 상세히 설명하면, 상기 입력 신호 변환 장치(DI11)가 상기 복수의 병렬 데이터 신호들(DR1∼DRK)을 상기 직렬 데이터 신호(DRS1)로 변환하여 출력한다.
여기에서, 상기 복수의 입력 신호 변환 장치들(DI11∼DI1T,...,DIS1∼DIST) 각각에 입력되는 상기 복수의 병렬 데이터 신호들(DR1∼DRK,...,DRM∼DRN)의 수에 따라 출력되는 상기 직렬 데이터 신호들(DRS1∼DRST)의 주파수가 가변될 수 있다.
예를 들어, 상기 메인 테스트 장치(601)가 250MHz의 상기 복수의 병렬 데이터 신호들(DR1∼DRK,...,DRM∼DRN)을 출력한다고 가정하자. 이 때, 상기 복수의 입력 신호 변환 장치들(DI11∼DI1T,...,DIS1∼DIST) 각각에 20개씩의 상기 병렬 데이터 신호들(DR1∼DR20,...DRM∼DR(M+19))이 입력될 때, 상기 복수의 입력 신호 변환 장치들(DI11∼DI1T,...,DIS1∼DIST)은 5Gbps의 상기 직렬 데이터 신호들(DRS1∼DRST)을 출력한다.
또, 상기 복수의 입력 신호 변환 장치들(DI11∼DI1T,...,DIS1∼DIST) 각각에 10개씩의 상기 병렬 데이터 신호들(DR1∼DR10,...DRM∼DR(M+9))이 입력될 때, 상기 복수의 입력 신호 변환 장치들(DI11∼DI1T,...,DIS1∼DIST)은 2.5Gbps의 상기 직렬 데이터 신호들(DRS1∼DRST)을 출력한다.
상술한 것과 같이, 상기 복수의 입력 신호 변환 장치들(DI11∼DI1T,...,DIS1∼DIST)은 저주파수의 상기 병렬 데이터 신호들(DR1∼DRK,...,DRM∼DRN)을 고주파수의 상기 직렬 데이터 신호들(DRS1∼DRST)로 변환한다.
상기 복수의 직렬 데이터 신호들(DRS1∼DRST)은 상기 반도체 메모리 장치들(D1∼DS) 각각에 인가된다. 상기 반도체 메모리 장치들(D1∼DS)은 상기 복수의 직렬 데이터 신호들(DRS1∼DRST)에 응답하여 복수의 직렬 데이터 신호들(CPS1∼CPST)을 출력한다.
상기 복수의 출력 신호 변환 장치들(DO11∼DO1T,..,DOS1∼DOST)의 출력 핀들(OP11∼OP1T,...,OPS1∼OPST)은 외부의 공통 데이터 라인들(CWO1∼CWOT)을 통하여 상기 메인 테스트 장치(601)의 비교기(621)의 입력 핀들(622)과 연결된다.
상기 복수의 출력 신호 변환 장치들(DO11∼DO1T,..,DOS1∼DOST)은 상기 반도체 메모리 장치들(D1∼DS)로부터 수신되는 고주파수의 상기 직렬 데이터 신호들(CPS1∼CPST)을 저주파수의 병렬 데이터 신호들(CP1∼CPK,..,CPM∼CPN)로 변환하여 출력한다. 여기에서, 상기 복수의 출력 신호 변환 장치들(DO11∼DO1T,..,DOS1∼DOST) 각각은 상기 복수의 입력 신호 변환 장치들(DI11∼DI1T,...,DIS1∼DIST) 각각의 입력 신호들과 동일한 수의 병렬 데이터 신호를 출력한다.
이를 좀 더 상세히 설명하면, 예를 들어, 상기 출력 신호 변환 장치(DO11)는 상기 직렬 데이터 신호(CPS1)를 상기 복수의 병렬 데이터 신호들(CP1∼CPK)로 변환하여 출력한다. 또, 상기 입력 신호 변환 장치(DI11)가 10개의 상기 병렬 데이터 신호들(DR1∼DR10)을 수신하는 경우, 상기 출력 신호 변환 장치(D011) 역시 10개의 상기 병렬 데이터 신호(CP1∼CP10)를 출력한다. 그 결과, 상기 비교기(622)에 저주파수의 상기 병렬 데이터 신호들(CP1∼CPK,..,CPM∼CPN)이 입력된다.
상기 복수의 입력 신호 변환 장치들(DI11∼DI1T,...,DIS1∼DIST) 각각은 상기 제1 컨트롤러(630)로부터 출력되는 상기 제1 CMOS 신호(CMOS1)에 응답하여 초기화된다. 또, 상기 복수의 입력 신호 변환 장치들(DI11∼DI1T,...,DIS1∼DIST) 각각은 상기 제1 CMOS 신호(CMOS1)에 의해 프로그램되어 인에이블되거나 또는 디세이블되고, 출력 지연 시간이 설정된다.
여기에서, 상기 제1 CMOS 신호(CMOS1)에는 상기 복수의 입력 신호 변환 장치들(DI11∼DI1T,...,DIS1∼DIST) 각각에 대한 ID 신호가 포함된다. 따라서, 상기 복수의 입력 신호 변환 장치들(DI11∼DI1T,...,DIS1∼DIST)은 자신의 ID 신호를 포함하는 상기 제1 CMOS 신호(CMOS1)에 의해 프로그램될 수 있다.
상기 복수의 출력 신호 변환 장치들(DO11∼DO1T,...,DOS1∼DOST) 각각은 상기 제2 컨트롤러(640)로부터 출력되는 상기 CMOS 신호(CMOS2)에 응답하여 초기화된다. 또, 상기 복수의 출력 신호 변환 장치들(DO11∼DO1T,...,DOS1∼DOST) 각각은 상기 CMOS 신호(CMOS2)에 의해 프로그램되어 인에이블되거나 또는 디세이블되고, 출력 지연 시간이 설정된다.
여기에서, 상기 CMOS 신호(CMOS2)에는 상기 복수의 출력 신호 변환 장치들(DO11∼DO1T,...,DOS1∼DOST) 각각에 대한 ID 신호가 포함된다. 따라서, 상기 복수의 출력 신호 변환 장치들(DO11∼DO1T,...,DOS1∼DOST)은 자신의 ID 신호를 포함하는 상기 CMOS 신호(CMOS2)에 의해 프로그램될 수 있다.
도 6에서 상기 제1 컨트롤러(630)와 상기 입력 신호 변환 장치들(DI11∼DI1T,...,DIS1∼DIST)이 하나의 라인을 통하여 연결된 것으로 도시되었지만, 상기 CMOS 신호(COMS1)인 클럭 신호(SCK), 커맨드 신호(CMD), 및 데이터 신호(SIO)를 각각 전송하는 복수의 라인들을 통하여 연결될 수 있다. 이와 마찬가지로, 상기 제2 컨트롤러(640)와 상기 출력 신호 변환 장치들(DO11∼DO1T,...,DOS1∼DOST) 또한 복수의 라인들을 통하여 연결될 수 있다.
상기 복수의 입력 신호 변환 장치들(DI11∼DI1T,...,DIS1∼DIST) 각각의 구성 및 구체적인 동작 설명은 도 3a 및 도 3b에 도시된 입력 신호 변환 장치(SDI1)와 동일하므로 생략된다. 또, 상기 복수의 출력 신호 변환 장치들(DO11∼DO1T,...,DOS1∼DOST) 각각의 구성 및 구체적인 동작 설명은 도 4a 및 도 4b에 도시된 출력 신호 변환 장치(SDO1)와 동일하므로 생략된다.
다음으로, 상기와 같이 구성된 테스트 장치(600)에 의해 상기 반도체 메모리 장치들(D1∼DS)이 테스트되는 과정을 도 6 내지 도 8을 참고하여 설명한다.
도 7은 도 6에 도시된 본 발명의 다른 실시예에 따른 테스트 패턴 신호의 주파수를 선택적으로 가변시키는 테스트 장치에 의한 테스트 과정을 나타내는 플로우차트이고, 도 8은 도 7에 도시된 반도체 메모리 장치들의 동작 성능 평가 과정을 상세히 나타내는 플로우차트이다.
먼저, 도 7을 참고하면, 메인 테스트 장치(601)로부터 출력될 테스트 패턴 신호, 즉, 상기 병렬 데이터 신호들(DR1∼DRN)의 수를 결정한다(1210). 결정된 상기 병렬 데이터 신호들(DR1∼DRN)의 수에 기초하여 메인 테스트 장치(601)와 입력 주파수 변환부들(FI1∼FIS) 및 출력 주파수 변환부들(FO1∼FOS)을 외부의 공통 데이터 라인들(CWI1∼CWIT, CWO1∼COWT)로 연결한다(1220).
이를 좀 더 상세히 설명하면, 테스트될 반도체 메모리 장치들(D1∼DS)의 동작 주파수와 상기 병렬 데이터 신호들(DR1∼DRN)의 주파수에 따라 상기 입력 주파수 변환부들(FI1∼FIS) 각각의 입력 신호 변환 장치들(DI11∼DI1T,...,DIS1∼DIST)에 입력될 상기 병렬 데이터 신호들(DR1∼DRN)의 수가 결정된다.
또, 상기 출력 주파수 변환부들(FO1∼FOS) 각각의 출력 신호 변환 장치들(DO11∼DO1T,...,DOS1∼DOST)의 출력 신호들의 수는 결정된 상기 병렬 데이터 신호들(DR1∼DRN)의 수와 동일하게 설정된다.
예를 들어, 상기 메인 테스트 장치(601)가 250MHz의 상기 병렬 데이터 신호들(DR1∼DRN)을 출력한다고 가정하자. 또, 상기 반도체 메모리 장치들(D1∼DS)의 동작 주파수가 5Gbps인 것으로 가정하자. 이 때, 상기 입력 신호 변환 장치들(DI11∼DI1T,...,DIS1∼DIST) 각각에 20개씩의 상기 병렬 데이터 신호들(DR1∼DR20,...DRM∼DR(M+19))이 입력되도록, 상기 입력 신호 변환 장치들(DI11∼DI1T,...,DIS1∼DIST)의 입력 핀들(IP11∼IP1T,...,IPS1∼IPST)과 상기 메인 테스트 장치(601)의 드라이버(611)의 출력 핀들(612)이 외부의 공통 데이터 라인들(CWI1∼CWIT)로 연결될 수 있다.
또, 상기 출력 신호 변환 장치들(DO11∼DO1T,...,DOS1∼DOST) 각각이 20개씩의 병렬 데이터 신호들(CP1∼CP20,...,CPM∼CP(M+19))을 출력하도록, 상기 출력 신호 변환 장치들(DO11∼DO1T,...,DOS1∼DOST)의 상기 출력 핀들(COP1∼COPT)과 상기 메인 테스트 장치(601)의 비교기(621)의 입력 핀들(622)이 연결될 수 있다.
다음으로, 상기 메인 테스트 장치(601)가 상기 입력 주파수 변환부들(FI1∼FIS)과 상기 출력 주파수 변환부들(FO1∼FOS)의 제1 출력 지연 시간을 설정한다(1230). 이를 좀 더 상세히 설명하면, 상기 메인 테스트 장치(601)의 제1 컨트롤러(630)가 제1 CMOS 신호(CMOS1)를 출력한다. 상기 입력 주파수 변환부들(FI1∼FIS) 각각의 입력 신호 변환 장치들(DI11∼DI1T,...,DIS1∼DIST)은 상기 제1 CMOS 신호(CMOS1)에 의해 프로그램되어 상기 제1 출력 지연 시간이 설정된다.
이 때, 상기 제1 출력 지연 시간은 상기 복수의 입력 신호 변환 장치들(DI11∼DI1T,...,DIS1∼DIST)마다 각기 다르게 설정된다. 그 결과, 상기 반도체 메모리 장치들(D1∼DS)이 상기 입력 신호 변환 장치들(DI11∼DI1T,...,DIS1∼DIST)로부터 직렬 데이터 신호들(DRS1∼DRST)을 동일한 시점에 수신할 수 있다.
여기에서, 상기 제1 컨트롤러(630)는 상기 입력 신호 변환 장치들(DI11∼DI1T,...,DIS1∼DIST) 각각에 대해 상기 제1 CMOS 신호(CMOS1)를 출력한다. 즉, 상기 제1 컨트롤러(630)로부터 출력되는 상기 제1 CMOS 신호(CMOS1)에는 상기 입력 신호 변환 장치들(DI11∼DI1T,...,DIS1∼DIST) 각각에 대한 ID 신호가 포함된다. 따라서, 상기 입력 신호 변환 장치들(DI11∼DI1T,...,DIS1∼DIST)은 자신의 ID 신호를 포함하는 상기 제1 CMOS 신호(CMOS1)에 의해 프로그램될 수 있다.
또, 상기 메인 테스트 장치(601)의 제2 컨트롤러(640)가 제2 CMOS 신호(CMOS2)를 출력한다. 상기 제2 CMOS 신호(CMOS2) 역시 상기 출력 신호 변환 장치들(DO11∼DO1T,...,DOS1∼DOST) 각각에 대한 ID 신호가 포함된다. 따라서, 상기 출력 신호 변환 장치들(DO11∼DO1T,...,DOS1∼DOST)은 자신의 ID 신호를 포함하는 상기 제2 CMOS 신호(CMOS2)에 의해 프로그램될 수 있다.
상기 출력 신호 변환 장치들(DO11∼DO1T,...,DOS1∼DOST) 각각은 상기 제2 CMOS 신호(CMOS2)에 의해 프로그램되어 제1 출력 지연 시간이 설정된다.
이 때, 상기 제1 출력 지연 시간은 상기 복수의 출력 신호 변환 장치들(DO11∼DO1T,...,DOS1∼DOST)마다 각기 다르게 설정된다. 그 결과, 상기 복수의 출력 신호 변환 장치들(DO11∼DO1T,...,DOS1∼DOST)이 상기 반도체 메모리 장치들(D1∼DS)로부터 직렬 데이터 신호들(CPS1∼CPST)을 동일한 시점에 수신할 수 있다.
이 후, 각각의 상기 입력 주파수 변환부들(FI1∼FIS)과 각각의 상기 출력 주파수 변화부들(FO1∼FOS) 사이에 반도체 메모리 장치들(D1∼DS)을 연결한다(1240). 예를 들어 좀 더 상세히 설명하면, 상기 입력 주파수 변환부(FI1)의 상기 입력 신호 변환 장치들(DI11∼DI1T)의 출력단과 상기 반도체 메모리 장치(D1)의 입력단이 연결된다. 또, 상기 출력 주파수 변환부(FO1)의 상기 출력 신호 변환 장치들(DO11∼DO1T)의 입력단과 상기 반도체 메모리 장치(D1)의 출력단이 연결된다.
이 후, 상기 메인 테스트 장치(601)는 테스트 패턴 신호들, 즉, 상기 병렬 데이터 신호들(DR1∼DRK,...,DRM∼DRN)을 발생하여 상기 반도체 메모리 장치들(D1∼DS)의 동작 성능을 평가한다(1250). 여기에서, 도 8을 참고하여 상기 단계(1250)를 좀 더 상세히 설명한다.
먼저, 상기 제1 컨트롤러(630)가 상기 제1 CMOS 신호(CMOS1)를 출력하여, 상기 반도체 메모리 장치들(D1∼DS)에 연결된 상기 입력 주파수 변환부들(FI1∼FIS)을 모두 인에이블시킨다(1251). 이 후, 상기 드라이버(611)가 테스트 패턴 신호, 즉, 상기 병렬 데이터 신호들(DR1∼DRK,...,DRM∼DRN)을 상기 입력 주파수 변환부들(FI1∼FIS)에 인가한다(1252). 이 때, 상기 병렬 데이터 신호들(DR1∼DRK,...,DRM∼DRN)이 상기 입력 주파수 변환부들(FI1∼FIS) 전체에 동시에 입력된다.
상기 입력 주파수 변환부들(FI1∼FIS)에 의해 저주파수의 상기 병렬 데이터 신호들(DR1∼DRK,...,DRM∼DRN)이 고주파수의 직렬 데이터 신호들(DRS1∼DRST)로 변환된다. 상기 반도체 메모리 장치들(D1∼DS) 각각은 상기 직렬 데이터 신호들(DRS1∼DRST)에 응답하여 상기 직렬 데이터 신호들(CPS1∼CPST)을 출력한다.
상기 직렬 데이터 신호들(CPS1∼CPST)은 상기 출력 주파수 변환부들(FO1∼FOS)에 각각 인가된다. 상기 출력 주파수 변환부들(FO1∼FOS) 각각은 고주파수의 상기 직렬 데이터 신호들(CPS1∼CPST)을 저주파수의 상기 병렬 데이터 신호들(CP1∼CPK,...,CPM∼CPN)로 변환하여 출력한다.
이 후, 상기 제2 컨트롤러(640)는 상기 제2 CMOS 신호(CMOS2)를 출력하여, 상기 출력 주파수 변환부들(FO1∼FOS)을 하나씩 인에이블시킨다(1253). 여기에서, 상기 출력 주파수 변환부들(FO1∼FOS) 중 어느 하나가 인에이블될 때, 나머지 상기 출력 주파수 변환부들은 모두 디세이블된다.
상기 메인 테스트 장치(601)는 인에이블된 상기 출력 주파수 변환부의 출력 신호들을 수신하고, 대응하는 반도체 메모리 장치의 동작 성능을 평가한다(1254). 예를 들어 설명하면, 상기 출력 주파수 변환부(FO1)가 인에이블될 때, 상기 메인 테스트 장치(601)는 상기 출력 주파수 변환부(FO1)로부터 상기 병렬 데이터 신호들(CP1∼CPK,..,CPM∼CPN)을 수신한다. 상기 메인 테스트 장치(601)는 상기 병렬 데이터 신호들(CP1∼CPK,..,CPM∼CPN)을 기준 신호들과 비교하고, 상기 반도체 메모리 장치(D1)의 성능을 평가한다. 상기 메인 테스트 장치(601)는 평가될 반도체 메모리 장치가 존재하는지의 여부를 체크한다(1255). 상기 단계(1255)에서 평가될 반도체 메모리 장치가 존재할 때 상기 단계(1253)로 리턴 한다. 또, 상기 단계(1255)에서 평가될 반도체 메모리 장치가 존재하지 않는 경우 종료한다.
다시 도 7을 참고하면, 상기 입력 주파수 변환부들(FI1∼FIS)과 상기 출력 주파수 변환부들(FO1∼FOS)의 제2 출력 지연 시간을 가변시켜 상기 반도체 메모리 장치들(D1∼DS)의 입력과 출력의 유효 데이터 마진을 측정한다(1260).
이를 좀 더 상세히 설명하면, 상기 입력 주파수 변환부들(FI1∼FIS) 각각의 입력 신호 변환 장치들(DI11∼DI1T,...,DIS1∼DIST)은 상기 제1 CMOS 신호(CMOS1)에 의해 프로그램되어 상기 제2 출력 지연 시간이 설정된다.
이 때, 상기 제2 출력 지연 시간은 상기 입력 신호 변환 장치들(DI11∼DI1T,...,DIS1∼DIST)이 모두 동일하게 설정된다. 그 결과, 상기 반도체 메모리 장치들(D1∼DS)이 상기 직렬 데이터 신호들(DRS1∼DRST)을 수신하는 시간이 동시에 가변될 수 있다.
또, 상기 출력 주파수 변환부들(FO1∼FOS) 각각의 출력 신호 변환 장치들(DO11∼DO1T,...,DOS1∼DOST)은 상기 제2 CMOS 신호(CMOS2)에 의해 프로그램되어 상기 제2 출력 지연 시간이 설정된다.
이 때, 상기 제2 출력 지연 시간은 상기 출력 신호 변환 장치들(DO11∼DO1T,...,DOS1∼DOST)이 모두 동일하게 설정된다. 그 결과, 상기 출력 신호 변환 장치들(DO11∼DO1T,...,DOS1∼DOST)이 상기 직렬 데이터 신호들(CPS1∼CPST)을 수신하는 시간이 동시에 가변될 수 있다.
상기 단계(1253)와 유사하게, 상기 단계(1254)에서 상기 입력 주파수 변환부들(FI1∼FIS)은 상기 제1 COMS 신호(CMOS1)에 응답하여 동시에 인에이블되고, 상기 출력 주파수 변환부들(FO1∼FOS)은 상기 제2 COMS 신호(CMOS2)에 응답하여 하나씩 인에이블된다. 그 결과, 상기 메인 테스트 장치(601)는 하나의 반도체 메모리 장치 단위로 유효 데이터 마진을 측정할 수 있다.
도 9는 본 발명의 또 다른 실시예들에 따른 테스트 패턴 신호의 주파수를 선택적으로 가변시키는 테스트 장치(700)와 반도체 메모리 장치들(D1∼DS)을 나타내는 도면이다.
도 9에서, 상기 테스트 장치(700)는 메인 테스트 장치(701), 복수의 입력 주파수 변환부들(FI1∼FIS), 및 복수의 출력 주파수 변환부들(FO1∼FOS)을 포함한다.
여기에서, 상기 테스트 장치(700)는 후술하는 차이점을 제외하고 도 6의 상기 테스트 장치(600)와 실질적으로 동일하므로, 상기 테스트 장치(700)의 구성 및 구체적인 동작 설명은 생략된다.
도 9에서는 테스트될 반도체 메모리 장치들(D1∼DS)이 입출력 기능을 가지는 입출력 핀들을 구비할 때, 상기 반도체 메모리 장치들(D1∼DS)과 상기 테스트 장치(700)가 도시된다. 이 경우, 상기 복수의 입력 주파수 변환부들(FI1∼FIS)의 출력과 상기 복수의 출력 주파수 변환부들(FO1∼FOS)의 입력이 함께 상기 반도체 메모리 장치들(D1∼DS)의 입출력 핀들(D1P∼DSP)에 연결된다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기한 것과 같이, 본 발명에 따른 테스트 장치 및 그 테스트 방법은 테스트 패턴 신호의 주파수를 선택적으로 가변시켜 높은 동작 주파수를 가지는 반도체 메모리 장치를 테스트할 수 있는 효과가 있다.
또, 본 발명에 따른 테스트 장치 및 그 테스트 방법은 다양한 동작 주파수를 가지는 반도체 메모리 장치를 테스트할 수 있으므로 테스트 비용을 절감시킬 수 있는 효과가 있다.
또한, 본 발명에 따른 테스트 장치 및 그 테스트 방법은 복수의 반도체 메모리 장치들을 동시에 테스트할 수 있는 효과가 있다.
도 1은 종래 기술에 따른 테스트 장치와 반도체 메모리 장치를 나타내는 도면이다.
도 2는 본 발명의 일실시예에 따른 테스트 패턴 신호의 주파수를 선택적으로 가변시키는 테스트 장치와 반도체 메모리 장치를 나타내는 도면이다.
도 3a는 본 발명의 일실시예에 따른 입력 신호 변환 장치를 상세히 나타내는 도면이다.
도 3b는 본 발명의 다른 실시예에 따른 입력 신호 변환 장치를 상세히 나타내는 도면이다.
도 4a는 본 발명의 일실시예에 따른 출력 신호 변환 장치를 상세히 나타내는 도면이다.
도 4b는 본 발명의 다른 실시예에 따른 출력 신호 변환 장치를 상세히 나타내는 도면이다.
도 5는 본 발명의 일실시예에 따른 테스트 패턴 신호의 주파수를 선택적으로 가변시키는 테스트 장치에 의한 반도체 메모리 장치의 테스트 과정을 나타내는 플로우차트이다.
도 6은 본 발명의 다른 실시예에 따른 테스트 패턴 신호의 주파수를 선택적으로 가변시키는 테스트 장치와 반도체 메모리 장치들을 나타내는 도면이다.
도 7은 본 발명의 다른 실시예에 따른 테스트 패턴 신호의 주파수를 선택적으로 가변시키는 테스트 장치에 의한 반도체 메모리 장치들의 테스트 과정을 나타내는 플로우차트이다.
도 8은 도 7에 도시된 반도체 메모리 장치들의 동작 성능 평가 과정을 상세히 나타내는 플로우차트이다.
도 9는 본 발명의 또 다른 실시예들에 따른 테스트 패턴 신호의 주파수를 선택적으로 가변시키는 테스트 장치와 반도체 메모리 장치들을 나타내는 도면이다.

Claims (46)

  1. 제1 주파수의 제1 입력 테스트 패턴 신호들, 제1 프로그램 제어신호, 및 제2 프로그램 제어신호를 발생하고, 상기 제1 주파수의 제1 출력 테스트 패턴 신호들을 수신하여 반도체 메모리 장치의 동작 성능을 평가하는 메인 테스트 장치;
    상기 제1 프로그램 제어신호에 응답하여 상기 제1 입력 테스트 패턴 신호들을 제2 주파수의 제2 입력 테스트 패턴 신호들로 변환하여 상기 반도체 메모리 장치에 인가하는 입력 주파수 변환부; 및
    상기 제2 프로그램 제어신호에 응답하여 상기 반도체 메모리 장치로부터 수신되는 상기 제2 주파수의 제2 출력 테스트 패턴 신호들을 상기 제1 출력 테스트 패턴 신호들로 변환하여 출력하는 출력 주파수 변환부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 장치.
  2. 제1항에 있어서,
    상기 제1 입력 테스트 패턴 신호들은 제1 병렬 데이터 신호들이고, 상기 제2 입력 테스트 패턴 신호들은 제1 직렬 데이터 신호들이고,
    상기 입력 주파수 변환부는,
    소정 수의 상기 제1 병렬 데이터 신호들을 각각 수신하고 상기 제1 직렬 데이터 신호를 각각 출력하는 복수의 입력 신호 변환 장치들을 구비하고,
    상기 제1 출력 테스트 패턴 신호들은 제2 병렬 데이터 신호들이고, 상기 제2 출력 테스트 패턴 신호들은 제2 직렬 데이터 신호들이고,
    상기 출력 주파수 변환부는,
    상기 제2 직렬 데이터 신호를 각각 수신하고 소정 수의 상기 제2 병렬 데이터 신호들을 각각 출력하는 복수의 출력 신호 변환 장치들을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 장치.
  3. 제2항에 있어서, 상기 복수의 입력 신호 변환 장치들 각각은,
    상기 제1 프로그램 제어신호에 응답하여 프로그램되고, 제1 및 제2 제어신호들을 출력하는 컨트롤 레지스터;
    상기 제1 제어신호에 응답하여 인에이블되거나 또는 디세이블되고, 인에이블될 때 소정 수의 상기 제1 병렬 데이터 신호들을 상기 제1 직렬 데이터 신호로 변환하여 출력하는 직렬 변환부; 및
    상기 제2 제어신호에 응답하여 제1 지연 시간이 설정되고, 상기 제1 직렬 데이터 신호를 상기 제1 지연 시간 동안 지연시켜 출력하는 제1 지연 소자를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 장치.
  4. 제3항에 있어서,
    상기 제1 지연 소자의 상기 제1 지연 시간은 상기 복수의 입력 신호 변환 장치들이 서로 다르게 설정되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 장치.
  5. 제4항에 있어서,
    상기 컨트롤 레지스터는 제3 제어신호를 더 출력하고,
    상기 복수의 입력 신호 변환 장치들 각각은 상기 제3 제어신호에 응답하여 제2 지연 시간이 설정되고, 상기 제1 지연 시간 동안 지연된 상기 제1 직렬 데이터 신호를 상기 제2 지연 시간 동안 지연시켜 출력하는 제2 지연 소자를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 장치.
  6. 제5항에 있어서,
    상기 제2 지연 소자의 상기 제2 지연 시간은 상기 복수의 입력 신호 변환 장치들이 서로 동일하게 설정되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 장치.
  7. 제6항에 있어서,
    상기 복수의 입력 신호 변환 장치들 각각에 입력되는 상기 제1 병렬 데이터 신호들의 수는 상기 제1 병렬 데이터 신호들의 주파수와 테스트될 상기 반도체 메모리 장치의 동작 주파수에 따라 결정되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 장치.
  8. 제7항에 있어서,
    상기 제1 프로그램 제어신호는 상기 복수의 입력 신호 변환 장치들 각각에 대한 식별 신호를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 장치.
  9. 제2항에 있어서, 상기 복수의 출력 신호 변환 장치들 각각은,
    상기 제2 프로그램 제어신호에 응답하여 프로그램되고, 제1 및 제2 제어신호들을 출력하는 컨트롤 레지스터;
    상기 제2 제어신호에 응답하여 제1 지연 시간이 설정되고, 상기 제2 직렬 데이터 신호를 상기 제1 지연 시간 동안 지연시켜 출력하는 제1 지연 소자; 및
    상기 제1 제어신호에 응답하여 인에이블되거나 또는 디세이블되고, 인에이블될 때 상기 제1 지연 소자로부터 수신되는 상기 제2 직렬 데이터 신호를 소정 수의 상기 제2 병렬 데이터 신호들로 변환하여 출력하는 병렬 변환부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 장치.
  10. 제9항에 있어서,
    상기 제1 지연 소자의 상기 제1 지연 시간은 상기 복수의 출력 신호 변환 장치들이 서로 다르게 설정되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 장치.
  11. 제10항에 있어서,
    상기 컨트롤 레지스터는 제3 제어신호를 더 출력하고,
    상기 복수의 입력 신호 변환 장치들 각각은 상기 제3 제어신호에 응답하여 제2 지연 시간이 설정되고, 상기 제1 지연 시간 동안 지연된 상기 제2 직렬 데이터 신호를 상기 제2 지연 시간 동안 지연시켜 출력하는 제2 지연 소자를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 장치.
  12. 제11항에 있어서,
    상기 제2 지연 소자의 상기 제2 지연 시간은 상기 복수의 출력 신호 변환 장치들이 서로 동일하게 설정되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 장치.
  13. 제12항에 있어서,
    상기 복수의 출력 신호 변환 장치들 각각으로부터 출력되는 상기 제2 병렬 데이터 신호들의 수는 상기 제2 병렬 데이터 신호들의 주파수와 테스트될 상기 반도체 메모리 장치의 동작 주파수에 따라 결정되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 장치.
  14. 제13항에 있어서,
    상기 제2 프로그램 제어신호는 상기 복수의 출력 신호 변환 장치들 각각에 대한 식별 신호를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 장치.
  15. 제2항에 있어서, 상기 메인 테스트 장치는,
    상기 제1 입력 테스트 패턴 신호들을 발생하는 테스트 신호 발생부;
    상기 제1 출력 테스트 패턴 신호들을 수신하여 반도체 메모리 장치의 동작 성능을 평가하는 결함 분석부;
    제1 논리신호와 제2 논리신호를 발생하는 논리신호 발생부;
    상기 제1 논리신호에 응답하여 상기 제1 프로그램 제어신호를 출력하는 제1 컨트롤러; 및
    상기 제2 논리신호에 응답하여 상기 제2 프로그램 제어신호를 출력하는 제2 컨트롤러를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 장치.
  16. 제15항에 있어서, 상기 제1 컨트롤러와 상기 제2 컨트롤러는 모드 레지스터 셋 신호 발생기로 구현되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 장치.
  17. 제15항에 있어서, 상기 제1 컨트롤러와 상기 제2 컨트롤러는 CMOS 신호 발생기로 구현되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 장치.
  18. 제1 주파수의 제1 입력 테스트 패턴 신호들, 제1 프로그램 제어신호, 및 제2 프로그램 제어신호를 발생하고, 상기 제1 주파수의 제1 출력 테스트 패턴 신호들을 수신하여 반도체 메모리 장치들의 동작 성능을 평가하는 메인 테스트 장치;
    상기 제1 프로그램 제어신호에 응답하여 상기 제1 입력 테스트 패턴 신호들을 제2 주파수의 제2 입력 테스트 패턴 신호들로 변환하여 상기 반도체 메모리 장치들에 인가하는 입력 주파수 변환부들; 및
    상기 제2 프로그램 제어신호에 응답하여 상기 반도체 메모리 장치들로부터 수신되는 상기 제2 주파수의 제2 출력 테스트 패턴 신호들을 상기 제1 출력 테스트 패턴 신호들로 변환하여 출력하는 출력 주파수 변환부들을 구비하고,
    상기 입력 주파수 변환부들은 상기 제1 프로그램 제어신호에 응답하여 동시에 인에이블되고,
    상기 제2 프로그램 제어신호에 응답하여 상기 출력 주파수 변환부들 중 어느 하나가 인에이블될 때, 나머지 상기 출력 주파수 변환부들은 모두 디세이블되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 장치.
  19. 제18항에 있어서,
    상기 제1 입력 테스트 패턴 신호들은 제1 병렬 데이터 신호들이고, 상기 제2 입력 테스트 패턴 신호들은 제1 직렬 데이터 신호들이고,
    상기 입력 주파수 변환부들 각각은,
    소정 수의 상기 제1 병렬 데이터 신호들을 각각 수신하고 상기 제1 직렬 데이터 신호를 각각 출력하는 복수의 입력 신호 변환 장치들을 구비하고,
    상기 제1 출력 테스트 패턴 신호들은 제2 병렬 데이터 신호들이고, 상기 제2 출력 테스트 패턴 신호들은 제2 직렬 데이터 신호들이고,
    상기 출력 주파수 변환부들 각각은,
    상기 제2 직렬 데이터 신호를 각각 수신하고 소정 수의 상기 제2 병렬 데이터 신호들을 각각 출력하는 복수의 출력 신호 변환 장치들을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 장치.
  20. 제19항에 있어서, 상기 복수의 입력 신호 변환 장치들 각각은,
    상기 제1 프로그램 제어신호에 응답하여 프로그램되고, 제1 및 제2 제어신호들을 출력하는 컨트롤 레지스터;
    상기 제1 제어신호에 응답하여 인에이블되거나 또는 디세이블되고, 인에이블될 때 소정 수의 상기 제1 병렬 데이터 신호들을 상기 제1 직렬 데이터 신호로 변환하여 출력하는 직렬 변환부; 및
    상기 제2 제어신호에 응답하여 제1 지연 시간이 설정되고, 상기 제1 직렬 데이터 신호를 상기 제1 지연 시간 동안 지연시켜 출력하는 제1 지연 소자를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 장치.
  21. 제20항에 있어서,
    상기 제1 지연 소자의 상기 제1 지연 시간은 상기 복수의 입력 신호 변환 장치들이 서로 다르게 설정되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 장치.
  22. 제21항에 있어서,
    상기 컨트롤 레지스터는 제3 제어신호를 더 출력하고,
    상기 복수의 입력 신호 변환 장치들 각각은 상기 제3 제어신호에 응답하여 제2 지연 시간이 설정되고, 상기 제1 지연 시간 동안 지연된 상기 제1 직렬 데이터 신호를 상기 제2 지연 시간 동안 지연시켜 출력하는 제2 지연 소자를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 장치.
  23. 제22항에 있어서,
    상기 제2 지연 소자의 상기 제2 지연 시간은 상기 복수의 입력 신호 변환 장치들이 서로 동일하게 설정되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 장치.
  24. 제23항에 있어서,
    상기 복수의 입력 신호 변환 장치들 각각에 입력되는 상기 제1 병렬 데이터 신호들의 수는 상기 제1 병렬 데이터 신호들의 주파수와 테스트될 상기 반도체 메모리 장치의 동작 주파수에 따라 결정되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 장치.
  25. 제24항에 있어서,
    상기 제1 프로그램 제어신호는 상기 복수의 입력 신호 변환 장치들 각각에 대한 식별 신호를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 장치.
  26. 제19항에 있어서, 상기 복수의 출력 신호 변환 장치들 각각은,
    상기 제2 프로그램 제어신호에 응답하여 프로그램되고, 제1 및 제2 제어신호들을 출력하는 컨트롤 레지스터;
    상기 제2 제어신호에 응답하여 제1 지연 시간이 설정되고, 상기 제2 직렬 데이터 신호를 상기 제1 지연 시간 동안 지연시켜 출력하는 제1 지연 소자; 및
    상기 제1 제어신호에 응답하여 인에이블되거나 또는 디세이블되고, 인에이블될 때 상기 제1 지연 소자로부터 수신되는 상기 제2 직렬 데이터 신호를 소정 수의 상기 제2 병렬 데이터 신호들로 변환하여 출력하는 병렬 변환부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 장치.
  27. 제26항에 있어서,
    상기 제1 지연 소자의 상기 제1 지연 시간은 상기 복수의 출력 신호 변환 장치들이 서로 다르게 설정되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 장치.
  28. 제27항에 있어서,
    상기 컨트롤 레지스터는 제3 제어신호를 더 출력하고,
    상기 복수의 입력 신호 변환 장치들 각각은 상기 제3 제어신호에 응답하여 제2 지연 시간이 설정되고, 상기 제1 지연 시간 동안 지연된 상기 제2 직렬 데이터 신호를 상기 제2 지연 시간 동안 지연시켜 출력하는 제2 지연 소자를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 장치.
  29. 제28항에 있어서,
    상기 제2 지연 소자의 상기 제2 지연 시간은 상기 복수의 출력 신호 변환 장치들이 서로 동일하게 설정되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 장치.
  30. 제29항에 있어서,
    상기 복수의 출력 신호 변환 장치들 각각으로부터 출력되는 상기 제2 병렬 데이터 신호들의 수는 상기 제2 병렬 데이터 신호들의 주파수와 테스트될 상기 반도체 메모리 장치의 동작 주파수에 따라 결정되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 장치.
  31. 제30항에 있어서,
    상기 제2 프로그램 제어신호는 상기 복수의 출력 신호 변환 장치들 각각에 대한 식별 신호를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 장치.
  32. 제19항에 있어서, 상기 메인 테스트 장치는,
    상기 제1 입력 테스트 패턴 신호들을 발생하는 테스트 신호 발생부;
    상기 제1 출력 테스트 패턴 신호들을 수신하여 반도체 메모리 장치의 동작 성능을 평가하는 결함 분석부;
    제1 논리신호와 제2 논리신호를 발생하는 논리신호 발생부;
    상기 제1 논리신호에 응답하여 상기 제1 프로그램 제어신호를 출력하는 제1 컨트롤러; 및
    상기 제2 논리신호에 응답하여 상기 제2 프로그램 제어신호를 출력하는 제2 컨트롤러를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 장치.
  33. 제32항에 있어서, 상기 제1 컨트롤러와 상기 제2 컨트롤러는 모드 레지스터 셋 신호 발생기로 구현되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 장치.
  34. 제32항에 있어서, 상기 제1 컨트롤러와 상기 제2 컨트롤러는 CMOS 신호 발생기로 구현되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 장치.
  35. 제1 주파수의 제1 입력 테스트 패턴 신호들, 제1 프로그램 제어신호, 및 제2 프로그램 제어신호를 발생하고 상기 제1 주파수의 제1 출력 테스트 패턴 신호들을 수신하는 메인 테스트 장치, 상기 제1 입력 테스트 패턴 신호들을 제2 주파수의 제2 입력 테스트 패턴 신호들로 변환하여 반도체 메모리 장치에 인가하는 입력 주파수 변환부, 및 상기 반도체 메모리 장치로부터 수신되는 상기 제2 주파수의 제2 출력 테스트 패턴 신호들을 상기 제1 출력 테스트 패턴 신호들로 변환하는 출력 주파수 변환부를 구비하는 테스트 장치에 의한 반도체 메모리 장치의 테스트 방법에 있어서,
    (a) 발생될 상기 제1 입력 테스트 패턴 신호들의 수를 결정하는 단계;
    (b) 결정된 상기 제1 입력 테스트 패턴 신호들의 수에 기초하여, 상기 메인 테스트 장치와 상기 입력 주파수 변환부 및 상기 출력 주파수 변환부를 연결하는 단계;
    (c) 상기 제1 프로그램 제어신호와 상기 제2 프로그램 제어신호를 발생하여 상기 입력 주파수 변환부와 상기 출력 주파수 변환부의 제1 출력 지연 시간을 설정하는 단계;
    (d) 상기 입력 주파수 변환부와 상기 출력 주파수 변환부 사이에 상기 반도체 메모리 장치를 연결하는 단계; 및
    (e) 상기 제1 입력 테스트 패턴 신호들을 발생하고, 상기 제1 출력 테스트 패턴 신호들을 수신하여 상기 반도체 메모리 장치의 동작 성능을 평가하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  36. 제35항에 있어서,
    상기 제1 입력 테스트 패턴 신호들은 제1 병렬 데이터 신호들이고, 상기 제2 입력 테스트 패턴 신호들은 제1 직렬 데이터 신호들이고, 상기 제1 출력 테스트 패턴 신호들은 제2 병렬 데이터 신호들이고, 상기 제2 출력 테스트 패턴 신호들은 제2 직렬 데이터 신호들인 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  37. 제36항에 있어서,
    상기 입력 주파수 변환부의 상기 제1 출력 지연 시간은 상기 반도체 메모리 장치의 입력 핀들에 상기 제1 직렬 데이터 신호들이 동시에 입력되도록 설정되고,
    상기 출력 주파수 변환부의 상기 제1 출력 지연 시간은 상기 반도체 메모리 장치의 출력 핀들로부터 상기 제2 직렬 데이터 신호들이 동시에 출력되도록 설정되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  38. 제35항에 있어서,
    (f) 상기 제1 프로그램 제어신호와 상기 제2 프로그램 제어신호를 발생하여 상기 입력 주파수 변환부와 상기 출력 주파수 변환부의 제2 출력 지연 시간을 가변시키는 단계; 및
    (g) 상기 입력 주파수 변환부에 상기 제1 입력 테스트 패턴 신호들을 인가하고, 상기 출력 주파수 변환부로부터 상기 제1 출력 테스트 패턴 신호들을 수신하여 상기 반도체 메모리 장치의 유효 데이터 마진을 측정하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  39. 제38항에 있어서,
    상기 (f)단계에서, 상기 입력 주파수 변환부의 상기 제2 출력 지연 시간이 가변될 때, 상기 제1 직렬 데이터 신호들이 상기 반도체 메모리 장치의 입력 핀들에 입력되는 시간이 동일하게 가변되고, 상기 출력 주파수 변환부의 상기 제2 출력 지연 시간이 가변될 때, 상기 제2 직렬 데이터 신호들이 상기 반도체 메모리 장치의 출력 핀들로부터 출력되는 시간이 동일하게 가변되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  40. 제1 주파수의 제1 입력 테스트 패턴 신호들, 제1 프로그램 제어신호, 및 제2 프로그램 제어신호를 발생하고 상기 제1 주파수의 제1 출력 테스트 패턴 신호들을 수신하는 메인 테스트 장치, 상기 제1 입력 테스트 패턴 신호들을 제2 주파수의 제2 입력 테스트 패턴 신호들로 변환하여 반도체 메모리 장치들에 인가하는 입력 주파수 변환부들, 및 상기 반도체 메모리 장치들로부터 수신되는 상기 제2 주파수의 제2 출력 테스트 패턴 신호들을 상기 제1 출력 테스트 패턴 신호들로 변환하는 출력 주파수 변환부들을 구비하는 테스트 장치에 의한 반도체 메모리 장치의 테스트 방법에 있어서,
    (a) 발생될 상기 제1 입력 테스트 패턴 신호들의 수를 결정하는 단계;
    (b) 결정된 상기 제1 입력 테스트 패턴 신호들의 수에 기초하여, 상기 메인 테스트 장치와 상기 입력 주파수 변환부들 및 상기 출력 주파수 변환부들을 외부의 공통 데이터 라인들로 연결하는 단계;
    (c) 상기 제1 프로그램 제어신호와 상기 제2 프로그램 제어신호를 발생하여 상기 입력 주파수 변환부들과 상기 출력 주파수 변환부들의 제1 출력 지연 시간을 설정하는 단계;
    (d) 상기 입력 주파수 변환부들과 상기 출력 주파수 변환부들 사이에 상기 반도체 메모리 장치들을 연결하는 단계; 및
    (e) 상기 제1 입력 테스트 패턴 신호들을 발생하고, 상기 제1 출력 테스트 패턴 신호들을 수신하여 상기 반도체 메모리 장치의 동작 성능을 평가하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  41. 제40항에 있어서, 상기 (e)단계는,
    (e1) 상기 제1 프로그램 제어신호를 발생하여 상기 입력 주파수 변환부들을 모두 인에이블시키는 단계;
    (e2) 상기 입력 주파수 변환부들에 상기 제1 입력 테스트 패턴 신호들을 인가하는 단계;
    (e3) 상기 제2 프로그램 제어신호를 발생하여 상기 출력 주파수 변환부들을 하나씩 인에이블시키는 단계;
    (e4) 인에이블된 상기 출력 주파수 변환부로부터 상기 제1 출력 테스트 패턴 신호들을 수신하고, 대응하는 상기 반도체 메모리 장치의 동작 성능을 평가하는 단계; 및
    (e5) 평가될 상기 반도체 메모리 장치가 존재하지 않을 때까지 상기 (e3)단계 및 상기 (e4)단계를 반복하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  42. 제41항에 있어서,
    상기 제1 입력 테스트 패턴 신호들은 제1 병렬 데이터 신호들이고, 상기 제2 입력 테스트 패턴 신호들은 제1 직렬 데이터 신호들이고, 상기 제1 출력 테스트 패턴 신호들은 제2 병렬 데이터 신호들이고, 상기 제2 출력 테스트 패턴 신호들은 제2 직렬 데이터 신호들인 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  43. 제42항에 있어서,
    상기 입력 주파수 변환부들의 상기 제1 출력 지연 시간은 상기 반도체 메모리 장치들의 입력 핀들에 상기 제1 직렬 데이터 신호들이 동시에 입력되도록 설정되고,
    상기 출력 주파수 변환부의 상기 제1 출력 지연 시간은 상기 반도체 메모리 장치의 출력 핀들로부터 상기 제2 직렬 데이터 신호들이 동시에 출력되도록 설정되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  44. 제41항에 있어서,
    (f) 상기 제1 프로그램 제어신호와 상기 제2 프로그램 제어신호를 발생하여 상기 입력 주파수 변환부들과 상기 출력 주파수 변환부들의 제2 출력 지연 시간을 가변시키는 단계; 및
    (g) 상기 입력 주파수 변환부들에 상기 제1 입력 테스트 패턴 신호들을 인가하고, 상기 출력 주파수 변환부들로부터 상기 제1 출력 테스트 패턴 신호들을 수신하여 상기 반도체 메모리 장치의 유효 데이터 마진을 측정하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  45. 제44항에 있어서, 상기 (g)단계는,
    (g1) 상기 제1 프로그램 제어신호를 발생하여 상기 입력 주파수 변환부들을 모두 인에이블시키는 단계;
    (g2) 상기 입력 주파수 변환부들에 상기 제1 입력 테스트 패턴 신호들을 인가하는 단계;
    (g3) 상기 제2 프로그램 제어신호를 발생하여 상기 출력 주파수 변환부들을 하나씩 인에이블시키는 단계;
    (g4) 인에이블된 상기 출력 주파수 변환부로부터 상기 제1 출력 테스트 패턴 신호들을 수신하고, 대응하는 상기 반도체 메모리 장치의 동작 성능을 평가하는 단계; 및
    (g5) 평가될 상기 반도체 메모리 장치가 존재하지 않을 때까지 상기 (e3)단계 및 상기 (e4)단계를 반복하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  46. 제45항에 있어서,
    상기 (f)단계에서, 상기 입력 주파수 변환부들의 상기 제2 출력 지연 시간이 가변될 때, 상기 제1 직렬 데이터 신호들이 상기 반도체 메모리 장치들의 입력 핀들에 입력되는 시간이 동일하게 가변되고, 상기 출력 주파수 변환부들의 상기 제2 출력 지연 시간이 가변될 때, 상기 제2 직렬 데이터 신호들이 상기 반도체 메모리 장치들의 출력 핀들로부터 출력되는 시간이 동일하게 가변되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070240013A1 (en) * 2006-01-27 2007-10-11 Sony Computer Entertainment Inc. Methods And Apparatus For Managing Defective Processors Through Clock Programming
KR100752657B1 (ko) * 2006-02-28 2007-08-29 삼성전자주식회사 Ｐｌｌ을 이용하여 메모리 액세스 타임을 테스트하는테스트 장치 및 테스트 방법
US7434121B2 (en) * 2006-05-30 2008-10-07 Infineon Technologies Flash Gmbh & Co. Kg Integrated memory device and method for its testing and manufacture
US7810005B1 (en) * 2006-11-01 2010-10-05 Credence Systems Corporation Method and system for correcting timing errors in high data rate automated test equipment
CN100490636C (zh) * 2006-11-16 2009-05-27 云南省农业科学院花卉研究所 利用幼胚离体挽救培养获得百合远缘杂种的方法
US7933132B2 (en) * 2008-04-29 2011-04-26 Fairchild Semiconductor Corporation Synchronizing frequency and phase of multiple variable frequency power converters
US7885129B2 (en) * 2008-05-28 2011-02-08 Macronix International Co., Ltd Memory chip and method for operating the same
TW201219806A (en) * 2010-11-12 2012-05-16 Raydium Semiconductor Corp Integrated circuit testing apparatus
KR20140109531A (ko) * 2013-02-27 2014-09-16 삼성전기주식회사 반도체 테스트 장치 및 반도체 테스트 방법
KR101522292B1 (ko) * 2013-07-31 2015-05-21 주식회사 유니테스트 메모리 테스트 동시 판정 시스템
US10547294B2 (en) * 2017-06-09 2020-01-28 Analog Devices, Inc. Deskew circuit for automated test systems
KR102533377B1 (ko) 2018-04-13 2023-05-18 삼성전자주식회사 로드 생성기를 포함하는 메모리 장치 및 그것을 동작시키는 방법
CN114564421B (zh) * 2022-01-20 2023-09-05 珠海亿智电子科技有限公司 一种高速内存训练的方法和系统

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1062504A (ja) * 1996-08-14 1998-03-06 Kawasaki Steel Corp 論理回路の高速動作検証方法及び集積回路
JP3169071B2 (ja) * 1998-04-27 2001-05-21 日本電気株式会社 同期型半導体記憶装置
JP2000091390A (ja) * 1998-09-14 2000-03-31 Tokyo Electron Ltd ウエハ一括試験装置
JP2001195899A (ja) * 2000-01-06 2001-07-19 Mitsubishi Electric Corp 半導体記憶装置
WO2001095117A2 (en) 2000-06-06 2001-12-13 Igor Anatolievich Abrosimov Data processing system for high speed memory test
JP4115676B2 (ja) * 2001-03-16 2008-07-09 株式会社東芝 半導体記憶装置
US6901546B2 (en) * 2001-06-07 2005-05-31 International Business Machines Corporation Enhanced debug scheme for LBIST
US6917215B2 (en) * 2002-08-30 2005-07-12 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit and memory test method

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