JP2008145361A - 半導体装置 - Google Patents

Abstract

【課題】シリアライザおよびデシリアライザを有した高速シリアル転送入出力部を備える半導体装置において、高性能なジッタ測定器を用いることなく、高速クロックのジッタ特性を高精度に測定することが可能な半導体装置を提供する。
【解決手段】ＴＸポートＴＰに内蔵されたパターン生成ロジック７において、データ信号を生成してシリアライザ３に与え、シリアライザ３の出力を、ＲＸポートＲＰのデシリアライザ５およびＣＤＲ回路６にループバックするパスを設けることで、高速シリアル転送入出力部１００内部でのジッタ測定を可能とするＢＩＳＴ構成を採用している。
【選択図】図４

Description

本発明は半導体装置に関し、特に、ジッタ測定回路を内蔵した高速シリアル転送入出力部を有する半導体装置に関する。

近年、ＰＣＩ Ｅｘｐｒｅｓｓ、ＳＡＴＡ−２、ＧＩＧＡ ｂｉｔ Ｅｔｈｅｒｎｅｔ（登録商標）など様々な規格の、高速シリアル転送入出力部を搭載した半導体チップが増加している。これは、システムのチップ間転送の高速化に伴い、従来のパラレルバス転送方式では、システムボード上のスキューが相対的に大きくなり、高速化が図れなくなってきたためである。

高速シリアル転送を実現するには、高速シリアル転送入出力部に、パラレルデータをシリアルデータに変換するシリアライザと、シリアルデータをパラレルデータに変換するデシリアライザとが必要になる。

このような、シリアライザおよびデシリアライザを有した構成の一例として、特許文献１の図３に示される構成が挙げられる。

特開２００６−２５０８２４号公報

以上説明したように、シリアライザおよびデシリアライザを有した高速シリアル転送入出力部を有する半導体チップでは、数Ｇｂｐｓの高速動作を行う。高速シリアル転送入出力部におけるＩ／Ｏ特性は、シリアルデータの出力タイミングを決定するために、シリアライザに与えられる高速クロックのジッタと、入力されたシリアルデータのデータ列から信号エッジを検出し、検出エッジのタイミングに基づいて生成される高速クロックのジッタとに依存する。従って、これらの高速クロックを生成する構成のジッタ特性を規格内に保つことが、正常なシステム動作を保証するために重要となる。

しかし、上述した高速クロックを生成する構成においては、製造上のばらつきに起因して、ジッタ特性が規格を満たさないものも発生する可能性があり、これらを有する半導体チップについては出荷前に確実に検出して出荷しないようにする必要がある。

規格で定められているジッタ特性はｐｓｅｃオーダーであり、精度の良い検出方法が求めらる一方で、高速シリアル転送入出力部は、民生機器向けの半導体チップにも搭載されるため、製造コスト、テストコストを抑える必要がある。

なお、特許文献１では、シリアライザおよびデシリアライザを有した送信ブロックと、シリアライザおよびデシリアライザを有した受信ブロックとが示され、受信ブロックにデータ解析部を備えることでエラーデータを検出する構成が開示されているが、上述した高速クロックのジッタについては考慮されていない。

従来は、外部に設けた高性能なジッタ測定器を用いて、高速シリアル転送入出力部の出力信号を直接に測定することでジッタを測定するが、ウェハ状態でのテスト（ウェハテスト）においては、通常はウェハにプロービングして測定を行うこととなり、接触点やプローブにおけるノイズが大きく、ジッタ特性を高精度に測定することは困難であった。このため、ウェハテストで不良品を検出できず、アセンブリ後のテストで検出された場合には、アセンブリコストの分だけ、コストが増大するという問題がある。

またアセンブリ後のテストにおいても、現在、量産テストで流通している性能のテスタでは、高精度のジッタ測定ができない。そのため、別途高性能ジッタ測定装置が必要となり、テストコストの増加に繋がる。

また、高速シリアル転送入出力部の出力信号を直接に測定する場合は、出力信号をプローブにより測定することが必要であるが、例えば、システムボード上に実装された状態ではプロービングが困難であり、測定不可能であった。

本発明は上記のような問題点を解消するためになされたもので、シリアライザおよびデシリアライザを有した高速シリアル転送入出力部を備える半導体装置において、高性能なジッタ測定器を用いることなく、高速クロックのジッタ特性を高精度に測定することが可能な半導体装置を提供することを目的とする。

本発明に係る１の実施の形態においては、以下の半導体装置が開示されている。すなわち、ジッタ測定テスト時には、ＴＸポートに内蔵されたパターン生成ロジックにおいて、データ信号を生成してシリアライザに与え、シリアライザの出力を、ＲＸポートのデシリアライザおよびＣＤＲ回路にループバックするパスを設けることで、高速シリアル転送入出力部内部でのジッタ測定を可能とするＢＩＳＴ構成を採用している。

上記実施の形態によれば、ウェハテストにおいてウェハにプロービングして測定を行う必要がなく、ジッタ特性を高精度に測定することが可能となり、ウェハテストにおいて確実に不良品を検出することが可能となる。このため、不良品にパッケージングを施す事態を防止して、アセンブリコストを削減することができる。

また、ＢＩＳＴ構成を採用することで、半導体チップ内部での閉じたテストが可能となる。

＜前提技術＞
発明の実施の形態の説明に先立って、前提技術として、シリアライザおよびデシリアライザを有した高速シリアル転送入出力部の基本的な構成および動作について、図１〜図３を用いて説明する。

図１は、一般的な高速シリアル転送入出力部９０の基本的な構成を示すブロック図である。図１に示すように、高速シリアル転送入出力部９０は、全２重通信（Full Duplex）の構成を採り、出力側をＴＸポートＴＰ、入力側をＲＸポートＲＰと呼ぶ。

ＴＸポートＴＰは、高速クロックＣＬＫ１（第１のクロック）を生成するＰＬＬ（Phase Locked Loop）回路４（第１のクロック生成部）と、ＰＬＬ回路４から出力される高速クロックＣＬＫ１を受けて、当該高速クロックＣＬＫ１の立ち上がりのタイミングで、パラレルデータであるＮビットの入力データＩＤをシリアルデータに変換して出力するシリアライザ３と、シリアライザ３から出力されるデータを受ける出力バッファ１（出力部）とを備えている。

なお、出力バッファ１は差動バッファとなっており、非反転出力および反転出力が、それぞれパッドＰＤ１およびＰＤ２（第１の端子部）に接続されている。

ＲＸポートＲＰは、入力バッファ２（入力部）と、入力バッファ２から出力されるデータＤ１を受けて、高速クロックＣＬＫ１を高速クロックＣＬＫ２（第２のクロック）として再生して出力するＣＤＲ（Clock Data Recovery）回路６（第２のクロック生成部）と、データＤ１を受けて、ＣＤＲ回路６で生成された高速クロックＣＬＫ２に基づいて、シリアルデータであるデータＤ１をパラレルデータに変換してＮビットの出力データＯＤとして出力するデシリアライザ５とを備えている。

なお、出力バッファ２は差動バッファとなっており、非反転入力および反転入力が、それぞれパッドＰＤ３およびＰＤ４に接続されている。

なお、図１においては、ＰＬＬ回路４から出力される高速クロックＣＬＫ１およびＣＤＲ回路６から出力される高速クロックＣＬＫ２がジッタを有することを模式的に示している。

ＰＬＬ回路４から出力される高速クロックＣＬＫ１のジッタは、シリアライザ３内部のフリップフロップを経由して、シリアライザ３から出力されるシリアルデータのジッタとして重畳される。

図２は、ＣＤＲ回路６におけるクロック再生動作を模式的に示す図であり、ＣＤＲ回路６は、データＤ１のデータ列からエッジを検出し、検出エッジのタイミングを基準として位相を９０度シフトした高速クロックＣＬＫ２を生成する。

図３は、デシリアライザ５の入力部の構成を示すブロック図である。図３に示すように、デシリアライザ５の入力部においては、例えば、フリップフロップＦＦ１およびＦＦ２を有したシフトレジスタを備え、高速クロックＣＬＫ２を用いてシフトレジスタによって入力データをキャプチャすることで、データＤ１を最もタイミングマージンのあるポイントでキャプチャすることができる。従って、正常にキャプチャできるかどうかは、ＣＤＲ回路６が出力する高速クロックＣＬＫ２のジッタ特性に依存する。

従って、高速クロックＣＬＫ１およびＣＬＫ２を生成するＰＬＬ回路４およびＣＤＲ回路６のジッタ特性が規格外である場合には、正常なシステム動作を保証することができないので、当該ＰＬＬ回路４およびＣＤＲ回路６を有するチップは不良品として扱うことになる。

以下、本発明に係る実施の形態１および２において、ＰＬＬ回路４およびＣＤＲ回路６のジッタ特性を検出可能な高速シリアル転送入出力部について説明する。

＜Ａ．実施の形態１＞
図４は、本発明に係る実施の形態１の高速シリアル転送入出力部１００の主要部の構成を示すブロック図である。なお、図１に示した高速シリアル転送入出力部９０と同一の構成については同一の符号を付し、重複する説明は省略する。

＜Ａ−１．装置構成および動作の概略＞
まず、図４を用いて高速シリアル転送入出力部１００の構成および概略動作について説明する。

高速シリアル転送入出力部１００においては、ジッタ測定テスト機能を有しており、当該ジッタ測定テスト機能は、所定のテストスタート信号ＴＳおよびテストモード選択信号ＴＭを受けて起動する。

すなわち、ジッタ測定テスト時には、ＴＸポートＴＰに内蔵されたパターン生成ロジック７において、データ信号を生成してシリアライザ３に与え、シリアライザ３の出力を、ＲＸポートＲＰのデシリアライザ５およびＣＤＲ回路６にループバックするパスを設けることで、高速シリアル転送入出力部１００内部でのジッタ測定を可能とするＢＩＳＴ（Built In Self Test）構成を採用している。

より具体的には、ジッタ測定テスト時に、ＴＸポートＴＰおよびＲＸポートＲＰにそれぞれ内蔵されたパターン生成ロジック７（パターン生成部）およびパターン比較ロジック８（パターン比較部）にテストスタート信号ＴＳが与えられると、パターン生成ロジック７ではＮビットのテストパターンＰ０（第１のパターン）を生成して出力する。当該テストパターンＰ０はセレクタＳＬ１を介してシリアライザ３に与えられる。

セレクタＳＬ１は、通常動作時には半導体チップ側から通常動作用入力を介して入力されるＮビットの入力データＩＤをシリアライザ３に与え、ジッタ測定テスト時にはＮビットのテストパターンＰ０をシリアライザ３に与えるようにテストモード選択信号ＴＭによって切り替え制御される。なお、以後の説明においては通常動作の説明は省略し、ジッタ測定テスト時の動作についてのみ説明する。

シリアライザ３に与えられたテストパターンＰ０は、シリアルデータに変換されてテストパターンＰ１（第２のパターン）として出力バッファ２およびセレクタＳＬ２に与えられる。セレクタＳＬ２に与えられたテストパターンＰ１は、セレクタＳＬ２を介して可変遅延素子ＶＤＬ１（第１の可変遅延素子）およびＣＤＲ回路６に与えられ、さらに可変遅延素子ＶＤＬ２（第２の可変遅延素子）を介してデシリアライザ５に与えられる。

セレクタＳＬ２は、通常動作時にはパッドＰＤ３およびＰＤ４を介して半導体チップ外部から高速シリアル転送入出力部１００に入力されるデータＤ１を、デシリアライザ５に与え、ジッタ測定テスト時には、シリアルデータに変換されたテストパターンＰ１をデシリアライザ５に与えるようにテストモード選択信号ＴＭによって切り替え制御される。

ＣＤＲ回路６はテストパターンＰ１を受けて、高速クロックＣＬＫ２を生成するが、当該高速クロックＣＬＫ２は、可変遅延素子ＶＤＬ１を介してデシリアライザ５に与えられることになる。

可変遅延素子ＶＤＬ１およびＶＤＬ２は、遅延制御信号ＤＬＣによって遅延時間を変更可能な遅延素子であり、片方ずつ動作させて、テストパターンＰ１あるいは高速クロックＣＬＫ２の位相を変更することで、テストパターンＰ１と高速クロックＣＬＫ２との相対的な位相関係を任意に変更する位相変更手段を構成する。

デシリアライザ５では、位相が変更されたテストパターンあるいは位相が変更された高速クロックＣＬＫ２を受けて、テストパターンＰ１をパラレルデータに変換し、Ｎビットの出力データＯＤとして出力する。

出力データＯＤは、通常動作用出力を介して半導体チップ側に与えられるとともに、パターン比較ロジック８に与えられる。

パターン比較ロジック８は、テストスタート信号ＴＳを受けて起動し、予め定めた比較用パターンと出力データＯＤとのパターン比較を行う。ここで、比較用パターンは、パターン生成ロジック７で生成したテストパターンＰ０に等しく、比較用パターンとの差異が大きな出力データＯＤについてはエラーデータと判断し、エラー計測ロジック９（エラー計測部）に比較結果情報を与える。

エラー計測ロジック９では、比較結果情報が所定量蓄積されるまで保持した後、エラー計測結果ＥＲとして出力する。

＜Ａ−２．ジッタ測定テスト＞
次に、図５〜図１１を用いて、高速シリアル転送入出力部１００におけるジッタ測定テストについて説明する。なお、図５に示す高速シリアル転送入出力部１００では、遅延制御信号ＤＬＣ、テストスタート信号ＴＳおよびテストモード選択信号ＴＭがテスト制御／観測用レジスタ群１０において生成される例を示しており、テスト制御／観測用レジスタ群１０は、エラー計測結果ＥＲも受ける構成となっている。また、テスト制御／観測用レジスタ群１０は、ＴＡＰ（Test Access Port）コントローラ１１との間で信号の授受を行うように構成され、ＴＡＰコントローラ１１はＴＡＰ１２を介して、半導体チップ外部との間で信号の授受を行う構成となっている。

ここで、ＴＡＰは、米国電気電子学会(IEEE)のIEEE規格1149.1「Standard Test Access Port and Boundary-Scan Architecture」として標準化したＪＴＡＧ規格に則したポートであり、半導体チップであれば標準的に備えるポートである。また、ＴＡＰコントローラは、ＴＡＰから供給される制御シーケンスに応答してクロックや制御信号を生成する装置であり、これも標準的に装備されている。

図６に、可変遅延素子ＶＤＬ１およびＶＤＬ２を接続したデシリアライザ５の入力部の構成を示す。図６に示すように、フリップフロップＦＦ１のデータ入力に、可変遅延素子ＶＤＬ１を介してデータＤ１（あるいはテストパターンＰ１）が与えられ、フリップフロップＦＦ１のクロック入力に、可変遅延素子ＶＤＬ２を介して高速クロックＣＬＫ２が与えられる構成となっている。

図７には、可変遅延素子ＶＤＬ１の構成をブロック図で示す。
図７に示すように、可変遅延素子ＶＤＬ１は、既知の遅延値を有するバッファ等の遅延素子ＤＬが直列に接続されるとともに、各遅延素子ＤＬの出力は、それぞれデータセレクタＤＳＬの入力ポートにも接続される構成となっている。この、直列に接続された複数の遅延素子ＤＬの入力端にデータＤ１（あるいはテストパターンＰ１）が与えられると、それぞれの遅延素子ＤＬから、遅延素子ＤＬの接続個数に応じて遅延された遅延データがデータセレクタＤＳＬに与えられることになる。

データセレクタＤＳＬは、遅延制御信号ＤＬＣによって、何れかの遅延素子ＤＬの出力を選択し、選択された遅延素子ＤＬの出力が、可変遅延素子ＶＤＬ１の出力データとして出力される。

ここで、遅延制御信号ＤＬＣは、例えば４ビットのデータで構成された場合は、"００００"〜"１１１１"までの１６階調の信号を構成することが可能であり、ＶＤＬコードと呼称する場合もある。

そして、例えば、遅延制御信号ＤＬＣが"０００１"の場合は、遅延素子ＤＬの１個分だけの遅延を有する遅延データを選択するものとし、遅延制御信号ＤＬＣが"００１０"の場合は、遅延素子ＤＬの２個分だけの遅延を有する遅延データを選択するものと設定すれば、遅延制御信号ＤＬＣが１階調上がるごとに、遅延素子ＤＬの１個分ずつの遅延を増やすことができる。

なお、遅延制御信号ＤＬＣが"００００"の場合は、データＤ１（あるいはテストパターンＰ１）が、遅延素子ＤＬを介さずに直接に接続された入力ポートを選択するように設定すれば、通常動作時にはデータＤ１を遅延させることなくデシリアライザ５に与えることができ、また、ジッタ測定テスト時において、高速クロックＣＬＫ２を遅延させる場合には、テストパターンＰ１を遅延させることなくデシリアライザ５に与えることができる。

なお、可変遅延素子ＶＤＬ２も構造は同じであり、入力データが高速クロックＣＬＫ２に代わるだけである。

以上の構成を踏まえて、ジッタ測定テストについて説明する。
図２を用いて説明したように、通常動作時には、ＣＤＲ回路６が、データＤ１のデータ列からエッジを検出し、検出エッジのタイミングを基準として位相を９０度シフトした高速クロックＣＬＫ２を生成し、デシリアライザ５では高速クロックＣＬＫ２を用いてデータＤ１をキャプチャするので、データＤ１を最もタイミングマージンのある中央部でキャプチャすることになる。

しかし、ジッタ測定テストにおいては、例えば、位相を９０度シフトさせた高速クロックＣＬＫ２を、可変遅延素子ＶＤＬ２によって位相を遅延させる方向にさらにシフトさせ、遅延させた高速クロックＣＬＫ２を用いて、デシリアライザ５でテストパターンＰ１をキャプチャさせる。

図８は、遅延させた高速クロックＣＬＫ２を用いて、デシリアライザ５でテストパターンＰ１をキャプチャさせる動作を模式的に示すタイミングチャートである。

図８においては、遅延させた高速クロックＣＬＫ２が、テストパターンＰ１のジッタ領域から外れた中央部ではなく、テストパターンＰ１のジッタ領域に近い部分をキャプチャする状態を示しており、高速クロックＣＬＫ２のジッタを有するエッジで、テストパターンＰ１のジッタ領域に近い部分をキャプチャすることから、キャプチャに不具合が生じ、デシリアライザ５におけるパラレル変換にも影響を及ぼすことが想定される。このため、Ｎビットの出力データＯＤは、パターン生成ロジック７で生成されたテストパターンＰ０とは異なったパターン、すなわちエラーパターンとなる。

また、ジッタ測定テストにおいては、テストパターンＰ１を、可変遅延素子ＶＤＬ１によって位相を遅延させる方向にシフトさせ、高速クロックＣＬＫ２を用いて、デシリアライザ５でテストパターンＰ１をキャプチャさせることも可能である。

図９は、高速クロックＣＬＫ２を用いて、遅延させたテストパターンＰ１をキャプチャさせる動作を模式的に示すタイミングチャートである。

図９においては、高速クロックＣＬＫ２が、遅延させたテストパターンＰ１のジッタ領域から外れた中央部ではなく、テストパターンＰ１のジッタ領域に近い部分をキャプチャする状態を示しており、高速クロックＣＬＫ２のジッタを有するエッジで、テストパターンＰ１のジッタ領域に近い部分をキャプチャすることから、キャプチャに不具合が生じ、デシリアライザ５におけるパラレル変換にも影響を及ぼすことが想定される。このため、Ｎビットの出力データＯＤは、パターン生成ロジック７で生成されたテストパターンＰ０とは異なったパターン、すなわちエラーパターンとなる。

図８および図９では、それぞれ高速クロックＣＬＫ２を大幅に遅延させた場合、およびテストパターンＰ１を大幅に遅延させた場合を示しているが、それぞれの遅延状態によっては、出力データＯＤがエラーパターンとはならない場合がある。

このエラーパターンが発生しない遅延状態は、ある一定の期間は引き続いて起こり、当該期間は高速クロックＣＬＫ２およびテストパターンＰ１の遅延時間をそれぞれ変化させることで規定することができる。ここで、上記一定の期間をパス領域と呼称する。

発明者は、パス領域が、高速クロックＣＬＫ１およびＣＬＫ２のジッタによって変動することに着目し、パス領域を検出することで、ＰＬＬ回路３およびＣＤＲ回路６のジッタ特性を検出するという技術思想に到達した。

図１０は、ジッタ測定テストの動作を示すフローチャートであり、図１１は、当該フローに基づいて得られたジッタ測定結果を示す図である。

以下、図５を参照しつつ、図１０および図１１を用いてジッタ測定テストの具体的な動作について説明する。

図１０に示すように、テスト制御／観測用レジスタ群１０からのテストモード選択信号ＴＭによってテストモードが選択されると（ステップＳ１）、遅延制御信号ＤＬＣ（ＶＤＬコード）を何れかの値に設定する（ステップＳ２）。この場合、まず、高速クロックＣＬＫ２およびテストパターンＰ１のどちらを遅延させるのかについても設定を行う。

ここでは、高速クロックＣＬＫ２を遅延させる場合で、ＶＤＬコードを"００００"に設定する。

そして、ステップＳ３においてテストスタート信号ＴＳをオンすると、パターン生成ロジック７からＮビットのテストパターンＰ０が出力され、セレクタＳＬ１を介してシリアライザ３に与えられてシリアル変換され、テストパターンＰ１として出力される。

テストパターンＰ１は、セレクタＳＬ２を介してデシリアライザ５およびＣＤＲ回路６に与えられ、デシリアライザ５でパラレル変換される。このとき、ＣＤＲ回路６に与えられたテストパターンＰ１に基づいて、テストパターンＰ１に対して位相が９０度シフトした高速クロックＣＬＫ２が生成される。

当該高速クロックＣＬＫ２は、可変遅延素子ＶＤＬ２に与えられるが、ＶＤＬコードが"００００"の場合は位相が遅延することなくデシリアライザ５に与えられる。

従って、高速クロックＣＬＫ２の位相は、テストパターンＰ１に対して９０度位相シフトしたポイントに調整され、キャプチャマージンの最も良いポイントとなり、パラレル変換されたＮビットの出力データＯＤは、テストパターンＰ０にほぼ一致するデータとなる。

出力データＯＤは、パターン比較ロジック８に与えられて比較用パターンと比較されるが、比較用パターンは、パターン生成ロジック７で生成したテストパターンＰ０に等しいので、両者は一致することになり、パスデータであると判断される。

なお、テストスタート信号ＴＳをオンしている期間は、パターン生成ロジック７からテストパターンＰ０が出力され、パターン比較ロジック８ではＮビットの出力データＯＤの波形のそれぞれについて比較動作を繰り返した後、テストスタート信号ＴＳをオフする（ステップＳ５）。

そして、パターン比較ロジック８での比較結果は、全てエラー計測ロジック９に与えられる。ＶＤＬコードが"００００"の場合は、エラーデータを検出する回数は０回であると考えられ、エラー計測ロジック９では、ＶＤＬコードが"００００"でのエラー検出回数は「０回」であるという比較結果情報を保持する（ステップＳ６）。なお、比較動作の繰り返し回数は任意に設定することができ、例えば１０００〜２０００回に設定される。

次に、ステップＳ７においてＶＤＬコードの変更回数が、予め定めた所定回数に達したか否か、すなわち可変遅延素子ＶＤＬ１またはＶＤＬ２における変更可能な遅延時間を全て適用したか否かについて判定を行い、所定回数に達していない場合は、ＶＤＬコードを１階調変更して設定し（ステップＳ２）、ステップＳ３以下の動作を繰り返す。

なお、ＶＤＬコードは、１階調ずつ順に変更すれば良いが、"００００"から始める必要はなく、"１１１１"から始めて"００００"で終わっても良いし、また、可変遅延素子ＶＤＬ１またはＶＤＬ２における変更可能な遅延時間を全て適用せずとも良く、例えば、途中から初めて途中で終わるなど、適用方法は限定されない。

一方、ステップＳ７においてＶＤＬコードの変更回数が所定回数に達したと判定された場合は、エラー計測ロジック９に保持された比較結果情報は、テスト制御／観測用レジスタ群１０に与えられ、ＴＡＰコントローラ１１からＴＡＰ１２を介して半導体チップ外部に出力され、外部のテスタ等（図示せず）を用いて、比較結果情報の解析が行われる。

なお、上記においては、ＶＤＬコードが"００００"の場合について説明したので、エラー検出回数は「０回」となったが、高速クロックＣＬＫ２が遅延して、キャプチャマージンの悪いポイント、すなわちテストパターンＰ１のジッタ領域に近いポイントでキャプチャすることになった場合には、出力データＯＤと比較用パターンとの比較結果が一致せず、パターン比較ロジック８において、エラーデータであると判断される回数が増える。

高速クロックＣＬＫ２を遅延させるテストが終了した後は、テストパターンＰ１を遅延させるテストを実行するが、テストフローは図１０を用いて説明したフローと同様である。

図１１は、高速クロックＣＬＫ２およびテストパターンＰ１を遅延させてそれぞれ得られた比較結果情報を解析して、両者をＶＤＬコードの変化に対するエラー検出回数のグラフとしてまとめて示した図である。

図１１においては、エラー検出回数が「０」を示すＶＤＬコードで規定される領域をパス領域とし、エラー検出回数が「０」以外を示すＶＤＬコードで規定される領域をジッタ領域として示している。

なお、図１１においては、エラー検出回数が「０」以外の場合にはジッタ領域として示したが、ジッタ領域とパス領域との判定閾値は任意に決めることができ、予め設定しても良いし、テストを行いながら変更しても良く、その場合は、テスト制御／観測用レジスタ群１０から判定閾値ＴＨとして、エラー計測ロジック９に与えるようにすれば良い。

また、エラー計測ロジック９を備えず、パターン比較ロジック８での比較結果情報を直接にテスト制御／観測用レジスタ群１０に与え、ＴＡＰ１２を介して外部に読み出し、エラー計測ロジック９によって実行していた処理を、外部のテスタによって実行させても良い。

図７のように、可変遅延素子ＶＤＬ１およびＶＤＬ２は、既知の遅延時間を有する遅延素子ＤＬを複数用いて構成されており、例えば、遅延制御信号（ＶＤＬコード）ＤＬＣが１階調上がるごとに、遅延素子ＤＬの１個分ずつの遅延を増やすように構成した場合は、ＶＤＬコードの変更回数と遅延素子ＤＬの１個分の遅延時間との積によってパス領域、すなわちデータを正常にキャプチャできるキャプチャ領域の絶対値を求めることができる。

遅延素子ＤＬの１個分の遅延時間が５０ｐsecである場合、ＶＤＬコードの変更回数が４回の場合、キャプチャ領域は２００ｐsecとなる。

このキャプチャ領域が、予め設定した時間より短い場合には、ＰＬＬ回路４およびＣＤＲ回路６はジッタ特性に問題があると判定することができ、当該ＰＬＬ回路４およびＣＤＲ回路６を有する半導体チップは、出荷対象から外す措置を採ることが可能になる。

＜Ａ−３．効果＞
以上説明したように、実施の形態１の高速シリアル転送入出力部１００においては、ジッタ測定テスト時には、ＴＸポートＴＰに内蔵されたパターン生成ロジック７において、データ信号を生成してシリアライザ３に与え、シリアライザ３の出力を、ＲＸポートＲＰのデシリアライザ５およびＣＤＲ回路６にループバックするパスを設けることで、高速シリアル転送入出力部１００内部でのジッタ測定を可能とするＢＩＳＴ構成を採用している。

このため、ウェハテストにおいてウェハにプロービングして測定を行う必要がなく、ジッタ特性を高精度に測定することが可能となり、ウェハテストにおいて確実に不良品を検出することが可能となる。このため、不良品にパッケージングを施す事態を防止して、アセンブリコストを削減することができる。

また、ＢＩＳＴ構成を採用することで、半導体チップ内部での閉じたテストが可能となり、測定系に依存せずに済む。

すなわち、高速シリアル転送入出力部１００に、パターン比較ロジック８およびエラー計測ロジック９を内蔵することで、エラーデータの検出および判定を行うので、外部に設けるテスタでは、比較結果情報を適宜読み出すだけであり、高性能なテスタ必要とせずにジッタ特性を測定することができ、テストコストの増加を防止することができる。

また、パッケージングを施した後に、ボード上に取り付けた状態でジッタ特性を測定することも可能となる。

また、テスト制御／観測用レジスタ群１０の制御およびデータの読み出しは、ＪＴＡＧ規格に則したＴＡＰ１２から、ＴＡＰコントローラ１１を介して行うので、ジッタ測定テストを行うために新たな入出力ピンを設ける必要がない。

なお、ＴＡＰ１２で対応可能な周波数は１０ＭＨｚ程度で動作は遅いが、ＴＡＰ１２を介して比較結果情報を読み出すには十分であり、高速シリアル転送入出力部１００に内蔵されたＢＩＳＴ構成において、ＧＨｚオーダーの周波数を有する信号に対してテストを行い、その結果を読み出すので、高速信号に対応したテスタが不要となる。

また、高速クロックＣＬＫ２およびテストパターンＰ１との相対的な位相関係を任意に変更する位相変更手段を、可変遅延素子ＶＤＬ１およびＶＤＬ２で構成するので、位相変更手段の実現が容易である。

＜Ａ−４．変形例１＞
高速シリアル転送入出力部１００においては、出力バッファ１および入力バッファ２よりも内側、すなわちパッドＰＤ１〜ＰＤ４が設けられた側とは反対側にセレクタＳＬ２を設け、セレクタＳＬ２に与えられたテストパターンＰ１を、セレクタＳＬ２を介して可変遅延素子ＶＤＬ１およびＣＤＲ回路６に与える構成、すなわち、ループバックパスを、出力バッファ１および入力バッファ２よりも内側に設ける構成を示した。

このように、ループバックパスを比較的余裕のある高速シリアル転送入出力部の内部に設けるようにすることで、ループバックパスの配設を容易に行うことができる。

しかし、この構成に限定されるものではなく、ループバックパスをフロントエンドＩ／Ｏ、すなわち出力バッファ１および入力バッファ２よりも外側に設ける構成を採用しても良い。

図１２には、ループバックパスを出力バッファ１および入力バッファ２とパッドＰＤ３およびＰＤ４との間に設けた高速シリアル転送入出力部１００Ａの構成を示す。なお、図４に示した高速シリアル転送入出力部１００と同一の構成については同一の符号を付し、重複する説明は省略する。

図１２に示すように、高速シリアル転送入出力部１００Ａにおいては、シリアライザ３から出力されたテストパターンＰ１は、出力バッファ１に与えられ、差動出力として出力される。出力バッファ１の非反転出力端子から出力されるテストパターンＰ１１は、パッドＰＤ１に入力されるとともに、セレクタＳＬ１１に入力され、出力バッファ１の反転出力端子から出力されるテストパターンＰ１２は、パッドＰＤ２に入力されるとともに、セレクタＳＬ１２に入力される。

ここで、セレクタＳＬ１１およびＳＬ１２は、セレクタＳＬ１とともに、テストモード選択信号ＴＭによって切り替え制御される。すなわち、セレクタＳＬ１１は、通常動作時にはパッドＰＤ３を介して半導体チップ外部から高速シリアル転送入出力部１００に入力されるデータを入力バッファ２の非反転入力端子に与え、ジッタ測定テスト時には、テストパターンＰ１１を入力バッファ２の非反転入力端子に与えるように切り替え制御される。

また、セレクタＳＬ１２は、通常動作時にはパッドＰＤ４を介して半導体チップ外部から高速シリアル転送入出力部１００に入力されるデータを入力バッファ２の反転入力端子に与え、ジッタ測定テスト時には、テストパターンＰ１２を入力バッファ２の反転入力端子に与えるように切り替え制御される。

なお、テストパターンＰ１１をセレクタＳＬ１１に与えるループパスＰＳ１には、高速信号接続のための容量性結合用のキャパシタＣ１が介挿され、テストパターンＰ１２をセレクタＳＬ１２に与えるループパスＰＳ２には、高速信号接続のための容量性結合用のキャパシタＣ２が介挿されている。

入力バッファ２に与えられた、テストパターンＰ１１およびＰ１２は、テストパターンＰ１として可変遅延素子ＶＤＬ１およびＣＤＲ回路６に与えられ、さらに可変遅延素子ＶＤＬ１を介してデシリアライザ５に与えられる。

このような構成を採ることで、フロントエンドＩ／Ｏを構成する出力バッファ１および入力バッファ２のジッタ特性も含めた測定が可能となり、より実使用状態に近い状態でのテストが可能となる。

＜Ａ−５．変形例２＞
ループバックパスをフロントエンドＩ／Ｏ、すなわち出力バッファ１および入力バッファ２よりも外側に設ける構成としては、図１３に示す高速シリアル転送入出力部１００Ｂのように、ループバックパスをパッドＰＤ１〜ＰＤ４の配設ラインよりも外側、すなわちウェハダイシングラインＤＬよりも外側に設けても良い。なお、図４に示した高速シリアル転送入出力部１００と同一の構成については同一の符号を付し、重複する説明は省略する。

図１３に示すように、高速シリアル転送入出力部１００Ｂにおいては、シリアライザ３から出力されたテストパターンＰ１は、出力バッファ１に与えられ、差動出力として出力される。出力バッファ１の非反転出力端子から出力されるテストパターンＰ１１は、パッドＰＤ１に入力され、出力バッファ１の反転出力端子から出力されるテストパターンＰ１２は、パッドＰＤ２に入力される。そして、パッドＰＤ１は、ウェハダイシングラインＤＬよりも外側に設けられたループパスＰＳ１を介してパッドＰＤ３に接続され、パッドＰＤ２は、ウェハダイシングラインＤＬよりも外側に設けられたループパスＰＳ２を介してパッドＰＤ４に接続される構成となっている。

なお、ループパスＰＳ１には、高速信号接続のための容量性結合用のキャパシタＣ１が介挿され、ループパスＰＳ２には、高速信号接続のための容量性結合用のキャパシタＣ２が介挿されている。

また、パッドＰＤ３およびＰＤ４は、それぞれ入力バッファ２の非反転入力端子および反転入力端子に接続され、入力バッファ２に与えられた、テストパターンＰ１１およびＰ１２は、テストパターンＰ１として可変遅延素子ＶＤＬ１およびＣＤＲ回路６に与えられ、さらに可変遅延素子ＶＤＬ１を介してデシリアライザ５に与えられる。

このような構成を採ることで、ウェハテスト時には、このループパスＰＳ１およびＰＳ２を用いてジッタ特性を測定することが可能となる。

また、ループバックパスを構成するためのセレクタは、セレクタＳＬ１のみで済むので、複数のセレクタを設けることによるコスト削減と、通常動作時のパスにセレクタが存在することによる影響を排除することができる。

なお、ウェハテスト後には、ウェハから半導体チップを個別に切り離すダイシングにより、ダイシングラインＤＬ上でループパスＰＳ１およびＰＳ２が切り離されることになる。

＜Ｂ．実施の形態２＞
図１４は、本発明に係る実施の形態２の高速シリアル転送入出力部２００の構成を示すブロック図である。なお、図４に示した高速シリアル転送入出力部１００と同一の構成については同一の符号を付し、重複する説明は省略する。

＜Ｂ−１．装置構成および動作＞
図１４に示す高速シリアル転送入出力部２００においては、セレクタＳＬ２に与えられたテストパターンＰ１は、セレクタＳＬ２を介してデシリアライザ５およびＣＤＲ回路６Ａに与えられる構成となっている。

ＣＤＲ回路６ＡはテストパターンＰ１および遅延制御信号ＤＬＣを受けて、高速クロックＣＬＫ２を生成し、当該高速クロックＣＬＫ２は、デシリアライザ５に与えられるが、ＣＤＲ回路６Ａには、高速クロックＣＬＫ２の位相を、テストパターンＰ１に対して９０度位相シフトさせるとともに、高速クロックＣＬＫ２の位相に遅延を与える機能も有している。

図１５に、ＣＤＲ回路６Ａの構成をブロック図で示す。
図１５に示すように、ＣＤＲ回路６Ａは、位相比較器ＰＣと、チャージポンプＣＰと、電圧制御発振器ＶＣＯとを備え、電圧制御発振器ＶＣＯが出力する高速クロックＣＬＫ２を、位相比較器ＰＣにフィードバックする構成となっている。なお、チャージポンプＣＰの出力と、電圧制御発振器ＶＣＯの入力とを接続するパスと接地電位との間には、直列に接続された抵抗Ｒ１およびキャパシタＣ１が介挿されて、ループフィルタＬＰを構成している。

位相比較器ＰＣは、テストパターンＰ１（通常動作時にはデータＤ１）および遅延制御信号ＤＬＣを受けて、高速クロックＣＬＫ２とテストパターンＰ１との位相比較を行い、その結果に基づいて、位相差を広げるアップ信号ＵＰおよび位相差を縮めるダウン信号ＤＮを調整してチャージポンプＣＰに与える。

位相比較器ＰＣ内には、シフトレジスタを構成するフリップフロップＦＦ３およびＦＦ４を備え、高速クロックＣＬＫ２は、フリップフロップＦＦ３のクロック入力に与えられるとともに、フリップフロップＦＦ４の反転クロック入力に与えられる。

そして、テストパターンＰ１は、フリップフロップＦＦ３のＤ入力に与えられ、フリップフロップＦＦ３のＱ出力は、フリップフロップＦＦ４のＤ入力に接続されている。

また、フリップフロップＦＦ３のＤ入力には、可変遅延素子ＶＤＬ１１（第１の可変遅延素子）の入力が接続され、フリップフロップＦＦ３のＱ出力には、可変遅延素子ＶＤＬ２１（第２の可変遅延素子）の入力が接続され、フリップフロップＦＦ４のＱ出力は、可変遅延素子ＶＤＬ２２（第３の可変遅延素子）の入力に接続されている。

可変遅延素子ＶＤＬ１１、ＶＤＬ２１およびＶＤＬ２２は、遅延制御信号ＤＬＣ１によって遅延時間が調整され、可変遅延素子ＶＤＬ２１およびＶＤＬ２２は、共通の遅延制御信号ＤＬＣ２によって制御される構成となっている。

可変遅延素子ＶＤＬ１１、ＶＤＬ２１およびＶＤＬ２２は、テストパターンＰ１と高速クロックＣＬＫ２との相対的な位相関係を任意に変更する位相変更手段を構成する。

そして、可変遅延素子ＶＤＬ１１の出力信号Ａは、２入力のイクスクルーシブＯＲゲートＧ１の一方の入力に与えられ、可変遅延素子ＶＤＬ２１の出力信号Ｂは、イクスクルーシブＯＲゲートＧ１の他方の入力に与えられる構成となっている。

また、可変遅延素子ＶＤＬ２１の出力信号Ｂは、２入力のイクスクルーシブＯＲゲートＧ２の一方の入力にも与えられ、可変遅延素子ＶＤＬ２２の出力信号Ｃは、イクスクルーシブＯＲゲートＧ２の他方の入力に与えられる構成となっている。

イクスクルーシブＯＲゲートＧ１の出力はアップ信号ＵＰとしてチャージポンプＣＰに与えられ、イクスクルーシブＯＲゲートＧ２の出力はダウン信号ＤＮとしてチャージポンプＣＰに与えられる。

ここで、図１６〜図１８を用いて位相比較器ＰＣの動作について説明する。
図１６は、位相比較器ＰＣにおいて、テストパターンＰ１に対して９０度位相シフトさせただけの高速クロックＣＬＫ２を発生させる動作を説明するタイミングチャートである。

この場合、可変遅延素子ＶＤＬ１１に与えられる遅延制御信号ＤＬＣ１および可変遅延素子ＶＤＬ２１、ＶＤＬ２２に与えられる遅延制御信号ＤＬＣ２は０（"００００"）であり、可変遅延素子ＶＤＬ１１、ＶＤＬ２１およびＶＤＬ２２は遅延を与えない状態である。この状態での可変遅延素子ＶＤＬ２１およびＶＤＬ２２の、それぞれの出力信号ＢおよびＣは、可変遅延素子ＶＤＬ２１の出力信号Ａに対して、９０度ずつ位相シフトした波形を有し、出力信号ＡおよびＢのイクスクルーシブＯＲによりアップ信号ＵＰを生成し、出力信号ＢおよびＣのイクスクルーシブＯＲによりダウン信号ＤＮを生成する。

すなわち、高速クロックＣＬＫ２とテストパターンＰ１との位相差が９０度以上であれば、アップ信号ＵＰのＨｉｇｈ状態の区間が延びる。

この結果を受けて、チャージポンプＣＰでは、アップ信号ＵＰのＨｉｇｈ状態の区間の長さに応じて、電圧制御発振器ＶＣＯに入力する電圧を調整する。電圧制御発振器ＶＣＯでは、チャージポンプＣＰからの入力電圧に応じて、高速クロックＣＬＫ２の周波数を一旦、高くする。これにより、フィードバックされる高速クロックＣＬＫ２の位相は早くなり、テストパターンＰ１との位相差が９０度に近づく。

逆に、高速クロックＣＬＫ２とテストパターンＰ１との位相差が９０度より小さければ、ダウン信号ＤＮのＨｉｇｈ状態の区間が延びる。

この結果を受けて、チャージポンプＣＰでは、ダウン信号ＤＮのＨｉｇｈ状態の区間の長さに応じて、電圧制御発振器ＶＣＯに入力する電圧を調整する。電圧制御発振器ＶＣＯでは、チャージポンプＣＰからの入力電圧に応じて、高速クロックＣＬＫ２の周波数を一旦、低くする。これにより、フィードバックされる高速クロックＣＬＫ２の位相は遅くなり、テストパターンＰ１との位相差が９０度に近づく。

最終的に、高速クロックＣＬＫ２とテストパターンＰ１との位相差が９０度となった時点で、アップ信号ＵＰのＨｉｇｈ状態の区間とダウン信号ＤＮのＨｉｇｈ状態の区間とが、同じ長さとなり、その時点の電圧制御発振器ＶＣＯの出力する高速クロックＣＬＫ２の位相と周波数で安定する。

図１７は、位相比較器ＰＣにおいて、テストパターンＰ１に対して９０度位相シフトさせた高速クロックＣＬＫ２の位相を、さらに遅らせる動作を説明するタイミングチャートである。

この場合、可変遅延素子ＶＤＬ１１に与えられる遅延制御信号ＤＬＣ１（ＶＤＬコード）をインクリメントして、出力信号Ａに所望の遅延を与えてオフセットする。

このオフセットによりダウン信号ＤＮのＨｉｇｈ状態の区間が延び、チャージポンプＣＰからの入力電圧が変更されて、電圧制御発振器ＶＣＯから出力される高速クロックＣＬＫ２の周波数が変更されるが、最終的にはオフセット分を補償するために、高速クロックＣＬＫ２の位相は、テストパターンＰ１からの９０度位相シフト分＋オフセット遅延分となるポイントで安定となる。図１７は、安定した状態でのタイミングチャートであり、アップ信号ＵＰおよびダウン信号ＤＮも対称的な信号として安定している。

図１８は、位相比較器ＰＣにおいて、テストパターンＰ１に対して９０度位相シフトさせた高速クロックＣＬＫ２の位相を早める動作を説明するタイミングチャートである。

この場合、可変遅延素子ＶＤＬ２１およびＶＤＬ２２に与えられる遅延制御信号ＤＬＣ２（ＶＤＬコード）をインクリメントして、出力信号ＢおよびＣに所望の遅延を与えてオフセットする。

このオフセットによりアップ信号ＵＰのＨｉｇｈ状態の区間が延び、チャージポンプＣＰからの入力電圧が変更されて、電圧制御発振器ＶＣＯから出力される高速クロックＣＬＫ２の周波数が変更されるが、最終的にはオフセット分を補償するために、高速クロックＣＬＫ２の位相は、テストパターンＰ１からの９０度位相シフト分−オフセット遅延分となるポイントで安定となる。図１８は、安定した状態でのタイミングチャートであり、アップ信号ＵＰおよびダウン信号ＤＮも対称的な信号として安定している。

このように、ＣＤＲ回路６Ａにおいては、位相比較器ＰＣ内に可変遅延素子ＶＤＬ１１、ＶＤＬ２１およびＶＤＬ２２を内蔵し、これらに与える遅延制御信号ＤＬＣを調整することで、高速クロックＣＬＫ２の位相を早めたり、遅延させることが可能であり、実施の形態１において説明した高速シリアル転送入出力部１００と同様に、図１１を用いて説明したジッタ測定結果を得ることができる。

＜Ｂ−２．効果＞
実施の形態２の高速シリアル転送入出力部２００においては、実施の形態１において説明した高速シリアル転送入出力部１００と同様に、ジッタ測定を可能とするＢＩＳＴ構成を採用しているので、高速シリアル転送入出力部１００と同様の効果を奏することは言うまでもないが、ＣＤＲ回路６Ａにおいて、可変遅延素子ＶＤＬ１１、ＶＤＬ２１およびＶＤＬ２２を内蔵して、高速クロックＣＬＫ２の位相のみを可変とする構成を採用している。

このため、通常動作時においてデータＤ１が可変遅延素子を含んだパスを通ることがなく、データＤ１が可変遅延素子を通ることにより、何らかの影響を受けるということが防止される。

また、データＤ１は、通常動作時もジッタ測定テスト時も同じパスを通るので、ジッタ測定テスト時において、通常動作時と同じ条件でのテストが可能となり、より実動作に近い測定が可能となるため、測定精度の向上が期待できる。

＜Ｂ−３．変形例＞
なお、本実施の形態の高速シリアル転送入出力部２００においても、図１２を用いて説明した高速シリアル転送入出力部１００Ａと同様に、ループバックパスをフロントエンドＩ／Ｏ、すなわち出力バッファ１および入力バッファ２よりも外側に設ける構成を採用しても良い。

また、図１３を用いて説明した高速シリアル転送入出力部１００Ｂと同様に、ループバックパスをパッドＰＤ１〜ＰＤ４の配設ラインよりも外側、すなわちウェハダイシングラインＤＬよりも外側に設けても良い。

本発明の前提技術となる高速シリアル転送入出力部の構成を説明するブロック図である。 ＣＤＲ回路におけるクロック再生動作を模式的に示すタイミングチャートである。 デシリアライザの入力部の構成を示すブロック図である。 本発明に係る実施の形態１の高速シリアル転送入出力部の主要部の構成を説明するブロック図である。 本発明に係る実施の形態１の高速シリアル転送入出力部の全体構成を説明するブロック図である。 デシリアライザの入力部の構成を示すブロック図である。 可変遅延素子の構成を示すブロック図である。 デシリアライザでテストパターンをキャプチャさせる動作を模式的に示すタイミングチャートである。 デシリアライザでテストパターンをキャプチャさせる動作を模式的に示すタイミングチャートである。 ジッタ測定テストの動作を示すフローチャートである。 ジッタ測定結果を示す図である。 本発明に係る実施の形態１の変形例１の構成を説明するブロック図である。 本発明に係る実施の形態１の変形例２の構成を説明するブロック図である。 本発明に係る実施の形態２の高速シリアル転送入出力部の主要部の構成を説明するブロック図である。 ＣＤＲ回路の構成を示すブロック図である。 ＣＤＲ回路において、テストパターンに対して９０度位相シフトさせた高速クロックを発生させる動作を説明するタイミングチャートである。 ＣＤＲ回路において、テストパターンに対して９０度位相シフトさせた高速クロックの位相を遅延させる動作を説明するタイミングチャートである。 ＣＤＲ回路において、テストパターンに対して９０度位相シフトさせた高速クロックの位相を早める動作を説明するタイミングチャートである。

符号の説明

１ 出力バッファ、２ 入力バッファ、４ ＰＬＬ回路、６ ＣＤＲ回路、ＶＤＬ１，ＶＤＬ２，ＶＤＬ１１，ＶＤＬ２１，ＶＤＬ２２ 可変遅延素子。

Claims (7)

1. 第１のクロックを生成する第１のクロック生成部と、
   前記第１のクロックのタイミングに基づいて、パラレルデータをシリアル変換するシリアライザと、
   第２のクロックを生成する第２のクロック生成部と、
   前記第２のクロックのタイミングに基づいて、シリアルデータをパラレル変換するデシリアライザと、
   前記パラレルデータとして、第１のパターンを生成するパターン生成部と、
   前記第１のパターンを受けた前記シリアライザが出力する第２のパターンを前記デシリアライザに与えるループバックパスと、
   前記第２のパターンを受けた前記デシリアライザが出力する出力データと、比較用パターンとのパターン比較を行うパターン比較部と、
   前記第２のパターンと前記第２のクロックとの相対的な位相関係を任意に変更する位相変更手段と、を有したシリアル転送入出力部を備え、
   前記位相変更手段によって、前記相対的な位相関係を変更するごとに、前記パターン比較部において前記出力データと前記比較用パターンとのパターン比較を行い、両者が不一致の場合をエラーデータとして判定する、半導体装置。
2. 前記シリアル転送入出力部は、
   前記パターン比較部から出力される前記エラーデータを受け、前記相対的な位相関係ごとの前記エラーデータの検出回数を計測するエラー計測部をさらに有し、
   前記エラー計測部は、
   前記相対的な位相関係ごとの前記エラーデータの検出回数の情報を外部に出力する、請求項１記載の半導体装置。
3. 前記位相変更手段は、
   前記第２のパターンを前記デシリアライザに与える経路上に介挿された第１の可変遅延素子と、
   前記第２のクロックを前記デシリアライザに与える経路上に介挿された第２の可変遅延素子と、を含み、
   前記第１の可変遅延素子によって、前記第２のパターンの位相を前記前記第２のクロックに対して遅延させる方向に変更し、
   前記第２の可変遅延素子によって、前記第２のクロックの位相を前記第２のパターンに対して遅延させる方向に変更することで、前記相対的な位相関係を変更する、請求項１記載の半導体装置。
4. 前記第２のクロック生成部は、前記第２のパターンを受けて、前記第１のクロックを前記第２のクロックとして再生して出力し、
   前記位相変更手段は、前記第２のクロック生成部に内蔵され、前記第２のクロックの位相を前記第２のパターンに対して、遅延させる方向および早める方向に変更することで、前記相対的な位相関係を変更する、請求項１記載の半導体装置。
5. 前記第２のクロック生成部は、
   前記第２のパターンを受けて、位相を９０度遅延させるようにシフトさせた第１の信号を出力する第１のフリップフロップと、
   前記第１の信号を受けて、位相を９０度遅延させるようにシフトさせた第２の信号を出力する第２のフリップフロップと、
   前記第２のパターンおよび前記第１の信号を受けて論理演算を行う第１の論理ゲートと、
   前記第１および第２の信号を受けて論理演算を行う第２の論理ゲートと、
   前記第１および第２の論理ゲートの出力信号に基づいて、周波数を調整して前記第２のクロックを出力する発振器と、を有し、
   前記前記第２のクロックは、前記第１および第２のフリップフロップのクロック入力にフィードバックされ、
   前記位相変更手段は、
   前記第２のパターンを前記第１の論理ゲートに与える経路に介挿され、前記第２のパターンを遅延させて、第１の遅延信号として出力する第１の可変遅延素子と、
   前記第１の信号を前記第１および第２の論理ゲートに与える経路に介挿され、前記第１の信号を遅延させて、第２の遅延信号として出力する第２の可変遅延素子と、
   前記第２の信号を前記第２の論理ゲートに与える経路に介挿され、前記第２の信号を遅延させて、第３の遅延信号として出力する第３の可変遅延素子と、を含み、
   前記第１の可変遅延素子によって、前記第１の遅延信号の位相を前記第２のクロックに対して遅延させる方向に変更することで、前記第２のクロックの位相を前記第２のパターンに対して遅延させる方向に変更し、
   前記第２および第３の可変遅延素子によって、前記第１および第２の遅延信号の位相を前記第２のクロックに対して遅延させる方向に変更することで、前記第２のクロックの位相を前記第２のパターンに対して進める方向に変更する、請求項３記載の半導体装置。
6. 前記シリアル転送入出力部は、
   前記シリアライザの出力を外部に出力する出力部と、
   外部からのデータを入力する入力部と、を有し、
   前記ループバックパスは、前記出力部および前記入力部よりも内側に設けられる、請求項１記載の半導体装置。
7. 前記シリアル転送入出力部は、
   前記シリアライザの出力を外部に出力する出力部と、
   外部からのデータを入力する入力部と、
   前記出力部の出力を受ける第１の端子部と、
   前記入力部に入力される前記データを受ける第２の端子部と、を有し、
   前記ループバックパスは、前記出力部および前記入力部と、第１および第２の端子部の配列との間に設けられる、請求項１記載の半導体装置。

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