JP2010261859A - 試験装置、試験方法、および、デバイス - Google Patents

Abstract

【課題】ジッタ等の測定結果の精度を向上する。
【解決手段】被試験デバイスを試験する試験装置であって、被試験デバイスは、与えられる基準クロックに基づいて位相の異なる複数の内部クロックを生成し、複数の内部クロックと略同一周波数の入力信号に対して所定の相対位相となる内部クロックを複数の内部クロックから選択し、選択した内部クロックに応じて入力信号をサンプリングする内部回路を有し、試験装置は、内部回路が選択する内部クロックを固定させる選択制御部と、選択制御部が内部クロックの選択を固定させた状態で、被試験デバイスの外部において基準クロックの位相を順次シフトして被試験デバイスに入力することで、内部クロックの位相を順次シフトさせる位相制御部と、内部回路におけるサンプリング結果に基づいて、入力信号または内部回路の少なくとも一方の特性を測定する測定部とを備える試験装置を提供する。
【選択図】図１

Description

本発明は、試験装置、試験方法、および、デバイスに関する。

従来、デバイスが生成する信号のジッタ量およびアイ開口の特性を測定する方法として、被測定信号を遅延させる可変遅延回路をデバイス内部に設け、遅延量ごとにビット誤り率を測定する方法が知られている。また、被測定信号の周波数の非整数倍の周波数を有する信号で被測定信号をサンプリングすることにより、ジッタを測定する方法も知られている。関連する技術として、以下の先行技術文献に記載された発明を認識している。

特開２００７−１２７６４５号公報

ところが、デバイス内部に可変遅延回路を設ける場合には、デバイスのプロセス、電圧、および、温度等の影響により、高精度で遅延時間を設定することが困難である。その結果、ジッタ等の測定結果に誤差が生じるという課題が生じている。また、被測定信号の周波数の非整数倍の周波数を有する信号で被測定信号をサンプリングする場合には、サンプリング後にデータ演算処理が必要になるので、回路規模が大きくなるという課題が生じている。

上記課題を解決するために、本発明の第１の態様においては、被試験デバイスを試験する試験装置であって、被試験デバイスは、与えられる基準クロックに基づいて位相の異なる複数の内部クロックを生成し、複数の内部クロックと略同一周波数の入力信号に対して所定の相対位相となる内部クロックを複数の内部クロックから選択し、選択した内部クロックに応じて入力信号をサンプリングする内部回路を有し、試験装置は、内部回路が選択する内部クロックを固定させる選択制御部と、選択制御部が内部クロックの選択を固定させた状態で、被試験デバイスの外部において基準クロックの位相を順次シフトして被試験デバイスに入力することで、内部クロックの位相を順次シフトさせる位相制御部と、内部回路におけるサンプリング結果に基づいて、入力信号または内部回路の少なくとも一方の特性を測定する測定部とを備える試験装置を提供する。

本発明の第２の態様においては、被試験デバイスは、入力信号をサンプリングした結果と、所定の期待値とを比較した比較結果を出力し、測定部は、比較結果に基づいて、入力信号の特性を測定する試験装置を提供する。

本発明の第３の態様においては、測定部は、比較結果に基づいて、入力信号のジッタまたはアイ開口の少なくとも一方を測定する試験装置を提供する。

本発明の第４の態様においては、被試験デバイスは、内部回路を試験するＢＩＳＴ回路と、ＢＩＳＴ回路および外部の間でデータを受け渡す入出力ポートとを更に有し、選択制御部は、入出力ポートおよびＢＩＳＴ回路を介して内部回路を制御して、内部回路が選択する内部クロックを固定させる試験装置を提供する。

本発明の第５の態様においては、与えられる動作クロックに応じて動作し、入力信号を生成して被試験デバイスに入力する信号発生部と、動作クロックを生成して信号発生部に入力する動作クロック生成部と、動作クロックと同期した基準クロックを生成して位相制御部に入力する基準クロック生成部とを備える試験装置を提供する。

本発明の第６の態様においては、被試験デバイスは、与えられる動作クロックに応じて動作し、入力信号を生成して内部回路にループバックする信号発生部を更に有し、試験装置は、動作クロックを生成して信号発生部に入力する動作クロック生成部と、動作クロックと同期した基準クロックを生成して位相制御部に入力する基準クロック生成部を備える試験装置を提供する。

本発明の第７の態様においては、基準クロック生成部は、動作クロック生成部よりジッタの小さいクロックを生成する試験装置を提供する。

本発明の第８の態様においては、入力信号および入力信号に同期した基準クロックを生成する信号発生部を更に備え、位相制御部は、信号発生部が生成した基準クロックの位相を制御して被試験デバイスに入力する試験装置を提供する。

本発明の第９の態様においては、被試験デバイスは、入力信号を生成して内部回路にループバックし、且つ、入力信号に同期した基準クロックを生成する信号発生部を更に有し、位相制御部は、信号発生部が生成した基準クロックを被試験デバイスの外部で受け取り、受け取った基準クロックの位相を制御して被試験デバイスに入力する試験装置を提供する。

本発明の第１０の態様においては、選択制御部は、固定する内部クロックを順次変更し、測定部は、それぞれの内部クロックに対して、入力信号のアイ開口を測定し、それぞれのアイ開口の位置に基づいて、それぞれの内部クロックの位相差を算出する試験装置を提供する。

本発明の第１１の態様においては、内部回路は、それぞれの内部クロックに応じて入力信号をサンプリングした、それぞれのサンプリング結果を出力する多チャネルサンプラと、位相が隣り合う内部クロックの間で、入力信号の各サイクルにおけるサンプリング結果が遷移したか否かを、それぞれの内部クロックごとに検出する遷移検出部と、遷移検出部における検出結果に基づいて、いずれかの内部クロックを選択するクロック選択部と、選択された内部クロックに応じて入力信号をサンプリングして、パラレルの信号に変換するデシリアライザとを更に有し、測定部は、基準クロックのそれぞれの位相において、遷移検出部がそれぞれの内部クロックに対して検出したサンプリング結果の遷移回数に基づいて、入力信号のジッタを測定する試験装置を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

第１の実施形態に係る試験装置１００および被試験デバイス２００の構成を示す。 測定部１４０におけるジッタ量の測定手順を示す。 他の実施形態に係る試験装置１００および被試験デバイス２００の構成を示す。 他の実施形態に係る試験装置１００および被試験デバイス２００の構成を示す。 他の実施形態に係る試験装置１００および被試験デバイス２００の構成を示す。 他の実施形態に係る試験装置１００および被試験デバイス２００の構成を示す。 信号発生部１７０の構成を示す。 他の実施形態に係る試験装置１００および被試験デバイス２００の構成を示す。 内部クロック３１２間の位相差の測定方法を示す。 他の実施形態に係る内部回路３００の構成を示す。 他の実施形態に係る試験装置１００、試験用デバイス２５０、および、外部デバイス５００の構成を示す。 他の実施形態に係る試験装置１００および被試験デバイス２００の構成を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、第１の実施形態に係る試験装置１００および被試験デバイス２００の構成を示す。試験装置１００は、被試験デバイス２００を試験する。試験装置１００は、所定のパターンを有する入力信号を被試験デバイス２００に入力してよい。試験装置１００は、被試験デバイス２００が入力信号に応じて出力する信号に基づいて、被試験デバイス２００の良否を判定してよい。

被試験デバイス２００は、内部回路３００を備える。また、被試験デバイス２００は、入力ピン２０２、入力ピン２０４、入力ピン２０６、および、出力ピン２０８を有する。内部回路３００は、内部クロック生成部３１０、クロック選択部３２０、サンプリング部３３０、比較部３４０、および、期待値発生部３５０を有する。内部クロック生成部３１０は、入力ピン２０４を介して与えられる基準クロックに基づいて位相の異なる複数の内部クロック３１２を生成する。例えば、内部クロック生成部３１０は、入力ピン２０４から入力される基準クロックに対してそれぞれ位相が異なる３つの内部クロック３１２（３１２−１、３１２−２、３１２−３）を生成する。内部クロック３１２のそれぞれの間の位相差は、入力信号の周期（ビットレート）よりも小さい。

クロック選択部３２０は、通常動作時には、複数の内部クロック３１２と略同一周波数の入力信号に対して所定の相対位相となる内部クロック３１２を、複数の内部クロック３１２から選択する。具体的には、クロック選択部３２０は、内部クロック３１２−１、内部クロック３１２−２、および、内部クロック３１２−３により、入力信号をサンプリングする。クロック選択部３２０は、サンプリング結果に基づいて、複数の内部クロック３１２の中から、入力信号における１単位のデータの端部の位相との位相差が最も大きい内部クロック３１２を選択する。その結果、クロック選択部３２０は、入力信号のアイ開口の中心に最も近い内部クロック３１２を選択することができる。

複数の内部クロック３１２間の位相差が、入力信号の周期よりも小さいので、クロック選択部３２０は、オーバーサンプリング方式により入力信号をサンプリングすることができる。つまり、クロック選択部３２０は、内部クロック生成部３１０において複数の内部クロック３１２を生成することにより、短時間でアイ開口の中心位置に近い位相を有する内部クロック３１２をサンプリング部３３０に入力することができる。

クロック選択部３２０は、選択した内部クロック３１２をサンプリング部３３０に入力する。サンプリング部３３０は、クロック選択部３２０が選択した内部クロック３１２に応じて入力信号をサンプリングして、サンプリング結果を比較部３４０に入力する。サンプリング部３３０は、サンプリング結果のシリアルデータをパラレルデータに変換するデシリアライズ処理をして、比較部３４０に入力してもよい。なお、サンプリング部３３０は、入力信号のジッタ等の試験をする場合以外の通常動作時には、被試験デバイス２００内の他の回路または被試験デバイス２００の外部にサンプリング結果を出力してよい。

比較部３４０は、サンプリング部３３０が出力するサンプリング結果を、期待値発生部３５０が発生する所定の期待値と比較する。試験装置１００が被試験デバイス２００を試験する場合には、比較部３４０は、比較結果を試験装置１００に入力してよい。

試験装置１００は、基準クロック生成部１１０、位相制御部１２０、選択制御部１３０、および、測定部１４０を備える。試験装置１００が被試験デバイス２００を試験する場合、選択制御部１３０は、内部回路３００が選択する内部クロック３１２を固定する。選択制御部１３０は、入力ピン２０６を介して、内部クロック３１２を選択する論理信号をクロック選択部３２０に入力することにより、内部クロック３１２を固定してよい。入力ピン２０６は、被試験デバイス２００の通常動作時には使用されず、試験装置１００が被試験デバイス２００を試験する場合にのみ使用される。また、選択制御部１３０は、プログラムにより動作するマイクロコントローラによって、選択する論理信号を生成してもよい。クロック選択部３２０は、内部クロックを選択する論理信号が選択制御部１３０から入力される場合には、通常動作時におけるクロック選択部３２０による選択結果によらず、選択制御部１３０が出力する論理信号による指示を優先して適用する。

選択制御部１３０は、内部クロック３１２−１、内部クロック３１２−２、および、内部クロック３１２−３のうち、いずれの内部クロック３１２を選択してもよい。例えば、選択制御部１３０は、クロック選択部３２０が直前に選択していた内部クロック３１２を選択してもよい。また、選択制御部１３０は、入力信号の論理値が遷移する位相との位相差が最も大きい初期位相を有する内部クロック３１２を選択してもよい。

基準クロック生成部１１０は、基準クロックを生成する。基準クロック生成部１１０は、水晶振動子などの外部デバイスから入力された信号を分周することにより、基準クロックを生成してよい。位相制御部１２０は、選択制御部１３０が内部クロック３１２の選択を固定させた状態で、被試験デバイス２００の外部において基準クロックの位相を順次シフトする。位相制御部１２０は、被試験デバイス２００に入力される入力信号の周期よりも小さな間隔で、基準クロックの位相を順次シフトしてよい。例えば、入力信号の周期が１００ｐｓの場合、位相制御部１２０は、１ｐｓ単位で基準クロックの位相を順次シフトしてよい。また、位相制御部１２０は、少なくとも入力信号の１周期以上の期間に渡って、基準クロックの位相を順次シフトしてよい。

位相制御部１２０は、順次位相をシフトした基準クロックを被試験デバイス２００に入力することで、内部クロック３１２の位相を順次シフトさせる。具体的には、位相制御部１２０が１ｐｓ単位で基準クロックの位相を順次シフトする場合、内部クロック生成部３１０が出力する内部クロック３１２も１ｐｓ単位で順次位相がシフトする。

測定部１４０は、内部回路３００におけるサンプリング結果に基づいて、入力信号または内部回路３００の少なくとも一方の特性を測定する。例えば、測定部１４０は、比較部３４０がサンプリング結果を期待値と比較した結果に基づいて、入力信号のジッタまたはアイ開口の少なくとも一方を測定してよい。

内部クロック３１２の位相が順次シフトすることにより、入力信号の遷移タイミングに対する内部クロック３１２のタイミングが変化する。内部クロック３１２のタイミングが、サンプリング部３３０内のラッチ回路のセットアップ時間およびホールド時間の所要条件を満たさないと、入力信号をサンプリングした結果が期待値と一致しない場合が生じる。測定部１４０は、比較部３４０が出力する比較結果において、入力信号のサンプリング結果が期待値と一致していない場合には、当該サンプリング結果を「フェイル」と判定してよい。また、測定部１４０は、入力信号のサンプリング結果が期待値と一致している場合には、当該サンプリング結果を「パス」と判定してよい。測定部１４０は、「フェイル」と判定するサンプリングの発生確率に基づいて生成する確率密度関数から、ジッタ特性を算出してよい。

さらに、測定部１４０は、比較部３４０から取得した比較結果に基づいて、アイ開口を測定することにより、内部回路３００の特性を測定してもよい。例えば、既知のジッタ量を有する入力信号を被試験デバイス２００に与えた場合に、測定部１４０が測定するアイ開口が所定値よりも小さい場合には、内部回路３００はジッタの影響を受けやすいと考えられる。そこで、測定部１４０は、測定部１４０が測定するアイ開口を所定値と比較した結果に基づいて、内部回路３００のジッタ耐性が基準値を満たすか否かを判定してよい。

比較部３４０は、サンプリング結果が期待値と一致しない「フェイル」が発生する回数を計数するフェイルビットカウンタを有してもよい。この場合には、比較部３４０は、サンプリングタイミングごとに比較結果を測定部１４０に入力することに代え、所定の回数のサンプリングが終了した時点で、測定部１４０に解析結果を入力してよい。

図２は、測定部１４０におけるジッタ量の測定手順を示す。同図において、「期待値」は、期待値発生部３５０により発生される「１」または「０」の論理値である。期待値発生部３５０は、入力信号パターンに同期して、当該期待値を発生する。図２においては、入力信号パターンに同期して、「１」、「０」、「１」、「１」の順番に期待値が変化している。

「入力信号」は、入力ピン２０２から入力される、論理値「１」および「０」のいずれかを有する信号である。入力信号の論理値は、所定の周期で遷移する。「入力信号」の論理値が切り替わるタイミングにおいては、ジッタが生じている。

「内部クロック」は、クロック選択部３２０が出力する内部クロック３１２を示す。位相制御部１２０が、入力信号の周期に対して小さい間隔で順次位相をシフトするので、内部クロック３１２は、試験装置１００が被試験デバイス２００を試験する間に、入力信号に対して複数の異なる位相で発生している。

「比較結果」は、入力信号を内部クロック３１２でサンプリングした結果と、期待値とを比較した結果を示す。入力信号の論理値が遷移するタイミング付近においては、入力信号が期待値と異なる場合が生じるので、比較結果が「Ｆ（フェイル）」となる。入力信号の論理値が遷移しないタイミングにおいては、入力信号が期待値と一致するので、比較結果が「Ｐ（パス）」となる。

「確率密度関数」は、図２の入力信号を複数回に渡って測定した場合に生じる、それぞれのサンプリングタイミングにおける「フェイル」の発生確率のヒストグラムを示す。「フェイル」が発生する確率は、入力信号のデータ遷移タイミング付近において最も高い。当該確率は、入力信号のデータ遷移タイミングから離れると共に低くなる。

測定部１４０は、比較部３４０から取得する比較結果に基づいて、当該確率密度関数を算出してよい。また、測定部１４０は、算出した確率密度関数に基づいて、ジッタ分布、ジッタ量、および、ジッタの種別等を解析してよい。例えば、測定部１４０は、確率密度関数の分布を所定の分布と比較して確定ジッタ成分を特定することにより、ランダムジッタ成分と確定ジッタ成分とを分離してよい。なお、比較部３４０が「フェイル」発生回数を計数するフェイルカウンタを有することにより、比較部３４０が確率密度関数を生成してもよい。測定部１４０は、比較部３４０が生成した確率密度関数に基づいて、ジッタの特性を測定してよい。

以上説明した通り、本実施形態に係る試験装置１００および被試験デバイス２００は、被試験デバイス２００の外部において、サンプリングクロックの位相をシフトさせる。その結果、デバイスのプロセス、電圧、および、温度等の影響を受けることなく、高精度で入力信号のジッタ等の特性を測定できる。

図３は、他の実施形態に係る試験装置１００および被試験デバイス２００の構成を示す。同図において、被試験デバイス２００は、図１に示す被試験デバイス２００に対して、内部回路３００を試験するＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ−Ｔｅｓｔ）制御回路４０２と、外部との間でデータを受け渡す入出力ポート２１０とをさらに有する。ＢＩＳＴ制御回路４０２は、比較部３４０および期待値発生部３５０を制御する。ＢＩＳＴ制御回路４０２、比較部３４０、および、期待値発生部３５０は、サンプリング部３３０におけるサンプリング結果に基づいて自己診断試験をするＢＩＳＴ部４００として機能する。

また、ＢＩＳＴ制御回路４０２は、クロック選択部３２０を制御する。例えば、ＢＩＳＴ制御回路４０２は、被試験デバイス２００の自己診断試験時に、クロック選択部３２０を制御して、試験に用いるクロックを選択してよい。

選択制御部１３０は、入出力ポート２１０およびＢＩＳＴ制御回路４０２を介して内部回路３００を制御して、内部回路３００が選択する内部クロック３１２を固定させる。ＢＩＳＴ制御回路４０２は、選択制御部１３０からクロック選択信号が入力された場合には選択制御部１３０の指示に従って動作する。入出力ポート２１０は、データバス等の汎用インターフェイスであってもよい。選択制御部１３０が、ＢＩＳＴ制御回路４０２を介してクロックを選択することにより、選択制御部１３０とクロック選択部３２０との接続に用いる専用の入力ピン２０６を設ける必要がなくなる。

図４は、他の実施形態に係る試験装置１００および被試験デバイス２００の構成を示す。同図において、試験装置１００は、図１に示す試験装置１００に対して、動作クロック生成部１５０および信号発生部１６０をさらに備える。信号発生部１６０は、与えられる動作クロックに応じて動作し、入力信号を生成して被試験デバイス２００に入力する。動作クロック生成部１５０は、動作クロックを生成して信号発生部１６０に入力する。基準クロック生成部１１０は、動作クロックと同期した基準クロックを生成して位相制御部１２０に入力する。

基準クロック生成部１１０および動作クロック生成部１５０は、位相ロックループ回路を有してよい。動作クロック生成部１５０は、当該位相ロックループ回路により、基準クロック生成部１１０が出力する基準クロックに同期した動作クロックを生成してよい。同様に、基準クロック生成部１１０は、動作クロック生成部１５０が出力する動作クロックに同期した基準クロックを生成してもよい。

基準クロック生成部１１０は、動作クロック生成部１５０よりジッタの小さいクロックを生成してもよい。内部クロック生成部３１０が位相ロックループ回路を有しない場合には、ジッタの影響により測定結果に生じる誤差が大きくなる。そこで、基準クロック生成部１１０が出力する基準クロックのジッタを基準クロック生成部１１０が出力する動作クロックのジッタよりも小さくすることにより、測定精度を高めることができる。

試験装置１００は、位相制御部１２０において基準クロックの位相をシフトさせる代わりに、入力信号の位相をシフトさせてもよい。具体的には、動作クロック生成部１５０は、基準クロック生成部１１０が生成する基準クロックに対して、順次位相をシフトさせた動作クロックを発生してよい。例えば、入力信号の周期が１００ｐｓの場合、動作クロック生成部１５０は、１ｐｓ単位で動作クロックを順次シフトさせてよい。また、動作クロック生成部１５０は、少なくとも入力信号の１周期以上の期間に渡って、動作クロックの位相を順次シフトしてよい。

信号発生部１６０が、入力される動作クロックに対して所定の時間だけ遅延させたタイミングで信号を発生することにより、入力信号の位相を順次シフトさせてもよい。信号発生部１６０は、遅延させる時間を順次切り替えることにより、基準クロックに対する入力信号の位相を順次シフトさせることができる。

また、試験装置１００は、基準クロックおよび入力信号の位相を同時に順次シフトさせてもよい。試験装置１００は、基準クロックおよび入力信号の最小位相シフト間隔として、互いに素となる異なる値を選択することにより、基準クロックおよび入力信号の間の相対位相を、より柔軟に設定することができる。例えば、基準クロックの最小位相シフト間隔が２ｐｓであり、入力信号の最小位相シフト間隔が３ｐｓである場合には、相対位相を５ｐｓ、７ｐｓなどの値に設定することができる。

図５は、他の実施形態に係る試験装置１００および被試験デバイス２００の構成を示す。同図において、被試験デバイス２００は、図１に示す被試験デバイス２００に対して、与えられる動作クロックに応じて動作し、入力信号を生成して内部回路３００にループバックする信号発生部４１０をさらに有する。動作クロック生成部１５０は、動作クロックを生成して信号発生部４１０に入力する。基準クロック生成部１１０は、動作クロックと同期した基準クロックを生成して位相制御部１２０に入力する。

具体的には、信号発生部４１０は、入力ピン２１２を介して動作クロック生成部１５０から入力される動作クロックに同期して、入力信号を発生する。信号発生部４１０は、発生した入力信号を出力ピン２１４に出力する。出力ピン２１４が被試験デバイス２００の外部で入力ピン２０２に接続されれば、信号発生部４１０が発生した入力信号は、出力ピン２１４および入力ピン２０２を介して、サンプリング部３３０に入力される。信号発生部４１０は、出力ピン２１４および入力ピン２０２を介することなく、サンプリング部３３０に、直接入力信号を入力してもよい。

図６は、他の実施形態に係る試験装置１００および被試験デバイス２００の構成を示す。同図において、試験装置１００は、図１に示す試験装置１００に対して信号発生部１７０をさらに備える。信号発生部１７０は、入力信号および入力信号に同期した基準クロックを生成する。位相制御部１２０は、信号発生部１７０が生成した基準クロックの位相を制御して被試験デバイス２００に入力する。

図７は、信号発生部１７０の構成を示す。信号発生部１７０は、データ発生部１７２、位相ロックループ１７４、ラッチ部１７６、および、分周部１７８を有する。位相ロックループ１７４は、動作クロック生成部１５０から入力された動作クロックに同期するクロックを生成して、ラッチ部１７６および分周部１７８に入力する。ラッチ部１７６は、データ発生部１７２が発生するデータを、位相ロックループ１７４が生成したクロックでラッチして、被試験デバイス２００に入力する。

分周部１７８は、位相ロックループ１７４が生成したクロックを分周した基準クロックを位相制御部１２０に入力する。ラッチ部１７６および分周部１７８は、位相ロックループ１７４が生成したクロックに同期して動作するので、位相制御部１２０には、被試験デバイス２００に入力される入力信号に同期した基準クロックが入力される。

図８は、他の実施形態に係る試験装置１００および被試験デバイス２００の構成を示す。同図において、被試験デバイス２００は、図１に示す被試験デバイス２００に対して、入力信号を生成して内部回路３００にループバックし、且つ、入力信号に同期した基準クロックを生成する信号発生部４１０をさらに有する。位相制御部１２０は、信号発生部４１０が生成した基準クロックを被試験デバイス２００の外部で受け取り、受け取った基準クロックの位相を制御して被試験デバイス２００に入力する。位相制御部１２０は、信号発生部４１０が生成した基準クロックを、出力ピン２１６を介して受け取り、位相を制御したクロックを、入力ピン２０４を介して被試験デバイス２００に入力してよい。

信号発生部４１０は、図７に示す信号発生部１７０と同一の構成を有してよい。また、信号発生部４１０は、生成した入力信号を出力ピン２１４および入力ピン２０２を介してループバックして、サンプリング部３３０に入力してよい。本実施形態によれば、被試験デバイス２００は、内部で入力信号を生成すると共に、デバイスのプロセスおよび温度等の影響を受けることなく高精度で位相がシフトされる内部クロック３１２を生成することができる。

図９は、内部クロック３１２間の位相差の測定方法を示す。被試験デバイス２００は、通常動作時には、複数の内部クロック３１２のうち、アイ開口の中心位置に最も近い位相を有する内部クロック３１２を選択して、入力信号をサンプリングする。

選択した内部クロック３１２の位相が、入力信号のアイ開口の中心に一致する場合には、サンプリング部３３０は、入力信号の論理値が遷移するタイミングから最も離れたタイミングでサンプリングすることができる。従って、入力信号がジッタを有する場合であっても、サンプリング結果が期待値と一致する可能性が高い。つまり、被試験デバイス２００のジッタ耐性が良い。

これに対して、選択した内部クロック３１２の位相が、入力信号のアイ開口の中心から離れると、入力信号が有するジッタの影響により、サンプリング結果が期待値と異なる確率が高くなる。つまり、被試験デバイス２００のジッタ耐性が悪くなる。従って、オーバーサンプリング方式を用いる場合、クロック選択部３２０は、入力信号の論理値が遷移するタイミングから最も離れた位相の内部クロック３１２を選択することにより、ジッタ耐性を向上することができる。

内部クロック３１２−１および内部クロック３１２−３の位相が、入力信号のアイ開口の端部に近い位相を有し、かつ、内部クロック３１２−２の位相が内部クロック３１２−１および内部クロック３１２−３の中間の位相を有する場合には、内部クロック３１２−２の位相は、アイ開口の中心の位相に略一致する。ところが、それぞれの内部クロック３１２間の位相差が等しくないと、内部クロック３１２−２がアイ開口の中心の位相に一致しない場合が生じる。

例えば、図９においては、内部クロック３１２−１と内部クロック３１２−２との間の位相差Δ１２が、内部クロック３１２−２と内部クロック３１２−３との間の位相差Δ２３よりも小さい。この場合、内部クロック３１２−２の位相が、内部クロック３１２−１および内部クロック３１２−３に比べてアイ開口の中心に近いにもかかわらず、アイ開口の中心から離れている。その結果、内部クロック３１２−２の位相がアイ開口の中心に等しい場合に比べて、当該被試験デバイス２００のジッタ耐性が劣るという問題が生じる。

そこで、試験装置１００は、それぞれの内部クロック３１２間の位相差を測定する。試験装置１００は、以下の手順により、内部クロック３１２間の位相差を測定してよい。選択制御部１３０は、固定する内部クロック３１２を順次変更する。測定部１４０は、それぞれの内部クロック３１２に対して、入力信号のアイ開口を測定する。測定部１４０は、それぞれのアイ開口の位置に基づいて、それぞれの内部クロック３１２の位相差を算出する。

具体的には、選択制御部１３０は、内部クロック３１２−１、内部クロック３１２−２、および、内部クロック３１２−３のいずれかを選択する。例えば、選択制御部１３０は、内部クロック３１２−１を選択する。位相制御部１２０が、基準クロックの位相を順次シフトすると、選択された内部クロック３１２−１の位相も順次シフトされ、サンプリング部３３０は、シフトされたタイミングで入力信号をサンプリングする。

比較部３４０は、サンプリング結果を期待値と比較して、測定部１４０に入力する。測定部１４０は、比較部３４０から入力される比較結果に基づいてアイ開口の中心位置を測定した上で、選択制御部１３０が選択した内部クロック３１２の初期位相とアイ開口の中心位置との位相差ｔ１を算出する。なお、初期位相とは、位相制御部１２０における位相シフト量が零の場合の位相である。

次に、選択制御部１３０は、内部クロック３１２−２および内部クロック３１２−３を順次選択する。測定部１４０は、内部クロック３１２−２および内部クロック３１２−３のそれぞれについて、初期位相とアイ開口の中心位置との位相差ｔ２およびｔ３を算出する。

続いて、測定部１４０は、それぞれの内部クロック３１２間の位相差を算出する。具体的には、測定部１４０は、内部クロック３１２−１および内部クロック３１２−２間の位相差Δ１２を、ｔ１−ｔ２により算出する。同様に、測定部１４０は、内部クロック３１２−２および内部クロック３１２−３間の位相差Δ２３を、ｔ３−ｔ２により算出する。測定部１４０は、Δ１２およびΔ２３の位相差に基づいて、被試験デバイス２００のジッタ特性に関する試験結果の判定閾値を切り替えてもよい。

以上のように、本実施形態に係る試験装置１００および被試験デバイス２００によれば、入力信号にジッタを印加してビット誤り率を測定することなく、内部クロック３１２の位相差を測定することができる。従って、ジッタを印加できる入力信号発生器を使用することなく、内部クロック３１２間の位相差を測定できる。

図１０は、他の実施形態に係る内部回路３００の構成を示す。本実施形態に係る内部回路３００は、図１に示す内部回路３００に対して、多チャネルサンプラ３６０、遷移検出部３７０、および、デシリアライザ３８０をさらに有する。多チャネルサンプラ３６０は、それぞれの内部クロック３１２に応じて入力信号をサンプリングした、それぞれのサンプリング結果を遷移検出部３７０に対して出力する。デシリアライザ３８０は、選択された内部クロック３１２に応じて入力信号をサンプリングして、パラレルの信号に変換する。変換された信号は、比較部３４０に入力される。比較部３４０は、入力された信号を期待値発生部３５０が出力する期待値と比較して、比較結果を測定部１４０に入力する。

遷移検出部３７０は、位相が隣り合う内部クロック３１２の間で、入力信号の各サイクルにおけるサンプリング結果が示す論理値が遷移したか否かを、それぞれの内部クロック３１２ごとに検出する。ここで、内部クロック３１２−ｋ（ｋは１以上の整数）が内部クロック３１２−１に対して（ｋ−１）×Δφの位相差を有する場合、内部クロック３１２−ｋと内部クロック３１２−（ｋ＋１）とは位相が隣り合う内部クロック３１２である。つまり、遷移検出部３７０は、内部クロック３１２−ｋおよび内部クロック３１２−（ｋ＋１）のそれぞれにおけるサンプリング結果が示す論理値を比較する。遷移検出部３７０は、ｋが内部クロック３１２の数と等しい場合には、内部クロック３１２−ｋおよび内部クロック３１２−１におけるサンプリング結果の論理値を比較してよい。

例えば、遷移検出部３７０は、内部クロック３１２−１におけるサンプリング結果と内部クロック３１２−２におけるサンプリング結果とを比較する。遷移検出部３７０は、内部クロック３１２−１におけるサンプリング結果が「１」であり、内部クロック３１２−２におけるサンプリング結果が「０」の場合には、サンプリング結果が遷移したと判断する。同様に、遷移検出部３７０は、内部クロック３１２−１におけるサンプリング結果が「０」であり、内部クロック３１２−２におけるサンプリング結果が「１」の場合にも、サンプリング結果が遷移したと判断する。

遷移検出部３７０は、位相制御部１２０が基準クロックの位相を順次変化させる間、それぞれの位相ごとに、それぞれの内部クロック３１２におけるサンプリングタイミングにおける遷移の有無を測定部１４０に通知する。測定部１４０は、基準クロックのそれぞれの位相において、遷移検出部３７０がそれぞれの内部クロック３１２に対して検出したサンプリング結果の遷移回数に基づいて、入力信号のジッタを測定する。

具体的には、測定部１４０は、遷移検出部３７０から取得した遷移回数を計数して、遷移発生位相（または、遷移発生タイミング）の累積密度関数を算出する。続いて、測定部１４０は、当該累積密度関数の変化率に基づいて確率密度関数を算出する。測定部１４０は、算出した確率密度関数に基づいて、ジッタ量およびジッタ種別を解析してよい。

本実施形態に係る内部回路３００は、３つの内部クロック３１２を同時に用いて入力信号をサンプリングすることができる。従って、単一の内部クロック３１２を用いてサンプリングする場合に比べて、３倍の効率でサンプリング結果を得ることができる。従って、信号発生部１７０は、単一の内部クロック３１２を用いる場合に比べて、短時間でジッタ分布を取得することができる。

図１１は、他の実施形態に係る試験装置１００、試験用デバイス２５０、および、外部デバイス５００の構成を示す。試験用デバイス２５０の入力ピン２０２には、外部デバイス５００が出力する出力信号が入力される。試験装置１００は、外部デバイス５００の出力信号が入力される試験用デバイス２５０を制御することにより、外部デバイス５００の出力信号のジッタ量等の特性を試験することができる。

例えば、試験用デバイス２５０として、内部回路３００のジッタ耐性等の特性が既知のデバイスを用いれば、試験装置１００は、試験用デバイス２５０が出力するサンプリング結果を測定することにより、外部デバイス５００の出力信号の特性を試験することができる。本実施形態に係る構成においては、試験用デバイス２５０が、外部デバイス５００の出力信号のサンプリング結果を期待値と比較する。従って、外部デバイス５００の動作周波数が試験装置１００の測定可能周波数を上回る場合であっても、試験用デバイス２５０の動作周波数が十分に高い場合には、外部デバイス５００の出力信号の特性を測定することができる。なお、試験装置１００は、試験用デバイス２５０を内蔵してもよい。

図１２は、他の実施形態に係る試験装置１００および被試験デバイス２００の構成を示す。同図における測定部１４０は、図１に示す構成に対して、比較部１４２および期待値発生部１４４を更に有する。被試験デバイス２００は、サンプリング部３３０におけるサンプリング結果を測定部１４０に入力する。比較部１４２および期待値発生部１４４は、図１における被試験デバイス２００が有する比較部３４０および期待値発生部３５０と同等の機能を有してもよい。

測定部１４０は、サンプリング部３３０からサンプリング結果を取得して、当該サンプリング結果の論理値を期待値発生部１４４が発生する期待値と比較する。測定部１４０は、当該比較結果に基づいて、内部回路３００のジッタ耐性を測定してよい。

サンプリング部３３０は、サンプリング結果をパラレルデータに変換して、測定部１４０に入力してよい。また、期待値発生部３５０は、パラレルデータの期待値を比較部１４２に入力してよい。比較部１４２は、パラレルデータのサンプリング結果と、パラレルデータの期待値とを比較することにより、内部回路３００のジッタ耐性を測定してよい。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１００ 試験装置、１１０ 基準クロック生成部、１２０ 位相制御部、１３０ 選択制御部、１４０ 測定部、１４２ 比較部、１４４ 期待値発生部、１５０ 動作クロック生成部、１６０ 信号発生部、１７０ 信号発生部、１７２ データ発生部、１７４ 位相ロックループ、１７６ ラッチ部、１７８ 分周部、２００ 被試験デバイス、２０２ 入力ピン、２０４ 入力ピン、２０６ 入力ピン、２０８ 出力ピン、２１０ 入出力ポート、２１２ 入力ピン、２１４ 出力ピン、２１６ 出力ピン、２５０ 試験用デバイス、３００ 内部回路、３１０ 内部クロック生成部、３１２ 内部クロック、３２０ クロック選択部、３３０ サンプリング部、３４０ 比較部、３５０ 期待値発生部、３６０ 多チャネルサンプラ、３７０ 遷移検出部、３８０ デシリアライザ、４００ ＢＩＳＴ部、４０２ ＢＩＳＴ制御回路、４１０ 信号発生部、５００ 外部デバイス

Claims (18)

1. 被試験デバイスを試験する試験装置であって、
   前記被試験デバイスは、与えられる基準クロックに基づいて位相の異なる複数の内部クロックを生成し、前記複数の内部クロックと略同一周波数の入力信号に対して所定の相対位相となる内部クロックを前記複数の内部クロックから選択し、選択した前記内部クロックに応じて前記入力信号をサンプリングする内部回路を有し、
   前記試験装置は、
   前記内部回路が選択する前記内部クロックを固定させる選択制御部と、
   前記選択制御部が前記内部クロックの選択を固定させた状態で、前記被試験デバイスの外部において前記基準クロックの位相を順次シフトして前記被試験デバイスに入力することで、前記内部クロックの位相を順次シフトさせる位相制御部と、
   前記内部回路におけるサンプリング結果に基づいて、前記入力信号または前記内部回路の少なくとも一方の特性を測定する測定部と
   を備える試験装置。
2. 前記被試験デバイスは、前記入力信号をサンプリングした結果と、所定の期待値とを比較した比較結果を出力し、
   前記測定部は、前記比較結果に基づいて、前記入力信号の特性を測定する
   請求項１に記載の試験装置。
3. 前記測定部は、前記比較結果に基づいて、前記入力信号のジッタまたはアイ開口の少なくとも一方を測定する
   請求項２に記載の試験装置。
4. 前記被試験デバイスは、前記内部回路を試験するＢＩＳＴ制御回路と、前記ＢＩＳＴ制御回路および外部の間でデータを受け渡す入出力ポートとを更に有し、
   前記選択制御部は、前記入出力ポートおよび前記ＢＩＳＴ制御回路を介して前記内部回路を制御して、前記内部回路が選択する前記内部クロックを固定させる
   請求項１から３のいずれかに記載の試験装置。
5. 与えられる動作クロックに応じて動作し、前記入力信号を生成して前記被試験デバイスに入力する信号発生部と、
   前記動作クロックを生成して前記信号発生部に入力する動作クロック生成部と、
   前記動作クロックと同期した前記基準クロックを生成して前記位相制御部に入力する基準クロック生成部と
   を更に備える請求項１から４のいずれかに記載の試験装置。
6. 前記被試験デバイスは、与えられる動作クロックに応じて動作し、前記入力信号を生成して前記内部回路にループバックする信号発生部を更に有し、
   前記試験装置は、
   前記動作クロックを生成して前記信号発生部に入力する動作クロック生成部と、
   前記動作クロックと同期した前記基準クロックを生成して前記位相制御部に入力する基準クロック生成部と
   を更に備える請求項１から４のいずれかに記載の試験装置。
7. 前記基準クロック生成部は、前記動作クロック生成部よりジッタの小さいクロックを生成する
   請求項５または６に記載の試験装置。
8. 前記入力信号および前記入力信号に同期した前記基準クロックを生成する信号発生部を更に備え、
   前記位相制御部は、前記信号発生部が生成した前記基準クロックの位相を制御して前記被試験デバイスに入力する
   請求項１から４のいずれかに記載の試験装置。
9. 前記被試験デバイスは、前記入力信号を生成して前記内部回路にループバックし、且つ、前記入力信号に同期した前記基準クロックを生成する信号発生部を更に有し、
   前記位相制御部は、前記信号発生部が生成した前記基準クロックを前記被試験デバイスの外部で受け取り、受け取った前記基準クロックの位相を制御して前記被試験デバイスに入力する
   請求項１から４のいずれかに記載の試験装置。
10. 前記選択制御部は、固定する前記内部クロックを順次変更し、
    前記測定部は、それぞれの前記内部クロックに対して、前記入力信号のアイ開口を測定し、それぞれの前記アイ開口の位置に基づいて、それぞれの前記内部クロックの位相差を算出する
    請求項１に記載の試験装置。
11. 前記内部回路は、
    それぞれの前記内部クロックに応じて前記入力信号をサンプリングした、それぞれのサンプリング結果を出力する多チャネルサンプラと、
    位相が隣り合う前記内部クロックの間で、前記入力信号の各サイクルにおけるサンプリング結果が遷移したか否かを、それぞれの前記内部クロックごとに検出する遷移検出部と、
    前記遷移検出部における検出結果に基づいて、いずれかの前記内部クロックを選択するクロック選択部と、
    選択された前記内部クロックに応じて前記入力信号をサンプリングして、パラレルの信号に変換するデシリアライザと
    を更に有し、
    前記測定部は、前記基準クロックのそれぞれの位相において、前記遷移検出部がそれぞれの前記内部クロックに対して検出したサンプリング結果の遷移回数に基づいて、前記入力信号のジッタを測定する
    請求項１に記載の試験装置。
12. 与えられる基準クロックに基づいて、位相の異なる複数の内部クロックを生成し、前記複数の内部クロックから選択したいずれかの内部クロックに応じて、前記内部クロックと同一周波数の入力信号をサンプリングする被試験デバイスを試験する試験装置であって、
    前記被試験デバイスは、
    それぞれの前記内部クロックに応じて前記入力信号をサンプリングした、それぞれのサンプリング結果を出力する多チャネルサンプラと、
    位相が隣り合う前記内部クロックの間で、前記入力信号の各サイクルにおけるサンプリング結果が遷移したか否かを、それぞれの前記内部クロックごとに検出する遷移検出部と、
    前記遷移検出部における検出結果に基づいて、いずれかの前記内部クロックを選択するクロック選択部と、
    選択された前記内部クロックに応じて前記入力信号をサンプリングして、パラレルの信号に変換するデシリアライザと
    を有し、
    前記試験装置は、
    前記被試験デバイスの外部において前記基準クロックの位相を順次シフトして前記被試験デバイスに入力することで、それぞれの前記内部クロックの位相を順次シフトさせる位相制御部と、
    前記基準クロックのそれぞれの位相において、前記遷移検出部がそれぞれの前記内部クロックに対して検出したサンプリング結果の遷移回数に基づいて、前記入力信号のジッタを測定する測定部と
    を備える試験装置。
13. 被試験デバイスを試験する試験装置であって、
    前記被試験デバイスは、与えられる基準クロックに基づいて位相の異なる複数の内部クロックを生成し、前記複数の内部クロックと略同一周波数の入力信号に対して所定の相対位相となる内部クロックを前記複数の内部クロックから選択し、選択した前記内部クロックに応じて前記入力信号をサンプリングする内部回路を有し、
    前記試験装置は、
    前記内部回路が選択する前記内部クロックを固定させる選択制御部と、
    前記選択制御部が前記内部クロックの選択を固定させた状態で、前記被試験デバイスの外部において前記入力信号の位相を順次シフトして前記被試験デバイスに入力することで、前記入力信号と前記内部クロックとの間の位相を順次シフトさせる動作クロック発生部と、
    前記内部回路におけるサンプリング結果に基づいて、前記入力信号または前記内部回路の少なくとも一方の特性を測定する測定部と
    を備える試験装置。
14. 被試験デバイスを試験する試験方法であって、
    前記被試験デバイスは、与えられる基準クロックに基づいて位相の異なる複数の内部クロックを生成し、前記複数の内部クロックと略同一周波数の入力信号に対して所定の相対位相となる内部クロックを前記複数の内部クロックから選択し、選択した前記内部クロックに応じて前記入力信号をサンプリングする内部回路を有し、
    前記内部回路が選択する前記内部クロックを固定させる選択制御段階と、
    前記内部クロックの選択を固定させた状態で、前記被試験デバイスの外部において前記基準クロックの位相を順次シフトして前記被試験デバイスに入力することで、前記内部クロックの位相を順次シフトさせる位相制御段階と、
    前記内部回路におけるサンプリング結果に基づいて、前記入力信号または前記内部回路の少なくとも一方の特性を測定する測定段階と
    を備える試験方法。
15. 入力信号に応じて動作するデバイスであって、
    それぞれ位相の異なる複数の内部クロックを生成するマルチフェーズクロック生成部と、
    前記複数の内部クロックのそれぞれに応じて前記入力信号をサンプリングした、それぞれのサンプリング結果を出力する多チャネルサンプラと、
    前記デバイスの実動作時に、前記多チャネルサンプラにおけるサンプリング結果に基づいて、前記複数の内部クロックのいずれかを選択し、前記デバイスの試験時に、デバイス外部からの制御に基づいて、前記複数の内部クロックのいずれかを選択するクロック選択部と、
    前記複数の内部クロックから選択された内部クロックに応じて、前記入力信号をサンプリングして、パラレルの信号に変換するデシリアライザと
    を備えるデバイス。
16. 前記デシリアライザの動作を試験するＢＩＳＴ回路と、
    前記ＢＩＳＴ回路を制御する制御信号をデバイス外部から受け取る入出力ポートと
    を更に有し、
    前記クロック選択部は、前記ＢＩＳＴ回路および前記入出力ポートを介してデバイス外部から与えられる制御信号に基づいて、前記複数の内部クロックのいずれかを選択する
    請求項１５に記載のデバイス。
17. 試験用デバイスを制御して外部デバイスを試験する試験装置であって、
    前記試験用デバイスは、前記外部デバイスが出力する出力信号を取得し、与えられる基準クロックに基づいて位相の異なる複数の内部クロックを生成し、前記複数の内部クロックと略同一周波数の前記出力信号に対して所定の相対位相となる内部クロックを前記複数の内部クロックから選択し、選択した前記内部クロックに応じて前記出力信号をサンプリングする内部回路を有し、
    前記試験装置は、
    前記内部回路が選択する前記内部クロックを固定させる選択制御部と、
    前記選択制御部が前記内部クロックの選択を固定させた状態で、前記試験用デバイスの外部において前記出力信号と前記基準クロックとの間の位相を順次シフトして前記試験用デバイスに入力することで、前記内部クロックの位相を順次シフトさせる位相制御部と、
    前記内部回路におけるサンプリング結果に基づいて、前記出力信号の特性を測定する測定部と
    を備える試験装置。
18. 試験用デバイスを制御して外部デバイスを試験する試験方法であって、
    前記試験用デバイスは、前記外部デバイスが出力する出力信号を取得し、与えられる基準クロックに基づいて位相の異なる複数の内部クロックを生成し、前記複数の内部クロックと略同一周波数の前記出力信号に対して所定の相対位相となる内部クロックを前記複数の内部クロックから選択し、選択した前記内部クロックに応じて前記出力信号をサンプリングする内部回路を有し、
    前記内部回路が選択する前記内部クロックを固定させる選択制御段階と、
    前記内部クロックの選択を固定させた状態で、前記試験用デバイスの外部において前記出力信号と前記基準クロックとの間の位相を順次シフトして前記試験用デバイスに入力することで、前記内部クロックの位相を順次シフトさせる位相制御段階と、
    前記内部回路におけるサンプリング結果に基づいて、前記出力信号の特性を測定する測定段階と
    を備える試験方法。

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