JP5249357B2 - 電子デバイス、試験装置および試験方法 - Google Patents

Description

本発明は、データ信号およびこのデータ信号を取得すべきタイミングを示すクロック信号を出力する電子デバイス、このような電子デバイスを試験する試験装置および試験方法に関する。

ソースシンクロナスインターフェースを採用した電子デバイスが知られている。この電子デバイスは、データ信号と並行して、データ信号を取得すべきタイミングを示すクロック信号を入出力する。また、電子デバイスを試験する試験装置が知られている。試験装置は、発生タイミングが固定されたストローブ信号またはタイミング信号を用いて、電子デバイスから出力される信号の取得および電子デバイスに対して与える信号を発生する。

Ｓｔｅｆａｎ Ｗａｌｔｈｅｒ、Ｇｕｉｄｏ Ｓｃｈｕｌｚｅ、"マルチストローブによるソース同期Ｉ／Ｆの試験"、［ｏｎｌｉｎｅ］、［２００８年４月］、ＥＤＮｊａｐａｎホームページ、インターネット<URL: http://www.ednjapan.com/issue/2008/04/u3eqp3000001tyuo.html>

ところで、ソースシンクロナスインターフェースを採用した電子デバイスは、出力および入力するデータ信号およびクロック信号に、位相ジッタ、位相ドリフトおよびスキューを含む。このような位相ジッタ等は、デバイス間の通常の通信には影響を与えないが、固定のストローブ信号およびタイミング信号を用いる試験装置との通信には影響を与える。従って、試験装置は、このような電子デバイスを試験する場合、データ信号およびクロック信号に含まれる位相ジッタ、位相ドリフトおよびスキューが試験結果に影響しないように、信号の発生および取込においてタイミングマージンを設けていた。

しかし、近年、ソースシンクロナスインターフェースを採用した電子デバイスのデータ転送速度は、より高速となっている。従って、試験装置は、位相ジッタ、位相ドリフトおよびスキューの影響を考慮したタイミングマージンが減少して、このような電子デバイスを精度良く試験することができなくなってきた。さらに、試験装置は、このような電子デバイスを試験する前に精度の良いキャリブレーションをしなければならなく、試験コストが高くなっていた。

そこで本発明の１つの側面においては、上記の課題を解決することのできる電子デバイス、試験装置および試験方法を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するために、本発明の第１の態様においては、データ信号および前記データ信号を取得すべきタイミングを示すクロック信号を出力する電子デバイスであって、前記データ信号および前記クロック信号を発生する出力回路と、当該電子デバイスを試験する場合に、当該電子デバイスの第１端子から、前記データ信号および前記クロック信号のいずれを出力するかを切り替えるテスト用回路と、を備える電子デバイスを提供する。

本発明の第２の態様においては、データ信号および前記データ信号を取得すべきタイミングを示すクロック信号を出力する電子デバイスを試験する試験装置であって、前記電子デバイスは、前記データ信号および前記クロック信号を発生する出力回路と、当該電子デバイスを試験する場合に、当該電子デバイスの第１端子から、前記データ信号および前記クロック信号のいずれを出力するかを切り替えるテスト用回路と、を備え、当該試験装置は、前記第１端子から出力される前記データ信号および前記クロック信号の位相差を検出する位相差検出部を備える試験装置を提供する。

本発明の第３の態様においては、データ信号および前記データ信号を取得すべきタイミングを示すクロック信号を出力する電子デバイスを試験する試験方法であって、前記電子デバイスは、前記データ信号および前記クロック信号を発生する出力回路と、当該電子デバイスを試験する場合に、当該電子デバイスの第１端子から、前記データ信号および前記クロック信号のいずれを出力するかを切り替えるテスト用回路と、を備え、前記第１端子から出力される前記データ信号および前記クロック信号の位相差を検出する試験方法を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

図１は、本実施形態に係る電子デバイス１０および試験装置２０を示す。 図２は、本実施形態に係る電子デバイス１０および試験装置２０の構成を示す。 図３は、データ信号およびクロック信号のタイミングの一例を示す。 図４は、電子デバイス１０が通常動作する場合の、データ信号およびクロック信号の流れを示す。 図５は、電子デバイス１０を試験する場合の、試験装置２０の動作フローの一例を示す。 図６は、ステップＳ１１の位相差を検出する場合におけるデータ信号の流れを示す。 図７は、ステップＳ１１の位相差を検出する場合におけるクロック信号の流れを示す。 図８は、ステップＳ１２の遅延量設定値を検出する場合におけるクロック信号の流れを示す。 図９は、ステップＳ１３およびステップＳ１４の電子デバイス１０を試験する場合における信号の流れを示す。 図１０は、本実施形態の第１変形例に係る電子デバイス１０および試験装置２０の構成を示す。 図１１は、本実施形態の第２変形例に係る電子デバイス１０および試験装置２０の構成を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係る電子デバイス１０および試験装置２０を示す。電子デバイス１０は、ソースシンクロナスインターフェースを採用し、データ信号およびデータ信号を取得すべきタイミングを示すクロック信号を出力する。電子デバイス１０は、クロック信号の周期に対して、例えば、２倍、４倍、…の周期のデータ信号を出力する。本実施形態において、電子デバイス１０が出力するデータ信号は、転送レートがクロック信号の２倍であり、エッジ位相がクロック信号の立上エッジおよび立下りエッジから、クロック信号の１／４周期（位相が９０度）ずれている。

試験装置２０は、電子デバイス１０を試験する。試験装置２０は、一例として、電子デバイス１０に対して試験信号を与え、試験信号を与えたことに応じて出力されるデータ信号およびクロック信号を受け取る。そして、試験装置２０は、期待されたデータ信号を受け取れたか否かを判断して電子デバイス１０の良否を判定する。

図２は、本実施形態に係る電子デバイス１０および試験装置２０の構成を示す。本実施形態に係る電子デバイス１０は、内部回路６２と、出力回路６４と、第１端子６６と、第２端子６８と、テスト用回路７０とを備える。

内部回路６２は、例えばデータ処理を実行して、外部の装置に供給するデータ列を出力する。内部回路６２は、一例として、メモリに対して書き込むデータ列を出力する回路であってよい。

出力回路６４は、内部回路６２から出力されたデータ列に応じたデータ信号およびクロック信号を発生する。本実施形態において、出力回路６４は、転送部７２と、クロック出力部７４と、データ出力部７６とを有する。転送部７２は、内部回路６２から出力されたデータ列をデータ出力部７６へ転送する。クロック出力部７４は、クロック信号を出力する。データ出力部７６は、転送部７２により転送されたデータ列を、クロック信号に対して転送レートが２倍で位相が９０度ずらしたデータ信号として出力する。

第１端子６６は、試験装置２０が当該電子デバイス１０を試験する場合に、データ信号およびクロック信号のうちテスト用回路７０により選択された一方の信号を外部へ出力する。第２端子６８は、試験装置２０が当該電子デバイス１０を試験する場合に、テスト用回路７０が取得した信号を外部へ出力する。

第１端子６６は、一例として、当該電子デバイス１０を通常動作させる場合に、データ信号を外部へ出力するためのデータ出力端子およびクロック信号を外部へ出力するためのクロック出力端子のいずれか一方である。そして、この場合、第２端子６８は、データ出力端子およびクロック出力端子の他方である。本実施形態においては、第１端子６６は、クロック出力端子であり、第２端子６８は、データ出力端子である。

テスト用回路７０は、試験装置２０が当該電子デバイス１０を試験する場合に、出力回路６４からデータ信号およびクロック信号を出力させる。また、テスト用回路７０は、試験装置２０が当該電子デバイス１０を試験する場合に、出力回路６４から出力されたデータ信号を、出力回路６４から出力されたクロック信号のタイミングで取得する。

そして、テスト用回路７０は、取得したデータ信号の値を当該電子デバイス１０の第２端子６８から外部へ出力する。また、テスト用回路７０は、試験装置２０が当該電子デバイス１０を試験する場合に、当該電子デバイス１０の第１端子６６から、データ信号およびクロック信号のいずれを出力するかを切り替える。

本実施形態においては、テスト用回路７０は、第１選択部７８と、遅延部８０と、取得部８２と、第２選択部８４とを有する。第１選択部７８は、外部の試験装置２０からの指示に応じて、出力回路６４が発生したデータ信号およびクロック信号のいずれを第１端子６６に供給するかを選択する。なお、第１端子６６がクロック出力端子である本実施形態においては、当該電子デバイス１０が通常動作する状態において、第１選択部７８は、クロック信号を第１端子６６へ供給する。

遅延部８０は、出力回路６４が発生したデータ信号およびクロック信号の一方を他方に対して遅延させて第１選択部７８および取得部８２に供給する。本実施形態においては、遅延部８０は、データ信号に対してクロック信号を遅延して第１選択部７８に供給する。これに代えてまたはこれに加えて、遅延部８０は、クロック信号に対してデータ信号を遅延して第１選択部７８に供給してもよい。

さらに、遅延部８０は、遅延量が可変となっている。本実施形態においては、遅延部８０は、外部の試験装置２０から与えられた設定値に応じた遅延量で信号を遅延する。なお、当該電子デバイス１０が通常動作する状態においては、遅延部８０は、データ信号およびクロック信号の一方を他方に対して基準遅延量分、遅延する。基準遅延量は、例えば、０である。また、基準遅延量は、クロック信号の整数倍の周期に対応する時間であってもよい。

取得部８２は、試験装置２０が当該電子デバイス１０を試験する場合に、データ信号を、クロック信号に応じたタイミングで取得する。本実施形態においては、取得部８２は、第１ラッチ８６と、第２ラッチ８８と、マルチプレクサ９０とを含む。

第１ラッチ８６は、クロック信号の立上りエッジのタイミングにおいて、データ信号の値を取得する。第２ラッチ８８は、クロック信号の立下りエッジのタイミングにおいて、データ信号の値を取得する。マルチプレクサ９０は、第１ラッチ８６が取得した値のデータ列および第２ラッチ８８が取得した値のデータ列を、一本のデータ列に多重化して出力する。

このような取得部８２は、クロック信号の９０度および２７０度の位相タイミングで、データ信号の値を取得することができる。すなわち、このような取得部８２は、クロック信号の２倍の転送レートのデータ信号の値を、当該データ信号の中心位相タイミング（位相が１８０度のタイミング）において取得することができる。

なお、データ信号の転送レートがクロック信号の転送レートの２倍より高い場合には、取得部８２は、レート倍数に対応する個数の複数のラッチを有する。そして、取得部８２は、このような複数のラッチを用いて、クロック信号に応じた複数種類のタイミングのそれぞれでデータ信号をそれぞれ取得する。

第２選択部８４は、出力回路６４が発生したデータ信号および取得部８２が取得した信号のいずれをデータ出力端子である第２端子６８から出力するかを選択する。より詳しくは、第２選択部８４は、当該電子デバイス１０を通常動作させる場合に、出力回路６４が発生したデータ信号を第２端子６８へ供給する。第２選択部８４は、試験装置２０が当該電子デバイス１０を試験する場合に、取得部８２が取得した信号を第２端子６８へ供給する。

なお、第１端子６６がデータ出力端子であって、第２端子６８がクロック出力端子であってもよい。この場合、第１選択部７８は、当該電子デバイス１０が通常動作する状態において、データ信号を第１端子６６へ供給する。また、この場合、第２選択部８４は、出力回路６４が発生したクロック信号および取得部８２が取得した信号のいずれをクロック出力端子である第２端子６８から出力するかを選択する。

本実施形態に係る試験装置２０は、位相差検出部１１２と、制御部１１３と、記憶部１１４と、キャリブレーション部１１５と、試験部１１６と、判定部１１８とを備える。位相差検出部１１２は、電子デバイス１０から受け取った信号の位相または遅延量を測定する。位相差検出部１１２は、一例として、遅延部８０を基準遅延量に設定した状態における、第１端子６６から出力されるデータ信号およびクロック信号の位相差を検出する。

制御部１１３は、遅延部８０に対して設定値を与えて遅延量を変更する。また、制御部１１３は、電子デバイス１０の第１選択部７８および第２選択部８４の切り替えを制御する。記憶部１１４は、キャリブレーション部１１５により検出された遅延量設定値を記憶する。

キャリブレーション部１１５は、一例として、ＣＰＵ等の演算処理装置がキャリブレーションプログラムを実行することにより実現される。キャリブレーション部１１５は、遅延部８０および第１端子６６を介して受け取った信号に基づいて、遅延部８０の遅延量を、電子デバイス１０の通常動作において用いる基準遅延量に対して予め指定されたオフセット遅延量分ずらす、遅延量設定値を検出する。本実施形態においては、キャリブレーション部１１５は、データ信号をクロック信号よりオフセット遅延量分遅らせる負側の遅延量設定値と、データ信号をクロック信号よりオフセット遅延量分進ませる正側の遅延量設定値とを検出する。

試験部１１６は、一例として、ＣＰＵ等の演算処理装置が試験プログラムを実行することにより実現される。試験部１１６は、電子デバイス１０を試験する場合に、出力回路６４からデータ信号およびクロック信号を出力させ、取得部８２が取得した信号を第２端子６８へ供給する制御を実行する。また、試験部１１６は、電子デバイス１０を試験する場合に、遅延部８０の遅延量を設定する制御を実行する。

判定部１１８は、遅延部８０の遅延量を基準遅延量に設定した状態において、第２端子６８から出力される取得部８２が取得したデータ信号と期待値との比較結果に基づき電子デバイス１０の良否を判定する。また、他の試験において、判定部１１８は、遅延部８０に遅延量設定値を設定した状態において、第２端子６８から出力される取得部８２が取得したデータ信号と期待値との比較結果に基づき電子デバイス１０の良否を判定する。

図３は、データ信号およびクロック信号のタイミングの一例を示す。ソースシンクロナスインターフェースを採用したデバイスの試験では、被試験デバイスから出力するデータ信号とクロック信号との位相差を、標準の状態（図３の（Ａ）の状態）として試験をする。

さらに、被試験デバイスから出力するデータ信号とクロック信号との位相差を、標準状態から所定位相ずらした状態（図３の（Ｂ），（Ｃ）の状態）として試験をする場合もある。図３の（Ｂ）および（Ｃ）の状態とした試験によれば、出力するデータ信号とクロック信号との位相差を仕様により定められた上限または下限までずらした条件であっても、被試験デバイスが正しいデータを出力できるか否かを判定することができる。

ここで、遅延量設定値は、一例として、取得部８２が取得するデータ信号とクロック信号との間に、仕様により定められた上限または下限の位相差を与える遅延部８０の設定値を表す。従って、本実施形態において、キャリブレーション部１１５は、試験に先立って、このような位相差をデータ信号およびクロック信号の間に生じさせる遅延量設定値を検出する。

図４は、電子デバイス１０が通常動作する場合の、データ信号およびクロック信号の流れを示す。本実施形態においては、当該電子デバイス１０が通常動作する場合、第１選択部７８は、出力回路６４が発生したクロック信号を、クロック出力端子である第１端子６６に供給する。また、本実施形態においては、当該電子デバイス１０が通常動作する場合、遅延部８０は、出力回路６４から発生されたクロック信号を、基準遅延量分遅延する。

また、本実施形態においては、当該電子デバイス１０が通常動作する場合、第２選択部８４は、出力回路６４が発生したデータ信号を、データ出力端子である第２端子６８に供給する。これにより、テスト用回路７０は、出力回路６４が出力したクロック信号をクロック出力端子である第１端子６６から外部に出力し、出力回路６４が出力したデータ信号をデータ出力端子である第２端子６８から外部に出力することができる。

図５は、電子デバイス１０を試験する場合の、試験装置２０の動作フローの一例を示す。試験装置２０は、電子デバイス１０の出荷前等の試験において、以下のステップＳ１１からＳ１４の処理を実行する。

まず、ステップＳ１１において、試験装置２０は、第１端子６６から出力されるデータ信号およびクロック信号の位相差を検出する。本実施形態においては、試験装置２０は、遅延部８０を基準遅延量に設定した状態として、第１端子６６から出力されるデータ信号およびクロック信号の位相差を検出する。

続いて、ステップＳ１２において、試験装置２０は、電子デバイス１０の通常動作時において用いる基準遅延量から予め指定されたオフセット遅延量分ずらした遅延量に、遅延部８０を設定するための遅延量設定値を検出する。続いて、ステップＳ１３において、試験装置２０は、遅延部８０を、電子デバイス１０の通常動作時において用いる遅延量（基準遅延量）として、電子デバイス１０を試験する。

続いて、ステップＳ１４において、試験装置２０は、遅延部８０に遅延量設定値を設定した状態で、電子デバイス１０を試験する。即ち、試験装置２０は、遅延部８０を、電子デバイス１０の通常動作時において用いる基準遅延量から予め指定されたオフセット遅延量分ずらした遅延量として、電子デバイス１０を試験する。

図６は、ステップＳ１１の位相差を検出する場合におけるデータ信号の流れを示す。ステップＳ１１の位相差を検出する場合において、まず、キャリブレーション部１１５は、制御部１１３に対して、データ信号を第１端子６６から外部へと出力させるように切り替える指示を与える。この指示に応じて、制御部１１３は、電子デバイス１０の出力回路６４から発生されたデータ信号を、第１端子６６から出力させるように、第１選択部７８を切り替える。

このように設定した状態において、キャリブレーション部１１５は、電子デバイス１０に対してデータ信号を出力させる指示を与える。さらに、キャリブレーション部１１５は、位相差検出部１１２に対して第１端子６６から出力されたデータ信号を取得して位相を検出する指示を与える。

この指示に応じて、電子デバイス１０の出力回路６４は、データ信号を出力する。また、位相差検出部１１２は、出力回路６４から発生され第１端子６６から出力されたデータ信号を取得して、当該データ信号の位相を検出する。これにより、位相差検出部１１２は、出力回路６４からデータ信号を発生させて第１端子６６から出力されたデータ信号を取得し、出力回路６４がデータ信号を発生してから第１端子６６がデータ信号を外部に出力するまでの時間（データ信号の遅延時間）を測定することができる。

図７は、ステップＳ１１の位相差を検出する場合におけるクロック信号の流れを示す。ステップＳ１１の位相差を検出する場合において、続いて、キャリブレーション部１１５は、制御部１１３に対して、クロック信号を第１端子６６から外部へと出力させるように切り替える指示を与える。この指示に応じて、制御部１１３は、電子デバイス１０の出力回路６４から発生されたクロック信号を、第１端子６６から出力させるように、第１選択部７８を切り替える。

このように設定した状態において、キャリブレーション部１１５は、電子デバイス１０に対してクロック信号を出力させる指示を与える。さらに、キャリブレーション部１１５は、位相差検出部１１２に対して第１端子６６から出力されたクロック信号を取得して位相を検出する指示を与える。

この指示に応じて、電子デバイス１０の出力回路６４は、クロック信号を出力する。また、位相差検出部１１２は、出力回路６４から発生され第１端子６６から出力されたクロック信号を取得して、当該クロック信号の位相を検出する。これにより、位相差検出部１１２は、出力回路６４からクロック信号を発生させて、第１端子６６から出力されたクロック信号を取得し、出力回路６４がクロック信号を発生してから第１端子６６がクロック信号を外部に出力するまでの時間（クロック信号の遅延時間）を測定することができる。

そして、位相差検出部１１２は、以上のように測定したデータ信号の遅延時間とクロック信号の遅延時間との差から、第１端子６６から出力されるデータ信号およびクロック信号の位相差を算出して、キャリブレーション部１１５に供給する。なお、ステップＳ１１の処理中においては、遅延部８０は、当該電子デバイス１０が通常動作する状態の遅延量、すなわち、データ信号およびクロック信号の一方を他方に対して基準遅延量分、遅延する状態に設定されている。

図８は、ステップＳ１２の遅延量設定値を検出する場合におけるクロック信号の流れを示す。ステップＳ１２の遅延量設定値を検出する場合において、キャリブレーション部１１５は、制御部１１３に対して、出力回路６４が発生したデータ信号をデータ出力端子から出力させ、出力回路６４が発生したクロック信号をクロック出力端子から出力させるように指示する。この指示に応じて、制御部１１３は、出力回路６４が発生したデータ信号をデータ出力端子から出力させるように第２選択部８４を切り替え、出力回路６４が発生したクロック信号をクロック出力端子から出力させるように第１選択部７８を切り替える。

本実施形態においては、制御部１１３は、クロック信号を第１端子６６から外部へと出力させるように第１選択部７８を切り替える。また、制御部１１３は、出力回路６４が発生したデータ信号を第２端子６８から外部へと出力させるように第２選択部８４を切り替える。

このように設定した状態において、キャリブレーション部１１５は、電子デバイス１０に対して、出力回路６４からクロック信号およびデータ信号を発生させる指示を与える。さらに、キャリブレーション部１１５は、位相差検出部１１２に対して、第１端子６６から出力されたクロック信号と、第２端子６８から出力されたデータ信号との位相差を検出する指示を与える。

この指示に応じて、電子デバイス１０は、出力回路６４からクロック信号およびデータ信号を発生して、第１端子６６および第２端子６８から出力する。また、位相差検出部１１２は、第１端子６６から出力されたクロック信号および第２端子６８から出力されたデータ信号を取得して、２つの信号の位相差を検出する。

そして、キャリブレーション部１１５は、位相差検出部１１２により検出された位相差を受け取る。このようにして、キャリブレーション部１１５は、出力回路６４からクロック信号およびデータ信号を発生させて、第１端子６６からクロック信号を取得し、第２端子６８からデータ信号を取得することにより、クロック信号とデータ信号との遅延時間差を測定する。

さらに、キャリブレーション部１１５は、このような遅延時間差の測定を複数回実行する。キャリブレーション部１１５は、制御部１１３に対して、それぞれの実行において、遅延部８０に与える設定値を順次に変化させる指示を与える。この指示に応じて、制御部１１３は、遅延部８０に与える設定値を順次に変化させる。

キャリブレーション部１１５は、それぞれの設定値における遅延時間差の測定結果から、遅延部８０の遅延量を、基準遅延量に対してオフセット遅延量分ずらす遅延量設定値を検出する。この場合において、キャリブレーション部１１５は、ステップＳ１１において算出した第１端子６６から出力されるデータ信号およびクロック信号の位相差に応じた遅延時間に基づいて、測定したクロック信号とデータ信号との遅延時間差を補正する。

なお、本実施形態においては、キャリブレーション部１１５は、遅延部８０の遅延量を、基準遅延量に対して負側にオフセット遅延量分ずらす負側の遅延量設定値、および、基準遅延量に対して正側にオフセット遅延量分ずらす正側の遅延量設定値を検出する。そして、キャリブレーション部１１５は、このように検出した遅延量設定値を記憶部１１４に記憶させる。

図９は、ステップＳ１３およびステップＳ１４の電子デバイス１０を試験する場合における信号の流れを示す。ステップＳ１３およびステップＳ１４の試験をする場合において、まず、試験部１１６は、制御部１１３に対して、取得部８２が取得した信号を第２端子６８から外部へと出力させるように指示を与える。この指示に応じて、制御部１１３は、取得部８２が取得した信号を第２端子６８から外部へと出力させるように第２選択部８４を切り替える。

さらに、本実施形態においては、試験部１１６は、制御部１１３に対して、クロック信号を第１端子６６から外部へと出力させるように指示を与える。この指示に応じて、制御部１１３は、クロック信号を第１端子６６から外部へと出力させるように第１選択部７８を切り替える。

さらに、試験部１１６は、ステップＳ１３の試験をする場合には、制御部１１３に対して、遅延部８０の遅延量を、データ信号およびクロック信号の一方を他方に対して基準遅延量分を遅延するように指示する。この指示に応じて、制御部１１３は、遅延部８０に対して、電子デバイス１０が通常動作する場合における設定値を与える。

また、試験部１１６は、ステップＳ１４の試験をする場合には、制御部１１３に対して、遅延部８０の遅延量を、データ信号およびクロック信号の一方を他方に対して、基準遅延量からオフセット遅延量分ずれた遅延量を遅延するように、指示する。この指示に応じて、制御部１１３は、記憶部１１４から遅延量設定値を読み出し、遅延部８０に対して読み出した遅延量設定値を設定する。なお、本実施形態においては、ステップＳ１４において、遅延部８０に負側の遅延量設定値を設定した状態および遅延部８０に正側の遅延量設定値を設定した状態のそれぞれで、電子デバイス１０を試験する。

第２選択部８４および遅延部８０をこのように設定した状態において、試験部１１６は、電子デバイス１０に対して、データ信号およびクロック信号を出力回路６４から発生させ、発生したデータ信号およびクロック信号をテスト用回路７０の取得部８２において取得する指示を与える。この指示に応じて、電子デバイス１０の出力回路６４は、データ信号およびクロック信号を発生する。そして、出力回路６４からデータ信号およびクロック信号が発生されると、テスト用回路７０の取得部８２は、遅延部８０により遅延されたクロック信号のタイミングに基づいて、データ信号の値を取得する。

判定部１１８は、取得部８２により取得された値を第２端子６８を介して受け取り、取得部８２により取得された値を期待値と比較して、比較結果を試験部１１６に転送する。試験部１１６は、取得された値が期待値と一致する場合には当該電子デバイス１０が良品と判断し、取得された値が期待値と一致しない場合には当該電子デバイス１０が不良品と判断する。

以上のように本実施形態に係る電子デバイス１０は、試験時において、内部のテスト用回路７０が出力回路６４から発生されたデータ信号を取得する。従って、電子デバイス１０は、試験時において、試験装置２０へ取得した値のみを供給すればよい。これにより、電子デバイス１０および試験装置２０によれば、データ信号とクロック信号との間に含まれる位相ジッタ、位相ドリフトおよびスキューを非常に小さくして、精度良く当該電子デバイス１０の試験をすることができる。

また、電子デバイス１０は、試験時において、第１端子６６からデータ信号およびクロック信号を切り替えて出力する第１選択部７８を備える。従って、電子デバイス１０および試験装置２０によれば、データ信号とクロック信号との間の位相ずれをキャンセルして、所定のオフセット遅延量ずらした状態において試験する場合におけるデータ信号とクロック信号との間の遅延量を、精度良くキャリブレーションすることができる。

図１０は、本実施形態の第１変形例に係る電子デバイス１０および試験装置２０の構成を示す。本変形例に係る電子デバイス１０および試験装置２０は、図２に示した同一符号の部材と略同一の構成および機能を採るので、以下相違点を除き説明を省略する。

本変形例に係る取得部８２は、マルチプレクサ９０に代えて、セレクタ９２を含む。セレクタ９２は、外部の試験装置２０からの指示に応じて、複数のラッチ（本例においては第１ラッチ８６、第２ラッチ８８）のうちいずれのラッチが取得したデータ信号を第２端子６８から出力させるかを選択する。

ここで、本変形例において、試験部１１６は、出力回路６４から複数サイクル分の同一のデータ信号を繰り返して出力させる。そして、セレクタ９２は、出力回路６４から複数サイクル分のデータ信号の信号列を出力させる度に、選択するラッチを順次に切り替える。

例えば、まず、最初の複数サイクル分のデータ信号を出力回路６４が出力している場合に、セレクタ９２は、第１ラッチ８６を選択して、第１ラッチ８６が取得した信号を第２端子６８から出力させる。続いて、２回目の複数サイクル分のデータ信号を出力回路６４が出力している場合に、セレクタ９２は、第２ラッチ８８を選択して、第２ラッチ８８が取得した信号を第２端子６８から出力させる。

判定部１１８は、複数のラッチのうち第１ラッチ８６を選択している間に取得したそれぞれのデータ信号と対応する期待値とを比較した第１比較結果と、複数のラッチのうち第２ラッチ８８を選択している間に取得したそれぞれのデータ信号と対応する期待値とを比較した第２比較結果とを取得する。そして、判定部１１８は、第１比較結果と第２比較結果とに基づいて、電子デバイス１０の良否を判定する。

これにより、本変形例に係る電子デバイス１０および試験装置２０によれば、複数のラッチにより取り込まれたデータを多重化して転送しなくてよいので、電子デバイス１０から試験装置２０へのデータの転送レートを低くすることができる。

図１１は、本実施形態の第２変形例に係る電子デバイス１０および試験装置２０の構成を示す。本変形例に係る電子デバイス１０および試験装置２０は、図２に示した同一符号の部材と略同一の構成および機能を採るので、以下相違点を除き説明を省略する。

本変形例に係る電子デバイス１０は、データ入力端子１３２と、クロック入力端子１３４と、取得回路１３６とを更に備える。データ入力端子１３２は、他の電子デバイスからの外部データ信号を入力する。クロック入力端子１３４は、外部データ信号を取得すべきタイミングを示す外部クロック信号を他の電子デバイスから入力する。

取得回路１３６は、クロック入力端子１３４から入力した外部クロック信号に応じたタイミングで、データ入力端子１３２から入力した外部データ信号を取得する。本実施形態においては、取得回路１３６は、９０度位相遅延器１４２と、第３ラッチ１４４と、第４ラッチ１４６と、転送部１４８とを有する。９０度位相遅延器１４２は、クロック入力端子１３４が入力した外部クロック信号を、９０度の位相分遅延する。

第３ラッチ１４４は、９０度位相遅延器１４２により遅延された外部クロック信号の立上りエッジのタイミングにおいて、データ入力端子1３２が入力した外部データ信号の値を取得する。第４ラッチ１４６は、９０度位相遅延器１４２により遅延された外部クロック信号の立下りエッジのタイミングにおいて、データ入力端子1３２が入力した外部データ信号の値を取得する。

転送部１４８は、第３ラッチ１４４が取得した値のデータ列および第４ラッチ１４６が取得した値のデータ列をバッファリングして、内部回路６２に転送する。このような取得回路１３６は、外部クロック信号の９０度および２７０度の位相タイミングで、外部データ信号の値を取得することができる。

本変形例において、内部回路６２は、更に、取得回路１３６により取得されたデータ列に応じて動作する。内部回路６２は、一例として、更に、メモリから読み出したデータ列を処理する回路であってよい。

また、本変形例に係るテスト用回路７０は、第３選択部１５２と、第４選択部１５４と、デバイス内試験制御部１５６と、デバイス内判定部１５８とを更に有する。第３選択部１５２は、外部の試験装置２０からの指示に応じて、第１選択部７８が出力するクロック信号を、外部クロック信号に代えて取得回路１３６に供給するか否かを選択する。第４選択部１５４は、外部の試験装置２０からの指示に応じて、出力回路６４が出力するデータ信号を、外部データ信号に代えて取得回路１３６に供給するか否かを選択する。

デバイス内試験制御部１５６は、電子デバイス１０を試験する場合に、試験装置２０からの指示に応じて、出力回路６４からデータ信号およびクロック信号を出力させる。デバイス内判定部１５８は、電子デバイス１０を試験する場合に、取得回路１３６が取得した信号と期待値とを比較して、比較結果を試験装置２０に送信する。

このような本変形例において、電子デバイス１０の試験をする場合、まず、試験装置２０は、第１選択部７８に対して、出力回路６４が発生したクロック信号を第１端子６６から外部へと出力させるように切り替える指示を与える。さらに、試験装置２０は、第３選択部１５２に対して、第１選択部７８が出力したクロック信号を、外部クロック信号に代えて取得回路１３６に供給するように切り替える指示を与える。また、さらに、試験装置２０は、第４選択部１５４に対して、出力回路６４により発生されたデータ信号を、外部データ信号に代えて取得回路１３６に供給するように切り替える指示を与える。

また、図５のステップＳ１３と同様の試験をする場合には、試験装置２０は、一例として、クロック信号をデータ信号に対して、クロック信号の転送レートの９０度分進むような遅延量に、遅延部８０を設定する。さらに、図５のステップＳ１４と同様の試験をする場合には、試験装置２０は、クロック信号をデータ信号に対して、クロック信号の転送レートの９０度分進むような遅延量からオフセット遅延量分ずれた遅延量を遅延するように、遅延部８０を設定する。

このように設定した状態において、デバイス内試験制御部１５６は、データ信号およびクロック信号を出力回路６４から発生させる。出力回路６４からデータ信号およびクロック信号が発生されると、取得回路１３６は、遅延部８０により遅延されたクロック信号のタイミングに基づいて、データ信号の値を取得する。そして、デバイス内判定部１５８は、取得回路１３６により取得された値を期待値と比較し、取得された値が期待値と一致する場合には当該電子デバイス１０が良品と判断し、取得された値が期待値と一致しない場合には当該電子デバイス１０が不良品と判断する。

以上のように、電子デバイス１０がソースシンクロナスインターフェースにおけるデータ信号を取得する取得回路１３６を備える場合には、出力回路６４から発生されたデータ信号を取得回路１３６に取得させて試験をしてよい。これにより、本変形例に係る電子デバイス１０および試験装置２０によれば、テスト用回路７０の回路構成を小さくすることができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

Claims (12)

1. データ信号および前記データ信号を取得すべきタイミングを示すクロック信号を出力する電子デバイスであって、
   前記データ信号および前記クロック信号を発生する出力回路と、
   当該電子デバイスを試験する場合に、当該電子デバイスの第１端子から、前記データ信号および前記クロック信号のいずれを出力するかを切り替えるテスト用回路と、
   を備える電子デバイス。
2. 前記テスト用回路は、外部の装置からの指示に応じて、前記データ信号および前記クロック信号のいずれを前記第１端子に供給するかを選択する第１選択部を有する請求項１に記載の電子デバイス。
3. 前記テスト用回路は、前記出力回路が発生した前記データ信号および前記クロック信号の一方を他方に対して遅延させて前記第１選択部に供給する遅延部を有する請求項２に記載の電子デバイス。
4. 前記テスト用回路は、前記データ信号を、前記クロック信号に応じたタイミングで取得する取得部を更に有し、
   当該電子デバイスは、前記テスト用回路により取得された前記データ信号を外部へ出力する第２端子を更に備える請求項２または３に記載の電子デバイス。
5. 前記取得部は、
   前記クロック信号に応じた複数種類のタイミングのそれぞれで前記データ信号をそれぞれ取得する複数のラッチと、
   外部の装置からの指示に応じて、前記複数のラッチのうちいずれのラッチが取得した前記データ信号を前記第２端子から出力させるかを選択するセレクタと、
   を有する請求項４に記載の電子デバイス。
6. 前記第１端子は、当該電子デバイスを通常動作させる場合に、前記データ信号を外部へ出力するためのデータ出力端子および前記クロック信号を外部へ出力するためのクロック出力端子のいずれか一方であり、
   前記第２端子は、前記データ出力端子および前記クロック出力端子の他方である
   請求項４または５に記載の電子デバイス。
7. 前記第１端子は、前記クロック出力端子であり、
   前記第２端子は、前記データ出力端子であり、
   前記出力回路が発生した前記データ信号および前記取得部が取得した信号のいずれを前記データ出力端子から出力するかを選択する第２選択部を更に備える
   請求項６に記載の電子デバイス。
8. 他の電子デバイスからの外部データ信号を入力するデータ入力端子と、
   前記外部データ信号を取得すべきタイミングを示す外部クロック信号を前記他の電子デバイスから入力するクロック入力端子と、
   前記クロック入力端子から入力した前記外部クロック信号に応じたタイミングで、前記データ入力端子から入力した前記外部データ信号を取得する取得回路と、
   を更に備え、
   前記テスト用回路は、
   前記第１選択部が出力するクロック信号を、前記外部クロック信号に代えて前記取得回路に供給するか否かを選択する第３選択部と、
   前記出力回路が出力するデータ信号を、前記外部データ信号に代えて前記取得回路に供給するか否かを選択する第４選択部と、
   を更に有する請求項７に記載の電子デバイス。
9. データ信号および前記データ信号を取得すべきタイミングを示すクロック信号を出力する電子デバイスを試験する試験装置であって、
   前記電子デバイスは、
   前記データ信号および前記クロック信号を発生する出力回路と、
   当該電子デバイスを試験する場合に、当該電子デバイスの第１端子から、前記データ信号および前記クロック信号のいずれを出力するかを切り替えるテスト用回路と、
   を備え、
   当該試験装置は、前記第１端子から出力される前記データ信号および前記クロック信号の位相差を検出する位相差検出部を備える
   試験装置。
10. 前記テスト用回路は、
    前記試験装置からの指示に応じて、前記データ信号および前記クロック信号のいずれを前記第１端子に供給するかを選択する第１選択部と、
    前記出力回路が発生した前記データ信号および前記クロック信号の一方を他方に対して遅延させて前記第１選択部に供給する、遅延量が可変の遅延部と、
    前記遅延部により相対的に位相シフトされた前記データ信号を、前記クロック信号に応じたタイミングで取得する取得部と、
    を更に有し、
    前記電子デバイスは、前記取得部が取得した前記データ信号を外部へ出力するための第２端子を更に備え、
    当該試験装置は、
    前記遅延部および前記第１端子を介して受け取った信号に基づいて、前記遅延部の遅延量を、前記電子デバイスの通常動作において用いる基準遅延量に対して、予め指定されたオフセット遅延量分ずらす遅延量設定値を検出するキャリブレーション部と、
    前記遅延部に前記遅延量設定値を設定した状態において、前記第２端子から出力される前記取得部が取得した前記データ信号と期待値との比較結果に基づき前記電子デバイスの良否を判定する判定部と、
    を備える請求項９に記載の試験装置。
11. 前記取得部は、前記クロック信号に応じた複数種類のタイミングのそれぞれで前記データ信号をそれぞれ取得する複数のラッチと、
    外部の装置からの指示に応じて、前記複数のラッチのうちいずれのラッチが取得した前記データ信号を前記第２端子から出力させるかを選択するセレクタと、
    を有し、
    前記セレクタは、前記出力回路から複数サイクル分の前記データ信号の信号列を出力させる度に、選択する前記ラッチを切り替え、
    前記判定部は、前記複数のラッチのうち第１ラッチを選択している間に取得したそれぞれの前記データ信号と対応する期待値とを比較した第１比較結果と、前記複数のラッチのうち第２ラッチを選択している間に取得したそれぞれの前記データ信号と対応する期待値とを比較した第２比較結果とに基づいて、前記電子デバイスの良否を判定する
    請求項１０に記載の試験装置。
12. データ信号および前記データ信号を取得すべきタイミングを示すクロック信号を出力する電子デバイスを試験する試験方法であって、
    前記電子デバイスは、
    前記データ信号および前記クロック信号を発生する出力回路と、
    当該電子デバイスを試験する場合に、当該電子デバイスの第１端子から、前記データ信号および前記クロック信号のいずれを出力するかを切り替えるテスト用回路と、
    を備え、
    前記第１端子から出力される前記データ信号および前記クロック信号の位相差を検出する
    試験方法。

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