JP2005293808A - 試験装置、位相調整方法、及びメモリコントローラ - Google Patents

Abstract

【課題】高速なデータの送受信を行う被試験メモリを正確に試験することができる試験装置を提供する。
【解決手段】本発明の試験装置は、被試験メモリから出力された出力信号の出力値を、ストローブ信号のタイミングで取得するタイミングコンパレータと、タイミングコンパレータが取得した出力値を予め生成された期待値と比較して、比較結果を出力する論理比較器と、論理比較器が出力した比較結果に基づいて、ストローブ信号のタイミングを調整する位相調整制御回路とを備える。
【選択図】図１

Description

本発明は、試験装置、位相調整方法、及びメモリコントローラに関する。特に本発明は、被試験メモリを試験する試験装置、被試験メモリから出力された出力信号とストローブ信号とのタイミングを調整する位相調整方法、及びメモリのデータの書き込み及び読み出しを制御するメモリコントローラに関する。

図１２は、従来技術に係る試験装置１０の構成を示す。試験装置１０は、可変遅延回路１２、１４、２２、２４、３２、及び４２、ＳＲラッチ１６及び２６、ドライバ１８及び２８、レベルコンパレータ３０及び４０、並びにタイミングコンパレータ３４及び４４を備える。

ＳＲラッチ１６は、可変遅延回路１２によって遅延されたセット信号及び可変遅延回路１４によって遅延されたリセット信号に基づいて試験パターン信号を発生出力し、ドライバ１８を介して被試験メモリ５０に供給する。ＳＲラッチ２６は、可変遅延回路２２によって遅延されたセット信号及び可変遅延回路２４によって遅延されたリセット信号に基づいて試験パターン信号を発生出力し、ドライバ２８を介して被試験メモリ５０に供給する。また、タイミングコンパレータ３４は、レベルコンパレータ３０を介して被試験メモリ５０から出力された出力信号を受け取り、可変遅延回路３２により遅延されたストローブ信号に基づいて出力値をサンプリングする。タイミングコンパレータ４４は、レベルコンパレータ４０を介して被試験メモリ５０から出力された出力信号を受け取り、可変遅延回路４２により遅延されたストローブ信号に基づいて出力値をサンプリングする。

そして、タイミングコンパレータ３４又は４４によってサンプリングされた出力値は、論理比較器によって、予め生成された期待値と比較される。そして、試験装置１０は、論理比較器による比較結果に基づいて、被試験メモリ５０の良否を判定する。

試験装置１０では、被試験メモリ５０の試験を実行する前に次にような位相調整を行う。まず、ドライバ１８及び２８から出力される試験パターン信号の位相が、被試験メモリ５０の端子において同位相になるように、可変遅延回路１２及び１４の遅延量を設定する。また、被試験メモリ５０から同位相で出力される出力信号が、タイミングコンパレータ３４及び４４において正確にサンプリングされるように、可変遅延回路３２及び４２の遅延量を設定する。

現時点で先行技術文献の存在を認識していないので、先行技術文献に関する記載を省略する。

従来の試験装置１０における位相調整では、ドライバ１８及び２８から出力された試験パターン信号の位相が、被試験メモリ５０の端子において同位相になるように可変遅延回路１２及び１４の遅延量を設定する。そのため、非常に高い周波数で動作する被試験メモリ５０を試験する場合においては、被試験メモリ５０の出力信号の出力タイミングのばらつき、タイミングコンパレータ３４及び４４によるストローブ信号の受け取りタイミングのばらつきにより、被試験メモリ５０から出力された出力信号を正しくサンプリングすることが困難である。また、タイミングコンパレータ３４及び４４によるストローブ信号の受け取りタイミングのばらつきを抑えるため、被試験メモリ５０を実装するたびにストローブ信号の位相調整を行うと、膨大な時間がかかり試験のスループットを低下させてしまう。

そこで本発明は、上記の課題を解決することができる試験装置、位相調整方法、及びメモリコントローラを提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

本発明の第１の形態によると、被試験メモリを試験する試験装置であって、被試験メモリから出力された出力信号の出力値を、ストローブ信号のタイミングで取得するタイミングコンパレータと、タイミングコンパレータが取得した出力値を予め生成された期待値と比較して、比較結果を出力する論理比較器と、論理比較器が出力した比較結果に基づいて、ストローブ信号のタイミングを調整する位相調整制御回路とを備える。

ストローブ信号を遅延させてタイミングコンパレータに供給する第１可変遅延回路をさらに備え、位相調整制御回路は、論理比較器が出力した比較結果に基づいて、第１可変遅延回路による遅延量を設定してもよい。

論理比較器が比較結果として出力した、出力値と期待値とが一致しないことを示すフェイルデータの数を計数するフェイルカウンタと、フェイルカウンタが計数したフェイルデータの数を、予め定められた判定値と比較して、判定結果を出力する判定回路とをさらに備え、位相調整制御回路は、判定回路が出力した判定結果に基づいて、第１可変遅延回路による遅延量を設定してもよい。

位相調整制御回路は、２進数データで示される第１可変遅延回路による遅延量を、判定回路が出力した判定結果に基づいてバイナリサーチにより上位ビットから順に決定していってもよい。

セット信号のタイミングで試験パターン信号を立ち上げ、リセット信号のタイミングで試験パターン信号を立ち下げて、試験パターン信号を被試験メモリに供給するＳＲラッチと、セット信号を遅延させてＳＲラッチに供給する第２可変遅延回路と、リセット信号を遅延させてＳＲラッチに供給する第３可変遅延回路とをさらに備え、タイミングコンパレータは、試験パターン信号に対応して被試験メモリから出力された出力信号の出力値を、被試験メモリの内部クロックと同期したストローブ信号のタイミングで取得し、論理比較器は、タイミングコンパレータが取得した出力値を期待値と比較して、比較結果を出力し、位相調整制御回路は、論理比較器が出力した比較結果に基づいて、第２可変遅延回路及び３可変遅延回路による遅延量を設定してもよい。

被試験メモリの温度又は被試験メモリの周囲の温度の変化を検出する温度検出部と、温度検出部が検出した温度変化が予め定められた温度変化以上である場合に、ストローブ信号のタイミングを再度調整させるリキャリブレーション制御部とをさらに備えてもよい。

被試験メモリに対するデータの書き込み又は読み出しを連続して行った場合に、論理比較器が経過時間毎に出力した比較結果に基づいて、ストローブ信号のタイミングを再調整すべき時間間隔を測定するリキャリブレーション間隔制御部をさらに備えてもよい。

本発明の第２の形態によると、被試験メモリから出力された出力信号とストローブ信号とのタイミングを調整する位相調整方法であって、被試験メモリから出力された出力信号の出力値を、ストローブ信号のタイミングで取得する出力値取得段階と、取得された出力値を予め生成された期待値と比較して、比較結果を出力する段階と、比較結果に基づいて、ストローブ信号のタイミングを調整する段階とを備える。

被試験メモリに試験パターン信号を低速で書き込む低速書込段階と、試験パターン信号に対応した出力信号を被試験メモリから高速で読み出す第１高速読出段階とをさらに備え、出力値取得段階は、第１高速読出段階において読み出された出力信号の出力値を、ストローブ信号のタイミングで取得する段階を有してもよい。

低速書込段階は、被試験メモリのスキャン入出力端子から試験パターン信号を書き込む段階を有し、第１高速読出段階は、被試験メモリのデータ入出力端子から試験パターン信号を読み出す段階を有してもよい。

セット信号のタイミングで試験パターン信号を立ち上げ、リセット信号のタイミングで試験パターン信号を立ち下げて、試験パターン信号を被試験メモリに高速で書き込む高速書込段階と、試験パターン信号に対応した出力信号を被試験メモリから高速で読み出す第２高速読出段階と、第２高速読出段階において読み出された出力信号の出力値を、ストローブ信号のタイミングで取得する段階と、取得された出力値を予め生成された期待値と比較して、比較結果を出力する段階と、比較結果に基づいて、セット信号及びリセット信号のタイミングを調整する段階とをさらに備えてもよい。

高速書込段階は、被試験メモリのデータ入出力端子から試験パターン信号を書き込む段階を有し、第２高速読出段階は、被試験メモリのデータ入出力端子から試験パターン信号を読み出す段階を有してもよい。

本発明の第３の形態によると、メモリのデータの書き込み及び読み出しを制御するメモリコントローラであって、メモリから読み出された出力信号の出力値を、ストローブ信号のタイミングで取得するタイミングコンパレータと、タイミングコンパレータが取得した出力値を予め生成された期待値と比較して、比較結果を出力する論理比較器と、論理比較器が出力した比較結果に基づいて、ストローブ信号のタイミングを調整する位相調整制御回路と、メモリの温度又はメモリの周囲の温度の変化を検出する温度検出部と、温度検出部が検出した温度変化が予め定められた温度変化以上である場合に、ストローブ信号のタイミングを再度調整させるリキャリブレーション制御部とを備える。

本発明の第４の形態によると、メモリのデータの書き込み及び読み出しを制御するメモリコントローラであって、メモリから読み出された出力信号の出力値を、ストローブ信号のタイミングで取得するタイミングコンパレータと、タイミングコンパレータが取得した出力値を予め生成された期待値と比較して、比較結果を出力する論理比較器と、論理比較器が出力した比較結果に基づいて、ストローブ信号のタイミングを調整する位相調整制御回路と、メモリに対するデータの書き込み又は読み出しを連続して行った場合に、論理比較器が経過時間毎に出力した比較結果に基づいて、ストローブ信号のタイミングを再調整すべき時間間隔を測定するリキャリブレーション間隔制御部とを備える。

なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた発明となりうる。

本発明に係る試験装置によれば、高速なデータの送受信を行う被試験メモリを正確に試験することができる。

以下、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の第１実施形態に係る試験装置１００の構成の一例を示す。試験装置１００は、タイミング発生器１０２、パターン発生器１０４、波形整形器１０６、可変遅延回路１０８、可変遅延回路１１０、ＳＲラッチ１１２、ドライバ１１４、レベルコンパレータ１１６、可変遅延回路１１８、タイミングコンパレータ１２０、論理比較器１２２、フェイルカウンタ１２４、判定回路１２６、及び位相調整制御回路１２８を備える。

本実施形態に係る試験装置１００では、被試験メモリ１５０に印加する試験データ信号の位相、及び被試験メモリ１５０から出力される出力信号の出力値を取得するためのストローブ信号の位相を、被試験メモリ１５０の端子毎に調整することにより、試験装置１００と被試験メモリ１５０との高速なデータの送受信を実現することを目的とする。

まず、試験装置１００による被試験メモリ１５０の試験動作について説明する。パターン発生器１０４は、タイミングセット信号（以下、「ＴＳ信号」という。）を出力して、タイミング発生器１０２に供給する。タイミング発生器１０２は、ＴＳ信号により指定されたタイミングデータに基づいて周期クロック及び遅延クロックを発生して、遅延クロックをパターン発生器１０４に供給し、遅延クロックを波形整形器１０６に供給する。そして、パターン発生器１０４は、タイミング発生器１０２から供給された周期クロックに基づいて被試験メモリ１５０に供給すべきパターンデータを発生して、波形整形器１０６に供給する。

波形整形器１０６は、タイミング発生器１０２から供給された遅延クロックに基づいて、パターン発生器１０４が発生したパターンデータが示す試験パターン信号を必要なタイミングの波形にすべく、セット信号及びリセット信号を出力する。可変遅延回路１０８は、位相調整制御回路１２８により予め設定された遅延量により、波形整形器１０６が出力したセット信号を遅延させてＳＲラッチ１１２に供給する。また、可変遅延回路１１０は、位相調整制御回路１２８により予め設定された遅延量により、波形整形器１０６が出力したリセット信号を遅延させてＳＲラッチ１１２に供給する。そして、ＳＲラッチ１１２は、可変遅延回路１０８から供給されたセット信号のタイミングで試験パターン信号を立ち上げ、可変遅延回路１１０から供給されたリセット信号のタイミングで試験パターン信号を立ち下げ、ドライバ１１４を介して被試験メモリ１５０に供給する。

また、パターン発生器１０４は、被試験メモリ１５０から出力された出力信号をタイミングコンパレータ１２０がサンプリングするタイミングを指定するストローブ信号を発生する。可変遅延回路１１８は、位相調整制御回路１２８により予め設定された遅延量により、パターン発生器１０４が発生したストローブ信号を遅延させてタイミングコンパレータ１２０に供給する。タイミングコンパレータ１２０は、被試験メモリ１５０から出力されレベルコンパレータ１１６によって２値データに変換された被試験メモリ１５０の出力信号の出力値を、可変遅延回路１１８から供給されたストローブ信号のタイミングで取得する。

また、パターン発生器１０４は、被試験メモリ１５０が試験パターン信号に対応して出力すべき出力信号の出力値である期待値を生成して、論理比較器１２２に供給する。そして、論理比較器１２２は、タイミングコンパレータ１２０が取得した出力値を、パターン発生器１０４によって予め生成された期待値と比較して、比較結果を出力する。そして、論理比較器１２２が出力する比較結果に基づいて、被試験メモリ１５０の良否判定を行う。

次に、試験装置１００による試験データ信号及びストローブ信号の位相調整動作について説明する。上述の試験動作と同様に、タイミングコンパレータ１２０は、被試験メモリ１５０から出力された出力信号の出力値を、可変遅延回路１１８から供給されたストローブ信号のタイミングで取得する。そして、論理比較器１２２は、タイミングコンパレータ１２０が取得した出力値を期待値と比較して、比較結果を出力する。具体的には、論理比較器１２２は、出力値と期待値とは一致する場合にフェイルデータを出力し、フェイルカウンタ１２４に供給する。そして、フェイルカウンタ１２４は、論理比較器１２２が比較結果として出力した、出力値と期待値とが一致しないことを示すフェイルデータの数を計数する。そして、判定回路１２６は、フェイルカウンタ１２４が計数したフェイルデータの数を、予め定められた判定値と比較して、判定結果を出力する。位相調整制御回路１２８は、判定回路１２６が出力した判定結果に基づいて、可変遅延回路１１８による遅延量を設定する。即ち、位相調整制御回路１２８は、論理比較器１２２が出力した比較結果に基づいて、可変遅延回路１１８による遅延量を設定することにより、タイミングコンパレータ１２０に供給されるストローブ信号のタイミングを調整する。具体的には、位相調整制御回路１２８は、可変遅延回路１１８の位相調整レジスタの設定値を設定する。

また、タイミングコンパレータ１２０は、試験パターン信号に対応して被試験メモリ１５０から出力された出力信号の出力値を、被試験メモリ１５０の内部クロックと同期したストローブ信号のタイミングで取得する。そして、論理比較器１２２は、タイミングコンパレータ１２０が取得した出力値を期待値と比較して、比較結果を出力する。具体的には、論理比較器１２２は、出力値と期待値とは一致する場合にフェイルデータを出力し、フェイルカウンタ１２４に供給する。そして、フェイルカウンタ１２４は、論理比較器１２２が比較結果として出力した、出力値と期待値とが一致しないことを示すフェイルデータの数を計数する。そして、判定回路１２６は、フェイルカウンタ１２４が計数したフェイルデータの数を、予め定められた判定値と比較して、判定結果を出力する。位相調整制御回路１２８は、判定回路１２６が出力した判定結果に基づいて、可変遅延回路１０８及び可変遅延回路１１０による遅延量を設定する。即ち、位相調整制御回路１２８は、論理比較器１２２が出力した比較結果に基づいて、可変遅延回路１０８及び１１０による遅延量を設定することにより、ＳＲラッチ１１２に供給されるセット信号及びリセット信号のタイミングを調整する。具体的には、位相調整制御回路１２８は、可変遅延回路１０８の位相調整レジスタの設定値、及び可変遅延回路１１０の位相調整レジスタの設定値を設定する。

以上のように、位相調整段階において、被試験メモリ１５０から実際に出力される出力信号を利用してストローブ信号、並びにセット信号及びリセット信号の位相を調整することで、試験段階において、被試験メモリ１５０から出力される出力信号の出力値を精度よくサンプリングすることができる。したがって、高速なデータの送受信を行う被試験メモリ１５０を正確に試験することができる。

図２は、第１実施形態に係る判定回路１２６の構成の一例を示す。判定回路１２６は、判定値レジスタ２００及び計数値比較器２０２を有する。判定値レジスタ２００は、予め定められた判定値を格納し、計数値比較器２０２に供給する。例えば、判定値は、位相調整段階において論理比較器１２２により行われる比較回数の半値である。計数値比較器２０２は、フェイルカウンタ１２４が計数したフェイルデータの数である計数値をフェイルカウンタ１２４から取得し、判定値レジスタ２００から供給された判定値と大小比較する。そして、計数値比較器２０２は、判定結果としてパスフェイル信号を出力し、位相調整制御回路１２８に供給する。例えば、計数値比較器２０２は、計数値が判定値より小さい場合にパスデータとして”１”を出力し、計数値が判定値以上の場合にフェイルデータとして”０”を出力する。なお、計数値比較器２０２は、計数値が判定値より小さい場合にフェイルデータとして”０”を出力し、計数値が判定値以上の場合にバスデータとして”１”を出力してしもよい。

図３は、第１実施形態に係る位相調整制御回路１２８の構成の一例を示す。なお、図３では、可変遅延回路１０８、１１０、１１８の位相調整レジスタが４ビットの場合の例を説明する。なお、位相調整制御回路１２８は、可変遅延回路１０８、１１０、及び１１８のそれぞれに対応して、図３に示す構成要素をそれぞれ有する。また、本例においては、位相調整制御回路１２８をハードウェハ回路により実現する例を説明するが、ソフトウェアにより同様の機能を実現してもよい。

位相調整制御回路１２８は、ビット選択レジスタ３００、３０２、３０４、３０６、及び３０８、論理積回路３１０、３１２、３１４、３１６、３１８、３２０、３２２、３２４、３２６、３２８、３３０、３３２、３３４、３３６、３３８、３４０、３４２、及び３４４、論理和回路３５０、３５２、３５４、３５６、３５８、及び３６０、並びに位相調整レジスタ３７０、３７２、３７４、及び３７６を有する。

ビット選択レジスタ３００、３０２、３０４、３０６、及び３０８、並びに位相調整レジスタ３７０、３７２、３７４、及び３７６は、初期設定値を保持する。具体的には、ビット選択レジスタ３００及び３０２は、”１”を保持する。また、ビット選択レジスタ３０４、３０６、及び３０８は、”０”を保持する。また、位相調整レジスタ３７０は、”１”を保持する。また、位相調整レジスタ３７２、３７４、及び３０６は、”０”を保持する。

ビット選択レジスタ３００は、キャリブレーションセット信号に基づいて、保持しているビットデータを論理積回路３１０及び３１２、並びにビット選択レジスタ３０２に供給する。ビット選択レジスタ３０２は、キャリブレーションセット信号に基づいて、保持しているビットデータを論理積回路３１０、３１２、３１４、及び３１６、並びにビット選択レジスタ３０４に供給する。ビット選択レジスタ３０４は、キャリブレーションセット信号に基づいて、保持しているビットデータを論理積回路３１４、３１６、３１８、及び３２０、並びにビット選択レジスタ３０６に供給する。ビット選択レジスタ３０６は、キャリブレーションセット信号に基づいて、保持しているビットデータを論理積回路３１８、３２０、及び３２２、並びにビット選択レジスタ３０８に供給する。ビット選択レジスタ３０８は、キャリブレーションセット信号に基づいて、保持しているビットデータを論理積回路３２２、並びにビット選択レジスタ３０８に供給する。

ビット選択レジスタ３００、３０２、３０４、３０６、及び３０８は、キャリブレーションセット信号が供給される毎に、保持しているビットデータを順にシフトさせて保持する。即ち、ビット選択レジスタ３００、３０２、３０４、３０６、及び３０８は、初期設定において”１”、”１”、”０”、”０”、及び”０”をそれぞれ保持し、キャリブレーションセット信号が供給されると”０”、”１”、”１”、”０”、及び”０”をそれぞれ保持し、さらにキャリブレーションセット信号が供給されると”０”、”０”、”１”、”１”、及び”０”をそれぞれ保持し、さらにキャリブレーションセット信号が供給されると”０”、”０”、”０”、”１”、及び”１”をそれぞれ保持する。ビット選択レジスタ３００、３０２、３０４、３０６、及び３０８が保持するビットデータをシフトさせることによって、位相調整レジスタ３７０、３７２、３７４、及び３７６を順に選択して設定値を決定する。

論理積回路３１０は、ビット選択レジスタ３００から供給されたビットデータと、ビット選択レジスタ３０２から出力されたビットデータとの論理積演算を行い、演算結果を論理積回路３３２及び論理積回路３２４に出力する。論理積回路３１２は、ビット選択レジスタ３００から供給されたビットデータと、ビット選択レジスタ３０２から出力されたビットデータとの論理積演算を行い、演算結果を論理積回路３３４及び論理和回路３５０に出力する。論理積回路３１４は、ビット選択レジスタ３０２から供給されたビットデータと、ビット選択レジスタ３０４から出力されたビットデータとの論理積演算を行い、演算結果を論理積回路３３６及び論理和回路３５０に出力する。論理積回路３１６は、ビット選択レジスタ３０２から供給されたビットデータと、ビット選択レジスタ３０４から出力されたビットデータとの論理積演算を行い、演算結果を論理積回路３３８及び論理和回路３５２に出力する。

論理積回路３１８は、ビット選択レジスタ３０４から供給されたビットデータと、ビット選択レジスタ３０６から出力されたビットデータとの論理積演算を行い、演算結果を論理積回路３４０及び論理和回路３５２に出力する。論理積回路３２０は、ビット選択レジスタ３０４から供給されたビットデータと、ビット選択レジスタ３０６から出力されたビットデータとの論理積演算を行い、演算結果を論理積回路３４２及び論理和回路３５４に出力する。論理積回路３２２は、ビット選択レジスタ３０６から供給されたビットデータと、ビット選択レジスタ３０８から出力されたビットデータとの論理積演算を行い、演算結果を論理積回路３４４及び論理和回路３５４に出力する。

論理和回路３５０は、論理積回路３１２の出力と論理積回路３１４の出力との論理和演算を行い、演算結果を論理積回路３２６に出力する。論理和回路３５２は、論理積回路３１６の出力と論理積回路３１８の出力との論理和演算を行い、演算結果を論理積回路３２８に出力する。論理和回路３５４は、論理積回路３２０の出力と論理積回路３２２の出力との論理和演算を行い、演算結果を論理積回路３３０に出力する。

論理積回路３２４は、論理積回路３１０の出力とキャリブレーションセット信号との論理積演算を行い、演算結果を位相調整レジスタ３７０に出力する。論理積回路３２６は、論理和回路３５０の出力とキャリブレーションセット信号との論理積演算を行い、演算結果を位相調整レジスタ３７２に出力する。論理積回路３２８は、論理和回路３５２の出力とキャリブレーションセット信号との論理積演算を行い、演算結果を位相調整レジスタ３７４に出力する。論理積回路３３０は、論理和回路３５４の出力とキャリブレーションセット信号との論理積演算を行い、演算結果を位相調整レジスタ３７６に出力する。即ち、論理積回路３２４、３２６、３２８、及び３３０は、キャリブレーションセット信号が”１”にセットされている場合に、ビット選択レジスタ３００、３０２、３０４、３０６、及び３０８によって選択されている位相調整レジスタ３７０、３７２、３７４、又は３７６にクロック信号を供給する。

論理積回路３３２は、判定回路１２６から供給されたパスフェイル信号と論理積回路３１０の出力との論理積演算を行い、演算結果を位相調整レジスタ３７０に出力する。そして、位相調整レジスタ３７０は、論理積回路３２４の出力に基づいて、保持しているビットデータを出力し、また論理積回路３３２の出力を保持する。

論理積回路３３４は、判定回路１２６から供給されたパスフェイル信号と位相調整レジスタ３７０が保持していたビットデータとの論理積演算を行い、演算結果を論理和回路３５６に出力する。論理積回路３３６は、判定回路１２６から供給されたパスフェイル信号と論理積回路３１４の出力との論理積演算を行い、演算結果を論理和回路３５６に出力する。論理和回路３５６は、論理積回路３３４の出力と論理積回路３３６の出力との論理和演算を行い、演算結果を位相調整レジスタ３７２に出力する。そして、位相調整レジスタ３７２は、論理積回路３２６の出力に基づいて、保持しているビットデータを出力し、また論理和回路３５６の出力を保持する。

論理積回路３３８は、判定回路１２６から供給されたパスフェイル信号と位相調整レジスタ３７２が保持していたビットデータとの論理積演算を行い、演算結果を論理和回路３５８に出力する。論理積回路３４０は、判定回路１２６から供給されたパスフェイル信号と論理積回路３１８の出力との論理積演算を行い、演算結果を論理和回路３５８に出力する。論理和回路３５８は、論理積回路３３８の出力と論理積回路３４０の出力との論理和演算を行い、演算結果を位相調整レジスタ３７４に出力する。そして、位相調整レジスタ３７４は、論理積回路３２８の出力に基づいて、保持しているビットデータを出力し、また論理和回路３５８の出力を保持する。

論理積回路３４２は、判定回路１２６から供給されたパスフェイル信号と位相調整レジスタ３７４が保持していたビットデータとの論理積演算を行い、演算結果を論理和回路３６０に出力する。論理積回路３４４は、判定回路１２６から供給されたパスフェイル信号と論理積回路３２２の出力との論理積演算を行い、演算結果を論理和回路３６０に出力する。論理和回路３６０は、論理積回路３４２の出力と論理積回路３４４の出力との論理和演算を行い、演算結果を位相調整レジスタ３７６に出力する。そして、位相調整レジスタ３７６は、論理積回路３３０の出力に基づいて、保持しているビットデータを出力し、また論理和回路３５８の出力を保持する。

以上のように位相調整段階において、位相調整レジスタ３７０、３７２、３７４、及び３７６は、判定回路１２６から供給されたパスフェイル信号及びキャリブレーションセット信号に基づいて、それぞれ１ビットの設定値を保持する。そして、被試験メモリ１５０の試験段階において、可変遅延回路１０８、１１０、又は１１８に設定値を供給することにより、可変遅延回路１０８、１１０、又は１１８によるストローブ信号の遅延量を調整する。

図４は、第１実施形態に係る位相調整制御回路１２８の動作の一例を示す。図４では、図２に示した判定回路１２６、及び図３に示した位相調整制御回路１２８により可変遅延回路１０８及び１１０の遅延量を設定して、試験パターン信号の位相を調整する方法の一例を説明する。

まず、１回目の試験パターン信号を被試験メモリ１５０に印加しながら、論理比較器１２２が複数回に渡って出力値と期待値との比較を行い、フェイルカウンタ１２４がフェイルデータの数を計数する。そして、フェイルカウンタ１２４による計数値が判定値より小さい場合、即ちパスフェイル信号がパスデータとして”１”を出力する場合、位相調整制御回路１２８は、可変遅延回路１０８及び１１０の遅延量を増加させることにより試験パターン信号の位相を遅らせる。

次に、２回目の試験パターン信号を被試験メモリ１５０に印加しながら、論理比較器１２２が複数回に渡って出力値と期待値との比較を行い、フェイルカウンタ１２４がフェイルデータの数を計数する。そして、フェイルカウンタ１２４による計数値が判定値より大きい場合、即ちパスフェイル信号がフェイルデータとして”０”を出力する場合、位相調整制御回路１２８は、可変遅延回路１０８及び１１０の遅延量を減少させることにより試験パターン信号の位相を進める。

次に、３回目の試験パターン信号を被試験メモリ１５０に印加しながら、論理比較器１２２が複数回に渡って出力値と期待値との比較を行い、フェイルカウンタ１２４がフェイルデータの数を計数する。そして、フェイルカウンタ１２４による計数値が判定値より小さい場合、即ちパスフェイル信号がバスデータとして”１”を出力する場合、位相調整制御回路１２８は、可変遅延回路１０８及び１１０の遅延量を増加させることにより試験パターン信号の位相を遅らせる。

次に、４回目の試験パターン信号を被試験メモリ１５０に印加しながら、論理比較器１２２が複数回に渡って出力値と期待値との比較を行い、フェイルカウンタ１２４がフェイルデータの数を計数する。そして、フェイルカウンタ１２４による計数値と、判定値レジスタ２００が保持する判定値とがほぼ同じになり、位相調整制御回路１２８による位相調整が終了する。

即ち、本例においては、位相調整制御回路１２８は、２進数データで示される可変遅延回路１０８、１１０、又は１１８による遅延量を、判定回路１２６が出力した判定結果に基づいてバイナリサーチにより上位ビットから順に探索して決定していく。また、他の例においては、位相調整制御回路１２８は、シーケンシャルサーチによって可変遅延回路１０８、１１０、及び１１８の適切な遅延量を探索してもよいし、バイナリサーチとシーケンシャルサーチとの組み合わせによって可変遅延回路１０８、１１０、及び１１８の適切な遅延量を探索してもよい。

図５は、第１実施形態に係る試験方法のフローの一例を示す。本実施形態に係る位相調整は、被試験メモリ１５０を試験装置１００のソケットに実装した状態で行い、被試験メモリ１５０のすべての端子について第１キャリブレーション（Ｓ５０２）による位相調整を行い、高速データ通信を行う端子については、第２キャリブレーション（Ｓ５０６）による位相調整を行う。

まず、タイミング発生器１０２、電圧電流発生器、電圧電流測定器等を所定の状態に初期化するイニシャライズが実行されたか否かを判断する（Ｓ５００）。イニシャライズが実行された場合には（Ｓ５００−ｙ）、試験条件毎に第１キャリブレーションを行う（Ｓ５０２）。第１キャリブレーション（Ｓ５０２）では、イニシャライズに発生した各端子に対する信号の位相のずれを可変遅延回路１０８及び１１０により調整するため、可変遅延回路１０８及び１１０の設定値をファイル化してキャリブレーションファイルとして保存する。イニシャライズが実行されなかった場合には（Ｓ５００−ｎ）、第１キャリブレーションを行わない。

次に、試験条件に対応したキャリブレーションファイルを可変遅延回路１０８及び１１０の位相調整レジスタに転送して（Ｓ５０４）、第２キャリブレーションを行う（Ｓ５０６）。第２キャリブレーション（Ｓ５０６）では、被試験メモリ１５０の端子のうち、高速に動作する端子であるデータ入出力端子等に対してのみ位相調整が行われる。例えば、被試験メモリ１５０がＸＤＲーＤＲＡＭである場合、ＲＱ０−１１、ＣＦＭ／ＣＦＭＮ、ＲＳＴ、ＣＭＤ、ＳＣＫ、ＳＤＩ、ＳＤＯ等の端子に対しては第１キャリブレーション（Ｓ５０２）のみを行い、ＤＱ／ＤＱＮ０−１５の端子に対して第１キャリブレーション（Ｓ５０２）に加え第２キャリブレーション（Ｓ５０６）を行う。

第２キャリブレーション（Ｓ５０６）が完了すると被試験メモリ１５０の試験を実行する（Ｓ５０８）。そして、同一の被試験メモリ１５０に対してさらに他の試験を実行するか否かを判断する（Ｓ５１０）。

同一の被試験メモリ１５０に対してさらに他の試験を実行する場合には（Ｓ５１０−ｙ）、試験条件を変更するか否かを判断する（Ｓ５１２）。試験条件を変更しない場合には（Ｓ５１２−ｎ）、続けて被試験メモリ１５０の試験を実行する（Ｓ５０８）。試験条件を変更する場合には（Ｓ５１２−ｙ）、試験条件に対応したキャリブレーションファイルを可変遅延回路１０８及び１１０の位相調整レジスタに転送して（Ｓ５０４）、第２キャリブレーションを行う（Ｓ５０６）。

同一の被試験メモリ１５０に対してさらに他の試験を実行しない場合には（Ｓ５１０−ｎ）、次の被試験メモリ１５０の試験を実行するか否かを判断する（Ｓ５１４）。次の被試験メモリ１５０の試験を実行する場合には（Ｓ５１４−ｙ）、第２キャリブレーションを行う（Ｓ５０６）。そして、第２キャリブレーション（Ｓ５０６）が完了すると次の被試験メモリ１５０の試験を実行する（Ｓ５０８）。次の被試験メモリ１５０の試験を実行しない場合には（Ｓ５１４−ｎ）、本試験フローを終了する。

図６は、第１実施形態に係る位相調整方法のフローの一例を示す。図６では、第２キャリブレーション（Ｓ５０６）における位相調整方法のフローを説明する。まず、低速書込段階（Ｓ６００）において、被試験メモリ１５０に試験パターン信号を低速で書き込む。低速書込段階（Ｓ６００）では、シリアルバスを介して被試験メモリ１５０のスキャン入出力端子から試験パターン信号を書き込む。

次に、高速読出段階（Ｓ６０２）において、試験パターン信号に対応した出力信号を被試験メモリ１５０から高速で読み出す。高速読出段階（Ｓ６０２）では、被試験メモリ１５０のデータ入出力端子から試験パターン信号を読み出す。

次に、ストローブ信号位相調整段階（Ｓ６０４）において、タイミングコンパレータ１２０は、高速読出段階（Ｓ６０２）において被試験メモリ１５０から読み出された出力信号の出力値を、ストローブ信号のタイミングで取得する。そして、論理比較器１２２は、出力値を予め生成された期待値と比較して、比較結果を出力する。そして、図１から図４において説明したように、位相調整制御回路１２８は、論理比較器１２２の比較結果に基づいて、可変遅延回路１１８の位相調整用レジスタを設定し、タイミングコンパレータ１２０に供給されるストローブ信号のタイミングを調整することにより、タイミングコンパレータ１２０による出力信号のサンプリングのタイミングを調整する。

次に、高速書込段階（Ｓ６０６）において、ＳＲラッチ１１２は、可変遅延回路１０８から供給されるセット信号のタイミングで試験パターン信号を立ち上げ、可変遅延回路１１０から供給されるリセット信号のタイミングで試験パターン信号を立ち下げて、試験パターン信号を被試験メモリ１５０に高速で書き込む。高速書込段階（Ｓ６０６）では、被試験メモリ１５０のデータ入出力端子から試験パターン信号を書き込む。

次に、高速読出段階（Ｓ６０８）において、試験パターン信号に対応した出力信号を被試験メモリ１５０から高速で読み出す。高速読出段階（Ｓ６０８）では、被試験メモリ１５０のデータ入出力端子から試験パターン信号を読み出す。

次に、試験パターン信号位相調整段階（Ｓ６１０）において、タイミングコンパレータ１２０は、高速読出段階（Ｓ６０８）において被試験メモリ１５０から読み出された出力信号の出力値を、ストローブ信号のタイミングで取得する。そして、論理比較器１２２は、出力値を予め生成された期待値と比較して、比較結果を出力する。そして、図１から図４において説明したように、位相調整制御回路１２８は、論理比較器１２２の比較結果に基づいて、可変遅延回路１０８及び１１０の位相調整用レジスタを設定し、ＳＲラッチ１１２に供給されるセット信号及びリセット信号のタイミングを調整することにより、被試験メモリ１５０に供給される試験パターン信号のタイミングを調整する。

以上のように、低速書込段階（Ｓ６００）において試験パターン信号を被試験メモリ１５０に低速で書き込み、試験パターン信号を被試験メモリ１５０に正確に保持させることによって、ストローブ信号位相調整段階（Ｓ６０４）においてタイミングコンパレータ１２０に供給されるストローブ信号の遅延量を精度よく設定することができる。また、ストローブ信号位相調整段階（Ｓ６０４）の後に試験パターン信号位相調整段階（Ｓ６１０）を実行することによって、試験パターン信号位相調整段階（Ｓ６１０）においてセット信号及びリセット信号の遅延量を精度よく設定することができる。

図７及び図８は、第１実施形態に係るドライバ１１４の一例を示す。また、図９は、第１実施形態に位相調整レジスタの構成の変形例を示す。ドライバ１１４は、差動ドライバであり、図７に示すように、被試験メモリ１５０の差動端子において差動信号が正しくクロスすること、また、差動信号の線路が等長であることが前提とされている。しかしながら、実際にはこのような前提に基づいて構成されることはなく、図８に示すように、シングルドライバ１１４ａ及び１１４ｂを用いて差動信号の位相を調整している。

即ち、試験装置１００は、図８に示すように、可変遅延回路１０８及び１１０に換えて可変遅延回路１０８ａ、１０８ｂ、１１０ａ、及び１１０ｂを備え、ＳＲラッチ１１２に換えてＳＲラッチ１１２ａ及び１１２ｂを備え、ドライバ１１４に換えてドライバ１１４ａ及び１１４ｂを備える。また、試験装置１００は、図９に示すように、位相調整レジスタ３７０、３７２、３７４、及び３７６に加え、クロスポイント調整レジスタ９００、及び加算器９０４をさらに備える。

ＳＲラッチ１１２ａは、可変遅延回路１０８ａによって遅延されたセット信号により試験パターン信号を立ち上げ、可変遅延回路１１０ａによって遅延されたリセット信号により試験パターン信号を立ち下げ、ドライバ１１４ａを介して被試験メモリ１５０に供給する。また、ＳＲラッチ１１２ｂは、可変遅延回路１０８ｂによって遅延されたセット信号により試験パターン信号を立ち上げ、可変遅延回路１１０ｂによって遅延されたリセット信号により試験パターン信号を立ち下げ、ドライバ１１４ｂを介して被試験メモリ１５０に供給する。

第１キャリブレーション（Ｓ５０２）において、被試験メモリ１５０の差動端子において差動信号のクロスポイントがハイレベルとロウレベルとの中心になるように調整する。そして、クロスポイント調整レジスタ９００に調整した設定値を保持する。次に、第２キャリブレーション（Ｓ５０６）において、クロスポイントが中心からずれないように、可変遅延回路１０８ａ及び１１０ｂの位相を同時に調整し、また可変遅延回路１０８ｂ及び１１０ａの位相を同時に調整する。そして、位相調整レジスタ３７０、３７２、３７４、及び３７６に調整した設定値を保持する。次に、加算器９０４は、クロスポイント調整用レジスタ９００に設定された設定値と、位相調整レジスタ３７０、３７２、３７４、及び３７６に設定された設定値とを加算して、可変遅延回路１０８ａ、１１０ａ、１０８ｂ、又は１１０ｂに供給する。これにより、差動信号のクロスポイント調整と、試験パターン信号の位相調整とを同時に行うことができる。

図１０は、本発明の第２実施形態に係るメモリ制御システム１０００の構成の一例を示す。メモリ制御システム１０００は、メモリコントローラ１００２、及び複数のメモリ１００４を備える。メモリ制御システム１０００は、データ転送を行う信号ラインに小振幅信号（２００ｍＶ振幅）及び双方向差動インターフェースを最小し、複数のメモリ１００４とメモリコントローラ１００２との間を一対一接続する。また、メモリコントローラ１００２のデータ入出力端子毎に、入力信号及び出力信号の位相調整機能が組み込まれている。

図１１は、第２実施形態に係るメモリコントローラ１００２の構成の一例を示す。メモリコントローラ１００２は、送受信制御部１１００、温度検出部１１３０、リキャリブレーション制御部１１３２、及びリキャリブレーション間隔制御部１１３４を備える。送受信制御部１１００は、ストローブ信号発生器１１０４、レベルコンパレータ１１１６、可変遅延回路１１１８、タイミングコンパレータ１１２０、論理比較器１１２２、フェイルカウンタ１１２４、判定回路１１２６、及び位相調整制御回路１１２８を有する。

ストローブ信号発生器１１０４は、被試験メモリ１５０から出力された出力信号をタイミングコンパレータ１１２０がサンプリングするタイミングを指定するストローブ信号を発生する。可変遅延回路１１１８は、位相調整制御回路１１２８により予め設定された遅延量により、ストローブ信号発生器１１０４が発生したストローブ信号を遅延させてタイミングコンパレータ１１２０に供給する。また、レベルコンパレータ１１１６、可変遅延回路１１１８、タイミングコンパレータ１１２０、論理比較器１１２２、フェイルカウンタ１１２４、判定回路１１２６、及び位相調整制御回路１１２８のそれぞれは、図１に示した試験装置１００が備えるレベルコンパレータ１１６、可変遅延回路１１８、タイミングコンパレータ１２０、論理比較器１２２、フェイルカウンタ１２４、判定回路１２６、及び位相調整制御回路１２８のそれぞれと同一の機能を有するので説明を省略する。また、メモリコントローラ１００２は、図１に示した試験装置１００が備えるその他の構成部材を備えてもよい。

温度検出部１１３０は、メモリ１００４の温度又はメモリ１００４の周囲の温度の変化を検出する。そして、リキャリブレーション制御部１１３２は、温度検出部１１３０が検出した温度変化が予め定められた温度変化以上である場合に、送受信制御部１１００に対して、可変遅延回路１１１８による遅延量を再度設定することにより、タイミングコンパレータ１１２０に供給されるストローブ信号のタイミングを再度調整させる。即ち、メモリ１００４の温度変化に起因して生じる出力信号の位相の変化に対して、ストローブ信号の位相を追従させることができる。そのため、メモリ１００４が動作することによって温度が上昇する場合であっても、メモリ１００４とメモリコントローラ１００２との間のデータ通信を正確に行うことができる。

また、リキャリブレーション間隔制御部１１３４は、メモリ１００４に対するデータの書き込み又は読み出しを連続して行った場合に、論理比較器１１２２が経過時間毎に出力した比較結果に基づいて、タイミングコンパレータ１１２０に供給されるストローブ信号のタイミングを再調整すべき時間間隔を測定する。具体的には、フェイルカウンタ１１２４は、論理比較器１１２２が出力したフェイルデータの数を単位時間毎に計数する。そして、判定回路１１２６は、予め定められた判定値と、フェイルカウンタ１１２４が計数した計数値とを大小比較する。これにより、リキャリブレーション間隔制御部１１３４は、計数値が判定値より大きくなる時間を測定する。即ち、メモリ１００４に対するデータの書き込み又は読み出しを連続して行うことによって、メモリ１００４の温度変化に起因して出力信号の位相の変化により、メモリコントローラ１００２とメモリ１００４との間のデータ通信が正確に行われなくなる時間を測定する。そして、リキャリブレーション間隔制御部１１３４は、測定した時間間隔毎に、送受信制御部１１００に対して、タイミングコンパレータ１１２０に供給されるストローブ信号のタイミングを再調整させる。これにより、メモリ１００４が動作することによって温度が上昇する場合であっても、常にメモリ１００４とメモリコントローラ１００２との間のデータ通信を正確に行うことができる。

なお、試験装置１００は、図１１に示したメモリコントローラ１００２が備える温度検出部１１３０、リキャリブレーション制御部１１３２、及びリキャリブレーション間隔測定部１１３４をさらに備えてもよい。そして、被試験メモリ１５０の温度上昇に追従させてタイミングコンパレータ１２０に供給するストローブ信号のタイミングを調整してもよい。また、タイミングコンパレータ１２０に供給するストローブ信号のタイミングを再調整すべき時間間隔を測定して、メモリ１００４に書き込んでもよい。メモリコントローラ１００２は、試験装置１００によって書き込まれた時間間隔にしたがってストローブ信号のタイミングを再調整することにより、常にメモリ１００４とメモリコントローラ１００２との間のデータ通信を正確に行うことができる。

以上、実施形態を用いて本発明を説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更又は改良を加えることができる。そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

試験装置１００の構成の一例を示す図である。 判定回路１２６の構成の一例を示す図である。 位相調整制御回路１２８の構成の一例を示す図である。 位相調整制御回路１２８の動作の一例を示す図である。 試験方法のフローの一例を示す図である。 位相調整方法のフローの一例を示す図である。 ドライバ１１４の一例を示す図である。 ドライバ１１４の一例を示す図である。 位相調整レジスタの構成の変形例を示す図である。 メモリ制御システム１０００の構成の一例を示す図である。 メモリコントローラ１００２の構成の一例を示す図である。 従来技術に係る試験装置１０の構成を示す図である。

符号の説明

１００ 試験装置
１０２ タイミング発生器
１０４ パターン発生器
１０６ 波形整形器
１０８ 可変遅延回路
１１０ 可変遅延回路
１１２ ＳＲラッチ
１１４ ドライバ
１１６ レベルコンパレータ
１１８ 可変遅延回路
１２０ タイミングコンパレータ
１２２ 論理比較器
１２４ フェイルカウンタ
１２６ 判定回路
１２８ 位相調整制御回路
２００ 判定値レジスタ
２０２ 計数値比較器
９００ クロスポイント調整レジスタ
９０４ 加算器
１０００ メモリ制御システム
１００２ メモリコントローラ
１００４ メモリ
１１００ 送受信制御部
１１０４ ストローブ信号発生器
１１１６ レベルコンパレータ
１１１８ 可変遅延回路
１１２０ タイミングコンパレータ
１１２２ 論理比較器
１１２４ フェイルカウンタ
１１２６ 判定回路
１１２８ 位相調整制御回路
１１３０ 温度検出部
１１３２ リキャリブレーション制御部
１１３４ リキャリブレーション間隔制御部

Claims (14)

1. 被試験メモリを試験する試験装置であって、
   前記被試験メモリから出力された出力信号の出力値を、ストローブ信号のタイミングで取得するタイミングコンパレータと、
   前記タイミングコンパレータが取得した前記出力値を予め生成された期待値と比較して、比較結果を出力する論理比較器と、
   前記論理比較器が出力した前記比較結果に基づいて、前記ストローブ信号のタイミングを調整する位相調整制御回路と
   を備える試験装置。
2. 前記ストローブ信号を遅延させて前記タイミングコンパレータに供給する第１可変遅延回路
   をさらに備え、
   前記位相調整制御回路は、前記論理比較器が出力した前記比較結果に基づいて、前記第１可変遅延回路による遅延量を設定する
   請求項１に記載の試験装置。
3. 前記論理比較器が前記比較結果として出力した、前記出力値と前記期待値とが一致しないことを示すフェイルデータの数を計数するフェイルカウンタと、
   前記フェイルカウンタが計数した前記フェイルデータの数を、予め定められた判定値と比較して、判定結果を出力する判定回路と
   をさらに備え、
   前記位相調整制御回路は、前記判定回路が出力した前記判定結果に基づいて、前記第１可変遅延回路による遅延量を設定する
   請求項２に記載の試験装置。
4. 前記位相調整制御回路は、２進数データで示される前記第１可変遅延回路による前記遅延量を、前記判定回路が出力した前記判定結果に基づいてバイナリサーチにより上位ビットから順に決定していく
   請求項３に記載の試験装置。
5. セット信号のタイミングで試験パターン信号を立ち上げ、リセット信号のタイミングで前記試験パターン信号を立ち下げて、前記試験パターン信号を前記被試験メモリに供給するＳＲラッチと、
   前記セット信号を遅延させて前記ＳＲラッチに供給する第２可変遅延回路と、
   前記リセット信号を遅延させて前記ＳＲラッチに供給する第３可変遅延回路と
   をさらに備え、
   前記タイミングコンパレータは、前記試験パターン信号に対応して前記被試験メモリから出力された出力信号の出力値を、前記被試験メモリの内部クロックと同期した前記ストローブ信号のタイミングで取得し、
   前記論理比較器は、前記タイミングコンパレータが取得した前記出力値を前記期待値と比較して、比較結果を出力し、
   前記位相調整制御回路は、前記論理比較器が出力した前記比較結果に基づいて、前記第２可変遅延回路及び前記３可変遅延回路による遅延量を設定する
   請求項１に記載の試験装置。
6. 前記被試験メモリの温度又は前記被試験メモリの周囲の温度の変化を検出する温度検出部と、
   前記温度検出部が検出した温度変化が予め定められた温度変化以上である場合に、前記ストローブ信号のタイミングを再度調整させるリキャリブレーション制御部と
   をさらに備える請求項１に記載の試験装置。
7. 前記被試験メモリに対するデータの書き込み又は読み出しを連続して行った場合に、前記論理比較器が経過時間毎に出力した前記比較結果に基づいて、前記ストローブ信号のタイミングを再調整すべき時間間隔を測定するリキャリブレーション間隔制御部
   をさらに備える請求項１に記載の試験装置。
8. 被試験メモリから出力された出力信号とストローブ信号とのタイミングを調整する位相調整方法であって、
   前記被試験メモリから出力された前記出力信号の出力値を、前記ストローブ信号のタイミングで取得する出力値取得段階と、
   取得された前記出力値を予め生成された期待値と比較して、比較結果を出力する段階と、
   前記比較結果に基づいて、前記ストローブ信号のタイミングを調整する段階と
   を備える位相調整方法。
9. 前記被試験メモリに試験パターン信号を低速で書き込む低速書込段階と、
   前記試験パターン信号に対応した前記出力信号を前記被試験メモリから高速で読み出す第１高速読出段階と
   をさらに備え、
   前記出力値取得段階は、前記第１高速読出段階において読み出された前記出力信号の前記出力値を、前記ストローブ信号のタイミングで取得する段階を有する
   請求項８に記載の位相調整方法。
10. 前記低速書込段階は、前記被試験メモリのスキャン入出力端子から前記試験パターン信号を書き込む段階を有し、
    前記第１高速読出段階は、前記被試験メモリのデータ入出力端子から前記試験パターン信号を読み出す段階を有する
    請求項９に記載の位相調整方法。
11. セット信号のタイミングで試験パターン信号を立ち上げ、リセット信号のタイミングで前記試験パターン信号を立ち下げて、前記試験パターン信号を前記被試験メモリに高速で書き込む高速書込段階と、
    前記試験パターン信号に対応した前記出力信号を前記被試験メモリから高速で読み出す第２高速読出段階と、
    前記第２高速読出段階において読み出された前記出力信号の出力値を、前記ストローブ信号のタイミングで取得する段階と、
    取得された前記出力値を予め生成された前記期待値と比較して、比較結果を出力する段階と、
    前記比較結果に基づいて、前記セット信号及び前記リセット信号のタイミングを調整する段階と
    をさらに備える請求項８に記載の位相調整方法。
12. 前記高速書込段階は、前記被試験メモリのデータ入出力端子から前記試験パターン信号を書き込む段階を有し、
    前記第２高速読出段階は、前記被試験メモリのデータ入出力端子から前記試験パターン信号を読み出す段階を有する
    請求項１１に記載の位相調整方法。
13. メモリのデータの書き込み及び読み出しを制御するメモリコントローラであって、
    前記メモリから読み出された出力信号の出力値を、ストローブ信号のタイミングで取得するタイミングコンパレータと、
    前記タイミングコンパレータが取得した前記出力値を予め生成された期待値と比較して、比較結果を出力する論理比較器と、
    前記論理比較器が出力した前記比較結果に基づいて、前記ストローブ信号のタイミングを調整する位相調整制御回路と、
    前記メモリの温度又は前記メモリの周囲の温度の変化を検出する温度検出部と、
    前記温度検出部が検出した温度変化が予め定められた温度変化以上である場合に、前記ストローブ信号のタイミングを再度調整させるリキャリブレーション制御部と
    を備えるメモリコントローラ。
14. メモリのデータの書き込み及び読み出しを制御するメモリコントローラであって、
    前記メモリから読み出された出力信号の出力値を、ストローブ信号のタイミングで取得するタイミングコンパレータと、
    前記タイミングコンパレータが取得した前記出力値を予め生成された期待値と比較して、比較結果を出力する論理比較器と、
    前記論理比較器が出力した前記比較結果に基づいて、前記ストローブ信号のタイミングを調整する位相調整制御回路と、
    前記メモリに対するデータの書き込み又は読み出しを連続して行った場合に、前記論理比較器が経過時間毎に出力した前記比較結果に基づいて、前記ストローブ信号のタイミングを再調整すべき時間間隔を測定するリキャリブレーション間隔制御部と
    を備えるメモリコントローラ。

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