JP2001222897A - 半導体試験装置 - Google Patents

Abstract

(57)【要約】 【課題】従来よりも高速のＲＯＭデバイスの読出し試験
が実施可能な半導体試験装置を提供する。 【解決手段】フェイル情報を格納するＡＦＭを備えて、
被試験デバイスであるＲＯＭデバイスの読出し試験を行
う半導体試験装置において、ＤＵＴの所定アドレスから
読み出されたデバイス出力信号を所定に変換したフェイ
ル情報とし、前記フェイル情報をＡＦＭの対応するアド
レス位置へ格納し、上記読出し試験の実行後において、
上記ＡＦＭの各アドレスに格納されたフェイル情報を読
み出し、アドレスに対応する良否判定に使用される検証
データとフェイル情報との比較に基づいて各メモリセル
の良否判定をし、以上を具備する半導体試験装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＲＯＭデバイス
（マスクＲＯＭ、フラッシュメモリ、ＥＰＲＯＭ等）の
被試験デバイス（ＤＵＴ）を検査試験する半導体試験装
置に関する。特に、高速なＲＯＭデバイスから読出しさ
れる読出しデータを試験実施して良否検査可能な半導体
試験装置に関する。

【０００２】

【従来の技術】マスクＲＯＭ試験時のＲＯＭデータ読み
出し試験やＦＬＡＳＨメモリ等の書き換え可能なＲＯＭ
製品のデータ書き込み後のデータ読み出し試験は、半導
体メーカで行っている。一例としてマスクＲＯＭ試験時
における従来技術について、図１を参照して以下に説明
する。図１では説明を容易とする為に、１個のＤＵＴと
した例で説明するが、実際の半導体試験装置では同様の
回路構成が数十系統備えていて、多数個を同時平行して
試験実施できるように構成されている。尚、半導体試験
装置は公知であり技術的に良く知られている為、本願に
係る要部を除き、その他の信号や構成要素、及びその詳
細説明は省略する。

【０００３】本願に係る要部構成は、アルゴリズミック
・パターン・ジェネレータＡＬＰＧ（Algorithmic Patt
ern Generator）と、パターン・メモリＰＭ（Pattern M
emory）と、アドレス・フェイル・メモリＡＦＭ（Addre
ss Failure Memory）と、フォーマット・コントロール
ＦＣ（Format Control）と、期待値比較回路６０と、良
否判定部１００ｂと、制御ＣＰＵ８０と、テストヘッド
とで成る構成例がある。

【０００４】ＡＬＰＧは、メモリＩＣ専用の試験パター
ン発生用であって、内部に演算機能を持ったレジスタに
よる演算方式によりメモリデバイス用のアドレスやデー
タや制御信号等の複雑な試験パターンを発生する。ここ
では注目となるアドレス情報Ａ１の信号のみを図示して
いる。アドレス情報Ａ１はＤＵＴに対応した数十本のア
ドレス信号であり、これをＦＣと、ＰＭと、ＡＦＭへ各
々所定のテストサイクル及びタイミングで供給する。こ
こで、マスクＲＯＭ等のＲＯＭデバイス試験は用途毎に
所定のデータ内容が書き込まれていて、この内容はラン
ダムデータである。従ってＡＬＰＧのような演算方式に
よってリアルタイムに連続発生させることが困難であ
る。この為、期待値データの発生に対しては後述する専
用のＰＭが適用される。

【０００５】ＦＣは、波形モードであるＮＲＺやＲＺや
ＥＯＲ等の波形を目的とする時間位相関係で波形整形し
て出力するものであって、この図ではＡＬＰＧからのア
ドレス情報Ａ１を受けて、タイミング発生器ＴＧ（図示
せず）からのタイミングエッジを規定するＡ、Ｂ、Ｃク
ロックパルスにより、出力するパルス波形の前縁と後縁
を所定に規定して整形されたパルス波形をテストヘッド
へ供給する。

【０００６】ＰＭはＲＡＭであり、ＲＯＭ試験用等の期
待値データＥＸＰ１を発生するオプション装備であっ
て、その動作周波数は、最高でも例えば１２５ＭＨｚ迄
のデータレートの発生しか得られない。そのメモリ構成
は、少なくともＤＵＴのアドレス空間とデータ幅とに対
応する容量を備えている。ＡＬＰＧから発生されたアド
レス情報Ａ１は、検証データ（期待値データ）が格納さ
れているＰＭにも印加される。ＰＭは前記アドレス情報
Ａ１に対応するアドレスをアクセスしてｎビットのデー
タを読み出し、これをｎビット幅の期待値データＥＸＰ
１として期待値比較回路６０へ供給する。ここで、ｎビ
ット幅は例えばｎ＝３２ビット幅であり、ＤＵＴのデー
タ幅と同一である。尚、多数個同測される場合には、各
ＤＵＴへは同一期待値データの供給で良いからして同測
個数Ｍに対応してＭ分岐して各ＤＵＴへ分配供給され
る。尚、ＰＭのメモリ内容は、制御ＣＰＵ８０によっ
て、記憶媒体等から転送され格納されている。

【０００７】テストヘッドは、試験装置本体とＤＵＴの
ＩＣピン（入力ピン／出力ピン／入出力ピン）との間に
介在して信号の授受を行うピンエレクトロニクスであ
り、ドライバやコンパレータ、その他を備える。更に、
図示しないが、ＡＣ／ＤＣ特性等の試験形態に対応して
所定に切り替える切り替え回路、負荷回路、ＤＵＴ電
源、タイミング・キャリブレーション系等も備えてい
る。ドライバはＦＣで所定に整形された論理信号のテス
トパターンを受けてＤＵＴのハイ／ロー電圧（ＶＩＨ／
ＶＩＬ）となる電圧レベルに電圧変換してＤＵＴへ供給
する。コンパレータはＤＵＴから出力されるアナログの
応答信号を受けて、しきい値であるハイ／ロー電圧（Ｖ
ＯＨ、ＶＯＬ）で論理信号に変換した所定ｎ本のデバイ
ス出力信号Ｓ１を期待値比較回路６０へ供給する。尚、
通常はＩＣハンドラ装置やプローバ装置等に接続されて
連続的にＤＵＴが試験実施される。

【０００８】期待値比較回路６０は、上記ｎ本のデバイ
ス出力信号Ｓ１とを受けて、ＴＧ（図示せず）からの所
定タイミングのストローブ信号ＳＴＢで各々ラッチし、
ラッチした各ラッチデータに対して、コンパレータ・イ
ネーブル（ＣＰＥ）とすべき所定のテストサイクルで、
上記ｎ本の対応する期待値データＥＸＰ１との間で所定
に比較して、比較結果のｎ本のフェイルデータＦＬ１を
出力する。前記ｎ本のフェイルデータＦＬ１は、ＣＰＥ
の発生サイクルの都度ＡＦＭへ供給される。ＣＰＥの発
生サイクルはデバイス試験プログラムに基づいて発生す
るが、短時間に試験実施されるように、通常は連続的に
ＣＰＥが発生されるようにプログラムを作成している。

【０００９】ＡＦＭは、図１の例ではＤＵＴが１個の例
であるが、多数個例えば６４個のＤＵＴを同時測定され
るときでも、各ＤＵＴのメモリセル毎のフェイル情報を
個別に同時平行して格納可能なフェイルデータ格納装置
である。ここで、ＤＵＴは品種によりアドレス空間（数
Ｋワード〜２５６Ｍワード）と、データ幅（ｘ１〜ｘ３
２ビット幅）とが大きく異なる。これら異なるＤＵＴに
対してもメモリセルと１対１に対応できるように、同一
のアドレス空間とデータ幅となるように柔軟に割付け可
能な大容量の記憶回路を備えている。そして、ＡＬＰＧ
がＤＵＴへ与えるアドレス情報Ａ１を受けて、ＤＵＴが
読み出したアドレスに対応するアドレス位置へフェイル
データＦＬ１を格納する。更に、ＡＦＭはＤＵＴの試験
速度と同一速度で格納可能な超高速の格納装置である。
例えば、１ＧＨｚもの超高速なＥＣＬメモリデバイス等
を試験可能とする為に、内部構成は例えば１６相（ｗａ
ｙ）のインターリーブ構成を駆使して実現されている。

【００１０】良否判定部１００ｂは、やがて上述したデ
バイス試験の完了後において、ＡＦＭの内容を読み出
し、ＤＵＴの良否を判定処理して、判定結果情報をＤＵ
Ｔをカテゴリ別に分別搬送処理するＩＣハンドラ装置等
へ通知する。この他にもスペアセルを備えるＤＵＴの場
合には不良救済する為のローアドレス線／カラムアドレ
ス線を特定してスペアセルと置き換えるリペア解析処理
が行われるものもある。この他にもフェイル・ビット・
マップ表示等の評価・解析の為の処理を行うものもあ
る。

【００１１】上述したマスクＲＯＭ試験時における従来
技術以外にも、ＤＵＴとしてＦＬＡＳＨメモリ等の書き
換え可能なＲＯＭ製品がある。この場合は、当該半導体
試験装置で、例えば、図１Ａの信号経路に示すように、
ＰＭの内容、即ち期待値データＥＸＰ１をＦＣとドライ
バを介してＤＵＴのデータ入力ピンへ供給し、同時に対
応するアドレス情報Ａ１もＤＵＴへ供給して所定にデー
タ書き込みをしておく。その後におけるデータ読み出し
試験においては、上述同様にして試験実施される。

【００１２】

【発明が解決しようとする課題】上述したように、マス
クＲＯＭ試験時のＲＯＭデータ読み出し試験や、ＦＬＡ
ＳＨメモリ等の書き換え可能なＲＯＭ製品のデータ書き
込み後のデータ読み出し試験は、ＰＭを用いて試験実施
している。これらの試験はＤＵＴからの読出しデータが
ランダムデータである事からしてＡＬＰＧから発生させ
ることは困難である。この為、専用のＰＭにランダムデ
ータを格納しておき、試験実施する形態と成らざるを得
ない。一方で、ＰＭの動作スピードは、例えば最高１２
５ＭＨｚのデータレートが現有の半導体試験装置が備え
ている限界である。この為、これを超える高速ＲＯＭを
対象とする高速読出し試験をする事はできない現状であ
る。もしも、ＰＭを高速動作可能にする為にはＡＬＰＧ
と同様の高速インターリーブ構成等を駆使して実現する
必要がある為、高価になってしまい、好ましくない。そ
こで、本発明が解決しようとする課題は、従来よりも高
速のＲＯＭデバイスの読出し試験が実施可能な半導体試
験装置を提供することである。

【００１３】

【課題を解決するための手段】第１に、上記課題を解決
するために、フェイル情報を格納するＡＦＭ（Address
Failure Memory）を備えて、被試験デバイスであるＲＯ
Ｍデバイスの読出し試験を行う半導体試験装置におい
て、ＤＵＴの所定アドレスから読み出されたデバイス出
力信号Ｓ１をそのまま若しくはデータ反転させて所定に
変換したフェイル情報（フェイルデータＦＬ１）とし、
前記フェイル情報をＡＦＭのＤＵＴの読出しアドレスに
対応するアドレス位置へ格納し、上記読出し試験の実行
後において、上記ＡＦＭの各アドレスに格納されたフェ
イル情報を読み出し、当該アドレスに対応する良否判定
に使用される検証データと当該フェイル情報との比較に
基づいて各メモリセルの良否判定をする手段（例えば良
否判定処理部２００）を備え、以上を具備してＲＯＭデ
バイスの読出し試験を行うことを特徴とする半導体試験
装置である。上記発明によれば、ＡＦＭがＰＭよりも高
速にフェイルデータを格納できる点に着目して、ＡＦＭ
をＲＯＭデバイスからの読出し格納手段に適用させるこ
とで、従来よりも高速のＲＯＭデバイスの読出し試験が
実施可能な半導体試験装置が実現できる。

【００１４】また、読出し試験の１回の試験実行単位は
ＤＵＴの１つのメモリセル当たり１回未満の読出し条件
となるデバイス試験プログラムを更に備えることを特徴
とする上述半導体試験装置がある。また、読出し試験の
試験実行はＤＵＴに要求される読出し試験の全項目を試
験実行単位に分割し、分割した試験実行単位毎に上記Ａ
ＦＭに格納されたフェイル情報を読み出して良否判定を
行い、次回の試験実行単位の実行前にＡＦＭの内容を初
期化クリアすることを特徴とする上述半導体試験装置が
ある。

【００１５】また、上記ＡＦＭの対応するアドレス位置
への格納の一態様としては、上記デバイス出力信号Ｓ１
を受けてそのままの論理データでＡＦＭへ格納すること
を特徴とする上述半導体試験装置がある。また、上記Ａ
ＦＭの対応するアドレス位置への格納の一態様として
は、上記デバイス出力信号Ｓ１を受けて反転した論理反
転データとしてＡＦＭへ格納することを特徴とする上述
半導体試験装置がある。

【００１６】第２に、上記課題を解決するために、上記
ＡＦＭが備える格納形態は、試験開始前にフェイル格納
領域のメモリ内容が”０”にクリアされ、その後の試験
実施において論理比較する期待値比較回路６０がＤＵＴ
から読み出されたデバイス出力信号Ｓ１を受けて所定に
論理比較したフェイルデータＦＬ１を出力し、前記フェ
イルデータＦＬ１をＡＦＭが受けて、ＡＦＭの対応する
格納アドレスへ格納するときに、前記フェイルデータＦ
Ｌ１とＡＦＭの当該格納アドレスの既格納内容とで論理
ＯＲ加算して当該格納アドレスへ格納する累積格納形態
をＡＦＭに備えることを特徴とする上述半導体試験装置
がある。

【００１７】第３に、上記課題を解決するために、定常
期待値データＥＸＰ２を発生するＡＬＰＧと、前記定常
期待値データＥＸＰ２とＤＵＴから読み出された上記デ
バイス出力信号Ｓ１とを所定に論理比較する期待値比較
回路６０とを備えるとき、上記ＡＬＰＧはＤＵＴの読出
しデータを正論理状態で格納させる為に、上記定常期待
値データＥＸＰ２として”０”の定常データを発生して
期待値比較回路６０へ供給し、上記期待値比較回路６０
は上記定常期待値データＥＸＰ２を比較用データとして
受けて上記デバイス出力信号Ｓ１が”１”のとき、両者
の不一致を示すフェイルデータＦＬ１として上記ＡＦＭ
へ供給することを特徴とする上述半導体試験装置があ
る。

【００１８】第４に、上記課題を解決するために、定常
期待値データＥＸＰ２を発生するＡＬＰＧと、前記定常
期待値データＥＸＰ２とＤＵＴから読み出された上記デ
バイス出力信号Ｓ１とを所定に論理比較する期待値比較
回路６０とを備えるとき、上記ＡＬＰＧはＤＵＴの読出
しデータを論理反転状態で格納させる為に、上記定常期
待値データＥＸＰ２として”１”の定常データを発生し
て期待値比較回路６０へ供給し、上記期待値比較回路６
０は上記定常期待値データＥＸＰ２を比較用データとし
て受けて上記デバイス出力信号Ｓ１が”０”のとき、両
者の不一致を示す前記デバイス出力信号Ｓ１が論理反転
されたフェイルデータＦＬ１として上記ＡＦＭへ供給す
ることを特徴とする上述半導体試験装置がある。

【００１９】また、ＤＵＴの読出し試験の良否判定に使
用される検証データを格納する格納装置の一態様として
は、ＤＵＴの読出し試験実行時に実時間で使用されない
検証データであって、読出し試験実行後にＡＦＭの内容
と順次比較実施される所定の格納容量を備える、ＤＵＴ
の読出し試験サイクルよりも低速な格納装置（例えばＰ
Ｍ、メインメモリ、記憶媒体等）であることを特徴とす
る上述半導体試験装置がある。

【００２０】第４図は、本発明に係る解決手段を示して
いる。また、ＤＵＴが半導体試験装置からＤＵＴのメモ
リセルへ書込み可能な機能を備えるＲＯＭデバイス（例
えばフラッシュ・メモリ、ＥＥＰＲＭ、ＥＰＲＯＭ等）
であるとき、当該ＤＵＴへ検証データを書込みする書込
み手段を更に備えることを特徴とする上述半導体試験装
置がある。

【００２１】また、ＤＵＴへ検証データを書込みする書
込み手段の一態様としては、検証データを格納するパタ
ーン・メモリＰＭを備え、ＤＵＴへ書込みするときにＡ
ＬＰＧから前記ＰＭへ書込みアドレスを供給して前記Ｐ
Ｍから読み出されたデータ内容をＤＵＴへ供給して所定
に書込みすることを特徴とする上述半導体試験装置があ
る。

【００２２】第５図は、本発明に係る解決手段を示して
いる。第５に、上記課題を解決するために、ＤＵＴが半
導体試験装置から書込み可能な機能を備えるＲＯＭデバ
イスのとき、ＡＬＰＧからのアドレス情報Ａ１を受けて
検証データと同一の書込みデータ（即ち、期待値データ
ＥＸＰ１）を発生するパターン・メモリＰＭと、書込み
後の読出し試験においてＤＵＴから読み出された上記デ
バイス出力信号Ｓ１を受けて所定に論理比較する期待値
比較回路６０とを備えるとき、上記ＡＬＰＧから出力さ
れる”０”若しくは”１”の定常期待値データＥＸＰ２
か、上記ＰＭから出力されるＤＵＴの読出しデータに対
応する期待値データＥＸＰ１かの何れかを選択して上記
期待値比較回路６０へ比較用データとして供給するマル
チプレクサＭＵＸ７０を更に備えることを特徴とする上
述半導体試験装置がある。

【００２３】第６に、上記課題を解決するために、上記
マルチプレクサＭＵＸ７０は２入力１出力型のデータセ
レクタであって、第１に、上記ＰＭからＤＵＴに対応す
る期待値データＥＸＰ１を読出して上記期待値比較回路
６０へ供給することが可能な低速な読出し試験サイクル
となるＤＵＴの場合の読出し試験は上記ＰＭから出力さ
れる期待値データＥＸＰ１を期待値比較回路６０へ供給
するように当該ＭＵＸを選択制御し、且つ、これに対応
するデバイス試験プログラムを適用して試験実施し、第
２に、上記ＰＭから読出して期待値比較回路６０へ供給
することが不可能な高速な読出し試験サイクルとなるＤ
ＵＴの場合の読出し試験は上記ＡＬＰＧから出力される
定常期待値データＥＸＰ２を期待値比較回路６０へ供給
するように当該ＭＵＸを選択制御し、これに対応するデ
バイス試験プログラムを適用して試験実施し、以上を具
備することを特徴とする上述半導体試験装置がある。

【００２４】第７図は、本発明に係る解決手段を示して
いる。第７に、上記課題を解決するために、フェイル情
報を格納するＡＦＭを備えて、ＤＵＴであるＲＯＭデバ
イスの読出し試験を行う半導体試験装置において、ＤＵ
Ｔの読出し試験の実施は同一デバイス試験プログラムを
用いて第１回目と第２回目の２回実施され、第１回目の
読出し試験実施では、ＤＵＴの同一アドレスのメモリセ
ルを対象として１回若しくは所定複数回の読出し試験を
実施し、ＤＵＴの所定アドレスから読み出されたデバイ
ス出力信号Ｓ１を受けて、”０”の定常期待値データＥ
ＸＰ２を適用してＤＵＴの読出しデータが実質的に正論
理のままとしたフェイル情報（フェイルデータＦＬ１）
に変換してＡＦＭの対応するアドレス位置へ格納し、上
記第１回目の読出し試験の実施後において、上記ＡＦＭ
の各アドレスに格納されたフェイル情報を読み出し、対
応するアドレスの検証データが”０”のときのみ良否判
定比較を行い、両者が不一致の場合はＤＵＴ不良として
判定し、第２回目の読出し試験実施では、ＤＵＴの同一
アドレスのメモリセルを対象として１回若しくは所定複
数回の読出し試験を実施し、ＤＵＴの所定アドレスから
読み出されたデバイス出力信号Ｓ１を受けて、”１”の
定常期待値データＥＸＰ２を適用してＤＵＴの読出しデ
ータが実質的に論理反転させたフェイル情報（フェイル
データＦＬ１）に変換してＡＦＭの対応するアドレス位
置へ格納し、上記第２回目の読出し試験の実施後におい
て、上記ＡＦＭの各アドレスに格納されたフェイル情報
を読み出してデータ反転し、対応するアドレスの検証デ
ータが”１”のときのみ良否判定比較を行い、両者が不
一致の場合はＤＵＴ不良として判定し、以上を具備する
ことを特徴とする半導体試験装置がある。

【００２５】また、試験実施される第１回目の読出し試
験の実施若しくは第２回目の読出し試験の実施の一態様
としては、ＤＵＴの同一アドレスに対して所定複数回の
読出しと比較を行なってＡＦＭへ累積格納するデバイス
試験プログラムを適用することを特徴とする上述半導体
試験装置がある。

【００２６】第６図は、本発明に係る解決手段を示して
いる。第８に、上記課題を解決するために、ＤＵＴから
読み出された上記デバイス出力信号Ｓ１を受けて所定に
論理比較してフェイルデータＦＬ１をＡＦＭへ出力する
期待値比較回路６０を備え、当該期待値比較回路６０が
外部からの論理比較用の期待値データＥＸＰ１を受けて
ラッチして内部の比較回路へ供給するフリップ・フロッ
プ６２を入力部に備えるとき、上記フリップ・フロップ
６２は外部から強制的にセットとリセット制御が可能な
フリップ・フロップであり、上記フリップ・フロップ６２
を定常的に”０”に強制クリアするリセット手段（例え
ばリセットレジスタ６２Ｒ）と、上記フリップ・フロッ
プ６２を定常的に”１”に強制セットするセット手段
（例えばセットレジスタ６２Ｓ）とを備え、上記デバイ
ス出力信号Ｓ１を受けて、第１にそのままの論理データ
でＡＦＭへ格納する場合は上記リセット手段により実質
的に期待値データＥＸＰ１を”０”にクリアして内部の
比較回路へ供給し、第２に反転した論理反転データとし
てＡＦＭへ格納する場合は上記セット手段により実質的
に期待値データＥＸＰ１を”１”にセットして内部の比
較回路へ供給することを特徴とする上述半導体試験装置
がある。

【００２７】

【発明の実施の形態】以下に本発明を適用した実施の形
態の一例を図面を参照しながら説明する。また、以下の
実施の形態の説明内容によって特許請求の範囲を限定す
るものではないし、更に、実施の形態で説明されている
要素や接続関係が解決手段に必須であるとは限らない。

【００２８】本発明について、図２と図３とを参照して
以下に説明する。尚、従来構成に対応する要素は同一符
号を付し、また重複する部位の説明は省略する。

【００２９】本願要旨は、ＤＵＴの高速読出し試験の実
施に対してＰＭを使用しない。代わりにＡＦＭへＤＵＴ
のメモリ内容と同一内容となるようにフェイル情報を取
り込ませる。そして、前記取込終了後において、ＡＦＭ
へ格納されているフェイル情報をアドレスを指定して順
次読出し、これに対応するＰＭの同一アドレスに格納さ
れている期待値データＥＸＰ１との内容を突き合わせ比
較することによってメモリセル毎の良否判定を行う手法
としている。

【００３０】本願に係る要部構成は、図２に示すよう
に、図１の従来構成と同一である。但し、良否判定処理
部２００は従来の良否判定部１００ｂと処理内容が異な
り、期待値比較回路６０とＡＬＰＧとの接続構成が異な
り、且つ、ＡＬＰＧの発生形態と、ＡＦＭの利用目的と
が異なっている。

【００３１】ＡＬＰＧは、ｎ本全ての定常期待値データ
ＥＸＰ２が常時”０”を発生（図３Ｂ参照）させて期待
値比較回路６０へ供給する。従って、定常期待値データ
ＥＸＰ２がランダムデータで無いからして、ＡＬＰＧか
ら容易に定常期待値データＥＸＰ２を発生可能となる利
点が得られる。

【００３２】期待値比較回路６０は、上記ＡＬＰＧから
ｎ本全て”０”の定常期待値データＥＸＰ２と、ＤＵＴ
からのデバイス出力信号Ｓ１とを受けて、従来同様にし
て、所定タイミングのストローブ信号ＳＴＢでラッチ
し、ラッチしたラッチデータに対して、コンパレータ・
イネーブル（ＣＰＥ）すべき所定のテストサイクルで、
上記定常期待値データＥＸＰ２と比較し、比較結果のフ
ェイルデータＦＬ１をその都度ＡＦＭへ供給する。これ
によれば、ＤＵＴのデータ内容を対応するＡＦＭのアド
レス位置へそのままコピー格納されることとなる。しか
も、ＡＦＭの動作周波数は最高速のメモリデバイスのフ
ェイル情報を取込可能であり、例えば１ＧＨｚであるか
らして、現在及び将来出現するであろう高速ＲＯＭデバ
イスの全てを対象としてＡＦＭへ格納できるようになる
利点が得られる。

【００３３】ところで、ＡＦＭのフェイルデータ格納形
態としては、公知のように、試験開始前に全てのメモリ
内容が”０”に初期リセットされた後、試験実施中にお
いてフェイル発生の”１”を、以前のフェイル格納デー
タとでＯＲ加算してフェイル情報を累積格納する累積格
納形態になっている。一方で、本願のＡＦＭの利用目的
はフェイル情報として格納することでは無く、ＤＵＴの
データ内容をＡＦＭの対応するアドレスへそのままコピ
ー格納することが目的である。即ち、図３に示すよう
に、ＡＦＭへ格納されるフェイルデータＦＬ１は、第１
に、ＤＵＴのデバイス出力信号Ｓ１が”０”（図３Ａ参
照）のときは両者の信号が一致して”良”であり、フェ
イルデータＦＬ１として”０”が当該アドレスへ上述Ｏ
Ｒ加算で累積格納（図３Ｃ参照）されることとなる。同
様にして、第２に、ＤＵＴのデバイス出力信号Ｓ１が”
１”（図３Ａ参照）のときは両者の信号が不一致して”
否”となり、フェイルデータＦＬ１として”１”が当該
アドレスへ上述ＯＲ加算で累積格納（図３Ｃ参照）され
ることとなる。これらの結果、ＡＦＭへ格納されるフェ
イルデータＦＬ１はＤＵＴから読み出されるデバイス出
力信号Ｓ１と一致するデータ内容になる。但し、上述し
たＡＦＭの累積格納形態に伴い、デバイス試験プログラ
ムは、ＤＵＴの１つのメモリセルに対しては１回のみ良
否比較するようにプログラム作成しておく必要がある。
例えば、ＣＰＥ信号の発生を制御するようにプログラム
作成しておく。この理由は、ＤＵＴからの正常な読出し
出力が”１”であると仮定した場合において、もしも、
複数回同一メモリセルの良否比較が実施されると、何れ
かの良否比較のときに”０”が出力されたにもかかわら
ず、他の良否比較のときに”１”が１回ても発生すれば
ＯＲ加算で累積格納される結果、”１”の格納情報とし
てＡＦＭへ格納されてしまう。この結果、”０”が発生
した不良現象が検出されなくなり好ましくないからであ
る。

【００３４】良否判定処理部２００は、やがて全アドレ
ス空間、若しくは所望アドレス領域のメモリセルに対し
て１回の良否比較を実施してＤＵＴのデータ内容をＡＦ
Ｍの対応するアドレスへのコピー格納が完了後におい
て、ＡＦＭの内容をアドレスを指定して順次読出し、こ
れに対応するＰＭの同一アドレスに格納されている期待
値データＥＸＰ１を読み出して、両者のデータ内容を比
較することで各メモリセル毎の良否判定を行う。もし、
比較結果で不一致のときは、当該アドレスのメモリセル
は不良であることが検出される。これによれば、従来と
同様に、ＲＯＭデバイスの良否判定ができ、比較的低速
なＰＭを使用する必要が無くなる利点が得られる。しか
も、ＡＦＭは最新の高速デバイスに対応して半導体試験
装置が備える最高試験速度でフェイル情報を格納可能で
あるからして、従来では実現困難であった高速のＲＯＭ
デバイスを実用的に試験実施できる極めて大きな利点が
得られることとなる。

【００３５】尚、もしもＤＵＴの同一メモリセルに対し
て複数回試験実施する必要がある場合は、上述したＡＦ
Ｍへの格納動作と良否判定処理とを所望回数繰り返し実
施することで実現できる。従って、従来と同様にＲＯＭ
デバイスの様々なファンクション試験、ＡＣ試験等が実
施できる結果、ＡＦＭが備える高速フェイル格納機能が
有効に活用されて、従来のＰＭでは適用できなかった高
速ＲＯＭを対象として試験実施できるという大きな利点
が得られることとなる。

【００３６】尚、本発明の技術的思想は、上述実施の形
態の具体構成例に限定されるものではない。更に、所望
により、上述実施の形態を変形して応用してもよい。無
論、上述ではＤＵＴが１個の場合で説明していたが、多
数個の同時測定する場合においても同様にして適用でき
る。

【００３７】また、ＰＭの代わりに制御ＣＰＵ８０に備
えるメモリや、その他半導体試験装置が備えるメモリ等
がＰＭのメモリ容量を備えて利用可能な場合、あるいは
比較的低速な記憶媒体を使用しても良い場合には、上述
した良否判定処理部２００において、前記メモリ若しく
は記憶媒体を適用して良否判定を行っても良い。この場
合、所望によりＰＭを削除した構成としても良い。

【００３８】また、高速読出し試験実施において、図６
に示すように、ＡＬＰＧから固定した定常期待値データ
ＥＸＰ２の供給の代わりに、期待値比較回路６０内で期
待値データＥＸＰ１を受けるリタイミング用のフリップ
・フロップ６２をリセットするリセット回路を追加して
備えるように構成して実現しても良く、上述同様に実施
可能である。

【００３９】また、図４に示す構成例ではＤＵＴとして
フラッシュメモリやＥＰＲＯＭ等を対象としたものであ
って、予め、ＤＵＴのメモリセルへ所定の初期データを
書込みする為に、ＡＬＰＧからアドレス情報Ａ１をＰＭ
へ供給し、ＰＭ内の当該アドレスのデータ内容を読み出
し、アドレス情報Ａ１と共にＤＵＴへＦＣを介して供給
して書込みをする信号線路（図４Ａ参照）を追加して備
える。書込み時は低速でもデバイス試験の試験条件とし
て支障はない。この書込みの後に、上述した本願の試験
手法により高速に読出し試験を実施する。

【００４０】また、所望により、図５に示すように、マ
ルチプレクサ（ＭＵＸ）７０を追加して備えても良い。
この場合は、第１に、ＤＵＴが低速デバイスの場合はＰ
Ｍを適用して従来の試験手法によりＰＭが出力する期待
値データＥＸＰ１を期待値比較回路６０へ供給して試験
実施し、第２に、ＤＵＴがＰＭのデータレートよりも高
速の読出し試験が必要な場合は、本願試験手法を適用し
てＡＬＰＧが出力する定常期待値データＥＸＰ２を期待
値比較回路６０へ供給して実施する。前記２種類の試験
手法をＭＵＸ７０で随時切り替え可能な構成としても良
い。

【００４１】また、上述実施例では、ＡＬＰＧが期待値
比較回路６０へ供給する定常期待値データＥＸＰ２の発
生として”０”とした具体例で説明していたが、所望に
よりＡＦＭへ格納するフェイルデータＦＬ１を論理反転
させるように”１”を発生させるようにして実施しても
良い。

【００４２】更に、ＤＵＴの応答時間、アクセスタイ
ム、伝播遅延時間、セットアップ時間、ホールド時間等
を測定するＡＣパラメトリック試験や、バンプ試験等の
ように、同一メモリセルに対して複数回読出し実施して
良否比較させたフェイルデータＦＬ１をＡＦＭへ累積格
納させることも、下記試験手法によって適用可能であ
る。但し、定常期待値データＥＸＰ２を”０”と”１”
に変えて同一のデバイス試験プログラムを用いる読出し
試験を２回実施する必要がある。これについて図７を参
照しながら以下に説明する。この図で、図７Ａは正常な
メモリセルの内容とし、このセル内容を読出し試験する
場合とする。第１回目の試験実施では、ＡＬＰＧから与
える定常期待値データＥＸＰ２を”０”の条件設定にす
る。そして、ＤＵＴの全てのメモリセルの中で”０”が
書き込まれているメモリセル（今回は”０”が対象セル
となる）に注目し、これを対象して複数回の読出し試験
を実施する。この結果、ＡＦＭ内に格納された結果の一
例を図７Ｂに示す。もしも複数回の読出し試験で全て読
出し正常であれば対象セルに対応するＡＦＭの格納内容
は、デバイス出力信号Ｓ１が”０”であり、定常期待値
データＥＸＰ２が”０”であり同値であるからして”
０”（ＰＡＳＳ）としてＡＦＭへ格納される。逆に、も
しも複数回の読出し試験で一度でも読出し不良があれば
対象セルに対応するＡＦＭの格納内容（図７Ｄ参照）
は”１”（ＦＡＩＬ）がセットされることになる結果、
当該メモリセルの読出し不良が発生したことが記録され
ていることが判る。上記第１回目の試験実施後における
良否判定処理部２００は、ＰＭ内に格納されている期待
値データＥＸＰ１ の中で対象セル”０”のアドレスの
もののみを対象として良否比較を実施する。この結果、
図７Ｄに示すメモリセルが不良として特定できることと
なる。

【００４３】第２回目の試験実施では、ＡＬＰＧから与
える定常期待値データＥＸＰ２を”１”の条件設定にす
る。そして、ＤＵＴの全てのメモリセルの中で”１”が
書き込まれているメモリセル（今度は”１”が対象セル
となる）を対象して複数回の読出し試験を実施する。こ
の結果、ＡＦＭ内に格納された結果の一例を図７Ｃに示
す。もしも複数回の読出し試験で全て読出し正常であれ
ば対象セルに対応するＡＦＭの格納内容は、デバイス出
力信号Ｓ１が”１”であり、定常期待値データＥＸＰ２
が”１”であり同値であるからして”０”（ＰＡＳＳ）
としてＡＦＭへ格納される。逆に、もしも複数回の読出
し試験で一度でも読出し不良があれば対象セルに対応す
るＡＦＭの格納内容は”１”（ＦＡＩＬ）がセットされ
る。即ち、反転データとして格納される。上記第２回目
の試験実施後における良否判定処理部２００は、上記同
様にして、ＰＭ内に格納されている期待値データＥＸＰ
１ の中で対象セル”１”のアドレスのもののみを対象
として良否比較を実施する。この結果、図７Ｅに示すメ
モリセルが不良として特定できることとなる。尚、ＤＵ
Ｔへ印加して試験実施するデバイス試験プログラムは第
１回目の試験と第２回目の試験とは同一のものが適用で
きる。従って、上述第１回目の試験実施と、上述第２回
目の試験実施との２回に分けて試験実施する分割試験手
法とすることで、従来と同様にしてＣＰＥを複数回発生
させてのデバイス試験も実施でき、しかも試験実施時に
ＰＭを期待値発生用として使用しないからして、半導体
試験装置が運用可能な最高試験速度、例えば１ＧＨｚで
ＤＵＴである高速のＲＯＭデバイスの読出し試験が実施
可能となる大きな利点が得られることとなる。

【００４４】

【発明の効果】本発明は、上述の説明内容から、下記に
記載される効果を奏する。上述説明したように本発明に
よれば、ＤＵＴの高速読出し試験の実施に対してＰＭを
使用して良否比較をせず、代わりにＡＦＭへはＤＵＴの
メモリ内容と同一格納内容となるようにフェイル情報を
生成させて取り込ませる。そして、取込終了後におい
て、ＡＦＭの内容とＰＭの内容とを突き合わせ比較して
ＤＵＴの良否判定を行う手法とする構成としたことによ
り、ＤＵＴの高速読出し試験時における期待値を高速に
発生する必要性が無くなる利点が得られ、この結果、従
来のＰＭでは適用できなかった高速ＲＯＭを対象として
読出し試験が実施できるという大きな利点が得られるこ
ととなる。これにより、高速化が進んているＲＯＭデバ
イスに対しても現有の半導体試験装置の微少な改善によ
り、容易に対応可能となる利点が得られる。従って、本
発明の技術的効果は大であり、産業上の経済効果も大で
ある。

【図面の簡単な説明】

【図１】従来の、ＲＯＭデバイスの試験に係る要部構成
図。

【図２】本発明の、ＲＯＭデバイスの試験に係る要部構
成図。

【図３】期待値データとＡＦＭへ格納されるデータの関
係を説明する図。

【図４】本発明の、書込み可能なＲＯＭデバイスの試験
に係る要部構成図。

【図５】本発明の、他のＲＯＭデバイスの試験に係る要
部構成図。

【図６】本発明の、他のＲＯＭデバイスの試験に係る要
部構成図。

【図７】本発明の、正常なメモリセルの内容例と、”
０”又は”１”で比較させた結果をＡＦＭへ格納した様
子を示す図。

【符号の説明】

６０ 期待値比較回路 ６２ フリップ・フロップ ６２Ｒ リセットレジスタ ６２Ｓ セットレジスタ ７０ マルチプレクサ（ＭＵＸ） ８０ 制御ＣＰＵ １００ｂ 良否判定部 ２００ 良否判定処理部 ＤＵＴ 被試験デバイス ＰＭ パターン・メモリ（Pattern Memory） ＡＬＰＧ アルゴリズミック・パターン・ジェネレータ
（Algorithmic Patter n Generator） ＡＦＭ アドレス・フェイル・メモリ（Address Fail
ure Memory） ＦＣ フォーマット・コントロール（Format Contro
l）

Claims (16)

【特許請求の範囲】
1. 【請求項１】 フェイル情報を格納するＡＦＭ（Addres
   s Failure Memory）を備えて、被試験デバイス（ＤＵ
   Ｔ）の読出し試験を行う半導体試験装置において、 ＤＵＴの所定アドレスから読み出されたデバイス出力信
   号を所定に変換したフェイル情報とし、該フェイル情報
   をＡＦＭの対応するアドレス位置へ格納し、 上記読出し試験の実行後において、該ＡＦＭの各アドレ
   スに格納されたフェイル情報を読み出し、当該アドレス
   に対応する良否判定に使用される検証データと当該フェ
   イル情報との比較に基づいて各メモリセルの良否判定を
   し、 以上を具備して読出し試験を行うことを特徴とする半導
   体試験装置。
2. 【請求項２】 読出し試験の１回の試験実行単位はＤＵ
   Ｔの１つのメモリセル当たり１回未満の読出し条件とな
   るデバイス試験プログラムを更に備えることを特徴とす
   る請求項１記載の半導体試験装置。
3. 【請求項３】 読出し試験の試験実行はＤＵＴに要求さ
   れる読出し試験の全項目を試験実行単位に分割し、分割
   した試験実行単位毎に該ＡＦＭに格納されたフェイル情
   報を読み出して良否判定を行うことを特徴とする請求項
   １記載の半導体試験装置。
4. 【請求項４】 該ＡＦＭの対応するアドレス位置への格
   納は、該デバイス出力信号を受けてそのままの論理デー
   タでＡＦＭへ格納することを特徴とする請求項１記載の
   半導体試験装置。
5. 【請求項５】 該ＡＦＭの対応するアドレス位置への格
   納は、該デバイス出力信号を受けて反転した論理反転デ
   ータとしてＡＦＭへ格納することを特徴とする請求項１
   記載の半導体試験装置。
6. 【請求項６】 該ＡＦＭが備える格納形態は、試験開始
   前にフェイル格納領域のメモリ内容が”０”にクリアさ
   れ、 その後の試験実施において論理比較する期待値比較回路
   がＤＵＴから読み出されたデバイス出力信号を受けて所
   定に論理比較したフェイルデータを出力し、 該フェイルデータをＡＦＭが受けて、ＡＦＭの対応する
   格納アドレスへ格納するときに、該フェイルデータとＡ
   ＦＭの当該格納アドレスの既格納内容とで論理ＯＲ加算
   して当該格納アドレスへ格納する累積格納形態をＡＦＭ
   に備えることを特徴とする請求項１記載の半導体試験装
   置。
7. 【請求項７】 定常期待値データを発生するＡＬＰＧ
   と、該定常期待値データとＤＵＴから読み出された該デ
   バイス出力信号とを所定に論理比較する期待値比較回路
   とを備えるとき、 該ＡＬＰＧは該定常期待値データとして”０”の定常デ
   ータを発生して期待値比較回路へ供給し、 該期待値比較回路は該定常期待値データを比較用データ
   として受けて該デバイス出力信号が”１”のとき、両者
   の不一致を示すフェイルデータとして該ＡＦＭへ供給す
   ることを特徴とする請求項１記載の半導体試験装置。
8. 【請求項８】 定常期待値データを発生するＡＬＰＧ
   と、該定常期待値データとＤＵＴから読み出された該デ
   バイス出力信号とを所定に論理比較する期待値比較回路
   とを備えるとき、 該ＡＬＰＧは該定常期待値データとして”１”の定常デ
   ータを発生して期待値比較回路へ供給し、 該期待値比較回路は該定常期待値データを比較用データ
   として受けて該デバイス出力信号が”０”のとき、両者
   の不一致を示す前記デバイス出力信号が論理反転された
   フェイルデータとして該ＡＦＭへ供給することを特徴と
   する請求項１記載の半導体試験装置。
9. 【請求項９】 ＤＵＴの読出し試験の良否判定に使用さ
   れる検証データを格納する格納装置は、ＤＵＴの読出し
   試験実行時に実時間で使用されない検証データであっ
   て、読出し試験実行後にＡＦＭの内容と順次比較実施さ
   れる所定の格納容量を備える格納装置であることを特徴
   とする請求項１記載の半導体試験装置。
10. 【請求項１０】 ＤＵＴが半導体試験装置からＤＵＴの
    メモリセルへ書込み可能な機能を備えるＲＯＭデバイス
    であるとき、当該ＤＵＴへ検証データを書込みする書込
    み手段を更に備えることを特徴とする請求項１記載の半
    導体試験装置。
11. 【請求項１１】 ＤＵＴへ検証データを書込みする書込
    み手段は、検証データを格納するパターン・メモリＰＭ
    を備え、ＤＵＴへ書込みするときにＡＬＰＧから該ＰＭ
    へ書込みアドレスを供給して該ＰＭから読み出されたデ
    ータ内容をＤＵＴへ供給して所定に書込みすることを特
    徴とする請求項１０記載の半導体試験装置。
12. 【請求項１２】 ＤＵＴが半導体試験装置から書込み可
    能な機能を備えるＲＯＭデバイスのとき、ＡＬＰＧから
    のアドレス情報を受けて検証データと同一の書込みデー
    タを発生するパターン・メモリＰＭと、書込み後の読出
    し試験においてＤＵＴから読み出された該デバイス出力
    信号を受けて所定に論理比較する期待値比較回路とを備
    えるとき、 該ＡＬＰＧから出力される”０”若しくは”１”の定常
    期待値データか、該ＰＭから出力されるＤＵＴの読出し
    データに対応する期待値データかの何れかを選択して該
    期待値比較回路へ供給するマルチプレクサＭＵＸを更に
    備えることを特徴とする請求項１０記載の半導体試験装
    置。
13. 【請求項１３】 該マルチプレクサＭＵＸは２入力１出
    力型のデータセレクタであって、第１に、該ＰＭからＤ
    ＵＴに対応する期待値データを読出して該期待値比較回
    路へ供給することが可能な低速な読出し試験サイクルと
    なるＤＵＴの場合の読出し試験は該ＰＭから出力される
    期待値データを期待値比較回路へ供給するように当該Ｍ
    ＵＸを選択制御し、且つ、これに対応するデバイス試験
    プログラムを適用して試験実施し、 第２に、該ＰＭから読出して期待値比較回路へ供給する
    ことが不可能な高速な読出し試験サイクルとなるＤＵＴ
    の場合の読出し試験は該ＡＬＰＧから出力される定常期
    待値データを期待値比較回路へ供給するように当該ＭＵ
    Ｘを選択制御し、これに対応するデバイス試験プログラ
    ムを適用して試験実施し、 以上を具備することを特徴とする請求項１２記載の半導
    体試験装置。
14. 【請求項１４】 フェイル情報を格納するＡＦＭを備え
    て、ＤＵＴであるＲＯＭデバイスの読出し試験を行う半
    導体試験装置において、 ＤＵＴの読出し試験の実施は同一デバイス試験プログラ
    ムを用いて第１回目と第２回目の２回実施され、 第１回目の読出し試験実施では、ＤＵＴの所定アドレス
    から読み出されたデバイス出力信号を受けて、”０”の
    定常期待値データを適用してＤＵＴの読出しデータが実
    質的に正論理のままとしたフェイル情報に変換してＡＦ
    Ｍの対応するアドレス位置へ格納し、 該第１回目の読出し試験の実施後において、該ＡＦＭの
    各アドレスに格納されたフェイル情報を読み出し、対応
    するアドレスの検証データが”０”のときのみ良否判定
    比較を行い、両者が不一致の場合はＤＵＴ不良として判
    定し、 第２回目の読出し試験実施では、ＤＵＴの所定アドレス
    から読み出されたデバイス出力信号を受けて、”１”の
    定常期待値データを適用してＤＵＴの読出しデータが実
    質的に論理反転させたフェイル情報に変換してＡＦＭの
    対応するアドレス位置へ格納し、 該第２回目の読出し試験の実施後において、該ＡＦＭの
    各アドレスに格納されたフェイル情報を読み出してデー
    タ反転し、対応するアドレスの検証データが”１”のと
    きのみ良否判定比較を行い、両者が不一致の場合はＤＵ
    Ｔ不良として判定し、 以上を具備することを特徴とする半導体試験装置。
15. 【請求項１５】 試験実施される第１回目の読出し試験
    の実施若しくは第２回目の読出し試験の実施は、ＤＵＴ
    の同一アドレスに対して所定複数回の読出しと比較を行
    なってＡＦＭへ累積格納するデバイス試験プログラムを
    適用することを特徴とする請求項１４記載の半導体試験
    装置。
16. 【請求項１６】 ＤＵＴから読み出された該デバイス出
    力信号を受けて所定に論理比較してフェイルデータをＡ
    ＦＭへ出力する期待値比較回路を備え、当該期待値比較
    回路が外部からの論理比較用の期待値データを受けてラ
    ッチして内部の比較回路へ供給するフリップ・フロップ
    を入力部に備えるとき、 該フリップ・フロップは外部から強制的にセットとリセ
    ット制御が可能なフリップ・フロップであり、 該フリップ・フロップを定常的に”０”に強制クリアす
    るリセット手段と、該フリップ・フロップを定常的に”
    １”に強制セットするセット手段とを備え、 該デバイス出力信号を受けて、第１にそのままの論理デ
    ータでＡＦＭへ格納する場合は該リセット手段により実
    質的に期待値データを”０”にクリアして内部の比較回
    路へ供給し、 第２に反転した論理反転データとしてＡＦＭへ格納する
    場合は該セット手段により実質的に期待値データを”
    １”にセットして内部の比較回路へ供給することを特徴
    とする請求項１記載の半導体試験装置。