JP4829103B2 - 自動試験装置のシステム性能の有効性の較正方法 - Google Patents

Description

本出願は、２００３年１月１０日に出願された米国の特許出願第１０／３４０，３４９号「ピン較正データを不揮発性メモリに格納する半導体テストシステム」に関し、その内容を援用により本出願に組み込み、本出願の記載の一部とする。

本発明は、集積回路（ＩＣ）のような半導体デバイスの試験のための半導体テストシステムに関し、特に、外部試験装置を必要とすることなく半導体テストシステムの個々のテスター・ピンを較正することに関する。

ＩＣテスターのようなテストシステムを使用してＩＣのような半導体デバイスを試験するにおいて、自動試験装置（ＡＴＥ）のようなテストシステムは、特定の機能的テストピンで被試験装置（ＤＵＴ）に試験信号または試験パターンを提供する。試験信号は、選択可能な振幅、インピーダンス、電流、スルーレート等で試験信号を生成し得るドライバを使用してＤＵＴに伝送される。テストシステムは、試験信号に応答してＤＵＴから出力信号を受信し、該出力信号は、予め定められた時間間隔で生成されるストローブ信号の受信の際、アナログコンパレータによって、その送受信が調整されるかまたはその信号がサンプリングされる。取得された出力データは、ＤＵＴが正しく機能しているかどうか判断するために出力期待値データと比較される。

図１は、テストシステム１００の一例を示す。ピンカード１０４上のピン装置１０２からのテストベクトルは、ドライバ１０６、ケーブル１０８、機能的「ポーゴー・ピン」１１０、ロードボード１１４上のトレース１１２、ソケット１１６を通じて、最後にＤＵＴ １１８に伝達され得る。出力信号は、ドライバ１０６よりむしろ１つ以上のコンパレータ１２０を経由することを除き、上記の経路と同様の経路に沿ってピンカード１０４へ戻らなければならない。ドライバ１０６およびコンパレータ１２０は、通常ピン装置またはピン電子回路１２２として公知されたブロックに組み立てられる。

ピンカード販売業者から供給されるように、テストシステム１００に設置された各々のピンカード１０４は、設計上同一である。しかし、設置されたピンカード１０４は、それぞれテストシステム１００内の異なるスロットに存在し、よって独特な物理的信号経路を有する。長い信号経路は、信号の伝播、並びに上昇および下降時間を遅くすることができる寄生抵抗およびキャパシタンス（ＲＣ）を含み得る。また、各々のピンカード１０４上の各々のピン装置１０２を経由する信号経路が同じ回路設計および部品タイプを利用するにもかかわらず、部品間の変化により、伝播遅延、電圧および電流レベル、並びに上昇および下降時間に相違点が生じ得る。ＤＵＴの試験は、入力試験信号の交流（ＡＣ）および直流（ＤＣ）特性の正確な制御、並びに出力信号タイミングおよびパラメータの正確な測定を必要とすることができるので、ピン装置１０２における試験信号および出力信号は、測定誤差および信号劣化の処理のために較正されることにより、正確な測定を保証することを必要とする。

較正データは、デバイスの測定即ち試験信号を調整して、最も正確な結果を提供するのに使用される補償データとして考えられることができる。較正データは、いくつかの方法で使われることができる。例えば、測定結果の補正に使用されるハードウエア補正レジスターパラメータまたは調整パラメータでありえる。較正データは、基準駆動電圧、基準比較電圧、駆動電流ロードを補償するためのピン基盤のテストシステム、テストピンに接続されるパラメータ測定回路、トリガー比較に使用されるタイミング・ストローブ、テストピン試験信号の駆動に使用されるタイミング・トリガー等に必要とされ得る。

従来、機能的テストピンの較正は、オシロスコープ、電圧計、電流計のようなテストシステムの外部の試験装置を使用して実行された。これらの従来の方法は、非常に時間がかかることである。それぞれのテスター・ピンが全てのＤＣおよびＡＣ特性に対して測定されるときに補償データが得られる。ＤＣ測定の場合、試験装置は、電圧源電流測定（ＶＳＩＭ：Ｖｏｌｔａｇｅ Ｓｏｕｒｃｅ，Ｃｕｒｒｅｎｔ Ｍｅｓｕｒｅ）および電流源電圧測定（ＩＳＶＭ：Ｃｕｒｒｅｎｔ Ｓｏｕｒｃｅ，Ｖｏｌｔａｇｅ Ｍｅｓｕｒｅ）能力を有する必要がある。この方法は、ＤＣ測定に測定機器のエラーと関連するエラー要因を提供する。ＡＣ測定（即ち、エッジ配置、波形立上り時間、および波形立下り時間のようなタイミング関連特性）の場合、高速のオシロスコープが使われ得る。同様にこれらの測定の場合、エラー要因は計器のエラーである。外部計器は、通常低速の応答時間を有する汎用インターフェースバス（ＧＰＩＢ）プロトコルによって制御されることが１つの制限である。全ての測定がＧＰＩＢを経由して外部試験装置によって行われるので、現在のＡＴＥシステム上の多数のテスター・ピンにより、補償の必要な時および所において全ての測定データを得、補償値を計算するためには、非常に時間がかかるプロセスとなる。

したがって、個々のテスター・ピンを較正するための外部試験装置を必要としなく、均衡のとれたタイミングスキューをピンカードの中に提供するＡＴＥ較正方法が要求される。

本発明の実施例は、個々の機能ピンを較正するために外部試験装置を必要としないＡＴＥ較正方法およびシステムに関し、機能ピンとピンカードとの間にバランスの取れたタイミングスキューを提供する。

本発明の実施例に一般に適用できるテストシステムの環境は、複数のピンカードを含む。各々のピンカードは、ケーブルを経由してロードボードのようなＤＵＴインターフェースに連結される。ピンカードは、また、バックプレーン上のテスターバスにより、テスター・コントローラのようなピンカードに共通のテストシステムコンポーネントに接続される。各々のピンカードは、複数の機能ピンおよび一つ以上の精密測定装置（ＰＭＵ）を有し得る。ＰＭＵは、２つ以上の機能ピン間に共有されるか、または単一の機能ピンに専用され得る。テストシステムの全てのピンカード上のＰＭＵは、汎用のＤＣ装置（ＵＤＣ）（一名、中央測定装置または中央ＤＣ基準装置）を含む。本発明の実施例において、ＵＤＣは、テスター・ピンをＤＣ測定できる分散型測定回路として機能し、よって外部試験装置の代替物として作用することができる。テストシステムが標準試験（較正でない）モードである場合、ＵＤＣは、ＤＵＴを測定するための機能ピンに接続される。

本発明の実施例は、特に較正の目的のためにテストシステムの少なくとも一つの機能ピンを基準または「ゴールデン」ピンとして割り当てる。尚、１つのＰＭＵは、基準ＰＭＵとして割り当てられる。１つのインプリメンテーションにおいて、基準ＰＭＵは、基準ピンと同じピンカードに位置される。あるいは、基準ＰＭＵは、バックプレーンまたは他のピンカードに位置されることができる。基準ピンが機能テストピンの中から選ばれるので、基準ピンは他の任意の機能テストピンと同じ特性を有する。しかし、一旦機能ピンが基準ピンとして指定されると、好ましい実施例において、そのピンは機能ピンとして使われるのが禁止される。しかし、別の実施例において、基準ピンが機能ピンとして使われてよい。

一旦基準ピンおよび基準ＰＭＵが指定されると、外部試験装置は、基準ピンのＡＣ及びＤＣ特性の測定に用いる。また、基準ＰＭＵが、基準ピンのＡＣ及びＤＣ特性の測定に用いる。２つの異なる動作モード用に基準ピンに対するデータを測定及び格納することができる点に注意する。試験装置基準ピン測定が全ての機能ピンおよびＰＭＵが測定される規格になるので、テスター・コントローラは、基準ＰＭＵ基準ピン測定を試験装置基準ピン測定と比較する。いかなる偏差も、基準ＰＭＵを使用して機能ピンを測定及び較正するときに考慮される基準ＰＭＵのエラーを表示する。一旦基準ピンおよび基準ＰＭＵのパラメータおよび特性が決定されると、外部試験装置を必要とすることなく、テストシステムの他の全ての機能ピンは、基準ＰＭＵを使用して基準ピンに対して接続及び測定されることができる。

各々の機能ピンおよび基準ピンは、ドライバおよびコンパレータ回路を含む。機能ピンの出力ドライバ特性を測定するために、スイッチは、基準ピンのコンパレータを機能ピンのドライバに連結する。ＤＵＴは、この時に接続されない。そして、基準ＰＭＵは、機能ピン・ドライバのＤＣ測定を行う。これらのＤＣ測定は、周知の基準ＰＭＵエラーによりオフセットされてもよい。同様に、機能ピンの入力コンパレータ特性（例えば、入力電圧および電流レベル）を測定するために、スイッチは、基準ピンのドライバを機能ピンのコンパレータに連結する。そして、基準ＰＭＵは、機能ピン・コンパレータのＤＣ測定を行い、再び周知の基準ＰＭＵエラーによってオフセットされる。測定ツールとしての基準ピンおよび較正された基準ＰＭＵの使用により、外部試験装置を使用して個々の機能ピン・パラメータを測定する必要が無くなり、よって全体較正時間を減らす。測定された基準ピン・データを測定された機能ピン・データと比較することによって、較正データが各々の機能ピンに対して決定されることができる。

スキューができる限り全てのピンの中でバランスをとることを保証するために、本発明の一実施例において、基準ピンの位置は、機能ピン範囲の中央にできるだけ近く選ばれる。しかし、基準ピンが中央位置に割り当てられ得る場合であっても、スキューの大きい差は補償するのが困難である。したがって、本発明の他の実施例において、複数の基準ピンが、スキューの変動を制限するように指定されることができる。機能ピン用の格納された較正データに基づいて、テスター・コントローラは、どれくらいの基準ピンが必要か、そして、どこでテストシステムの最大スキューを制限するように割り当てるべきかを決定することができる。

本発明の実施例は、較正データを格納するために、各々のピンカードに、状況に応じてバックプレーンにフラッシュメモリのような不揮発性メモリを採用する。この不揮発性メモリは、各々のピンカードに局部的に存在し、よってピンカードがシステムから除去されるか、電源中断が発生する場合も、較正データは失われない。

好ましい実施例の以下の説明において、実施例の一部を形成し、本発明が実現され得る特定の実施例を示す添付の図面を参照する。本発明の好ましい実施例の範囲内において、他の実施例が利用され得、構造変更ができると理解される。

システム環境について説明する。本発明の実施例は、個々の機能ピンを較正するために外部試験装置を必要としなく、機能ピンとピンカードと間にバランスのとれたタイミングスキューを提供するＡＴＥ較正方法及びシステムに関する。

図２は、本発明の実施例に適用できるテストシステム環境２００の一例を示す。テストシステムは、複数のピンカード２０２を備え、各々のピンカードは、ケーブル２０６を経由してロードボードのようなＤＵＴインターフェース２０４に連結される。ピンカード２０２は、バックプレーン２１２上のテスターバス２１４を通じてテスター・コントローラ２０８のようなピンカードに共通のテストシステムコンポーネントに接続される。図２がバックプレーン２１２に位置されたテスター・コントローラ２０８を示が、本発明の実施例においてテスター・コントローラは、バックプレーンに位置されるか、物理的にバックプレーンと分離されてもよい。ピンカードに共通の他のテストシステムコンポーネントは、当業者によく知られている電源２１０および他のデバイスを備える。

図３は、機能ピン３００、３０２と、ピンカード３０６上の精密測定装置３０４（ＰＭＵ）との間の接続経路、並びに本発明の実施例によるバックプレーン３０８の一例を示す。２つの代表的な機能ピンおよび１つのＰＭＵだけが図３に示されているが、ピンカード３０６上において複数の機能ピンおよび一つ以上のＰＭＵ３０４が位置され得ると理解される。ＰＭＵは、２つ以上の機能ピン間に共有されるか、単一の機能ピンに専用され得る。テストシステムの全ピンカード３０６上のＰＭＵ３０４は、汎用のＤＣ装置（ＵＤＣ）（一名、中央測定装置または中央ＤＣ基準装置）を備える。ＵＤＣは、外部試験装置の代用品の役を務める、ＤＣ測定できる分散測定回路として機能することができる。ＵＤＣは、電圧計、電流計、または他の外部試験装置のように機能し、これらを代用するように構成することができる。このように、ＵＤＣはＶＳＩＭおよびＩＳＶＭ機能を実行するために外部試験装置と同じ能力を有する。尚、テストシステムが標準試験（較正なし）モードにある場合、ＵＤＣは、ＤＵＴを測定するための機能ピンに接続されてもよい。

機能ピン３００、３０２およびＰＭＵ３０４は、ＵＤＣフォース・スイッチ３１０およびＵＤＣセンススイッチ３１２、並びにバスＵＤＣフォース・スイッチ３１４およびバスＵＤＣセンススイッチ３１６を経由してバックプレーン３０８に接続され得る。ＵＤＣフォース・スイッチ３１０およびＵＤＣセンススイッチ３１２は、ピンカード３０６上に位置されるのが好ましい。バスＵＤＣフォース・スイッチ３１４およびバスＵＤＣセンススイッチ３１６は、ピンカード３０６またはバックプレーン３０８上のいずれかに位置され得る。Ｉ／Ｏ偶数ピンアドレスおよびＩ／Ｏ奇数ピンアドレスブロック３１８、３２０は、ＰＭＵが一つ以上の機能ピンにマップされるべき場合だけ、必要であるアドレス指定ブロックである。たとえば、ＰＭＵ毎に８つの機能ピンが存在する場合、アドレスは、どんな時にもどの機能ピンがＰＭＵに接続されているかを特定するのに必要である。

基準ピンおよび基準ＰＭＵの指示について説明する。本発明の実施例は、特に較正目的の基準即ち「ゴールデン」ピンとして少なくとも一つの機能ピンをテストシステムに割り当てる。尚、１つのＰＭＵは、基準ＰＭＵとして割り当てられる。好ましい実施例において、基準ＰＭＵは、基準ピンと同じピンカード上に位置される。議論のために、図３の例における機能ピン３０２およびＰＭＵ３０４は、全テストシステムに対する基準ピンおよび基準ＰＭＵとして割り当てられる。基準ピン３０２が機能テストピンの中から選択されるので、基準ピン３０２は、他の機能テストピンと同じ特性を有する。しかし、一旦機能ピンが基準ピンとして割り当てられると、好ましい実施例において、そのピンは機能ピンとしての使用が禁止される。しかし、別の実施例において、基準ピンは機能ピンとして使われ得る。

基準ピンおよび基準ＰＭＵ測定について説明する。一旦基準ピンおよび基準ＰＭＵが割り当てられると、外部試験装置を使用して基準ピンおよび基準ＰＭＵを測定することにより、基準ピンおよび基準ＰＭＵの特性を設定する。先ず、基準ピンのパフォーマンスは、ＤＣ測定のための電圧計および電流計、並びにＡＣ測定のための高速オシロスコープのような外部試験装置を使用して測定される。

図４は、本発明の実施例によるピンカード４０２上の基準ピン４００のＤＣおよびＡＣ測定を示す回路図の一例である。図４の例において、基準ピン・ドライバ測定は、電圧計またはオシロスコープ・テストプローブを基準ピン・ドライバ４０６の出力４０８に接続し、電流プローブをピンカード電源の供給ライン４１０または４１２に接続することによって得られる。基準ピン・ドライバの出力４０８は、この時ＤＵＴまたは任意の機能ピンに接続されなくてよく、よって負荷測定は行われ得ない。別の実施例において、インピーダンス負荷が、基準ピン・ドライバの出力に付加されてよく、よってインピーダンス負荷測定は行われ得る。基準ピン・ドライバ４０６は、ローカル・ピンカード・コントローラ４１４によって制御されて、直流電圧および電流測定のために、高電圧または低電圧出力を生成し得る。また、ローカル・ピンカード・コントローラ４１４は、基準ピン・ドライバ４０６を制御して、ＡＣ測定用の切換出力を生成する。オシロスコープは、上昇および下降時間のようなＡＣ測定に用い得る点に注意する。あるいは、複数のＤＣ測定（例えば、電圧）は、離散的な時間間隔で行われ得、それらの測定に対する計算は、上昇および下降時間を誘導するために行われ得る。外部試験装置によってされる基準ピン・ドライバ測定は、テスター・コントローラの制御の下で、テストシステム・メモリに格納されることができる。尚、ＤＣおよびＡＣ測定は、基準ピン入力コンパレータに対して行われる。２つの異なる動作モードにおいて基準ピンに対するデータを測定して格納することができる点に注意する。議論のために、基準ピンの格納された外部試験装置測定が一般に本願明細書においてＲ＿ＰＩＮ _ＥＸＴ として言及され得る。

本発明の実施例において、基準ピンが外部試験装置を使用して測定されている間と、異なる時間とのいずれかで、当業者に公知のデバイスである基準ＰＭＵ４０４も基準ピン・ドライバおよびコンパレータのＤＣ測定をする。これらの測定は、テスター・コントローラの制御の下で、テストシステム・メモリに格納されてもよい。基準ＰＭＵ４０４は、ＤＣ測定を繰り返すことにより、ＡＣ測定をすることもできる。たとえば、上昇および下降時間は、出力波形のＤＣ測定を繰り返し、１０％および９０％の電圧レベルを決定し、一部の計算を実行することによって得られることができる。議論のために、基準ピンの格納された基準ＰＭＵ測定は、一般に本願明細書においてＲ＿ＰＩＮ _ＰＭＵ として言及され得る。

図５にはＶＳＩＭ測定用に構成されたＰＭＵの回路図が示される。テスター・コントローラは、ＰＭＵを作動及び不作動させることにより、ピンカード上の機能ピンを試験し、各々の機能ピンに対する測定値（例えば、電流、電圧）を得る。

図６にはＰＭＵ測定ルーチンのプログラムファイルが示され、表１には測定したデータから由来する較正データのセットが示される。

表１の較正データは、複数のピンの測定から誘導される点に注意する。最小、最大行は、さまざまなＰＭＵパラメータに対するデータの範囲を示し、平均行は、全てのピンの測定から誘導される平均較正値を与える。表１の例において、４つのＤＣ測定、即ちｐｍＶＩＮＰ、ｐｍＩＶＩＮ、ｐｍＩＶＭＡＸ、およびｐｍＩＶＭＩＮは、ＰＭＵに対する４つのＤＣレベルを表示し、各々のＤＣ測定は、較正に対する利得レジスタ（増倍率）およびオフセット・レジスタ（シフト）を含む。ｐｍＶＩＮＰ＝ＰＭＵに対する入力電圧、ｐｍＩＶＩＮ＝ＰＭＵに対する入力電流、ｐｍＩＶＭＡＸ＝ＰＭＵの上流コンパレータの電圧入力、およびｐｍＩＶＭＩＮ＝ＰＭＵの下流コンパレータの電圧入力に注意する。

試験装置基準ピン測定が全ての機能ピンおよびＰＭＵが測定される基準となるので、テスター・コントローラは、基準ＰＭＵ基準ピン測定を試験装置基準ピン測定と比較する。任意の偏差は、基準ＰＭＵを使用して機能ピンを測定および較正する場合に考慮される基準ＰＭＵのエラーを表す。これらの偏差は、テスター・コントローラの制御の下で、テストシステム・メモリに格納されてもよい。たとえば、外部試験装置が基準ピンの低出力低圧（Ｖｏｌ）を０．１ボルトに測定し、基準ＰＭＵが基準ピンの電圧を０．０ボルトに測定すると、基準ＰＭＵによって測定される全ての低出力電圧は、エラーである−０．１ボルト（すなわち、＋０．１ボルトが任意の基準ＰＭＵ Ｖｏｌ測定に付加されなければならない）であると考えられる。議論のために、基準ピン上の格納された基準ＰＭＵ測定と、基準ピン上の格納された外部試験装置測定との間の偏差がＰＭＵＥＲＲ＝Ｒ＿ＰＩＮ _ＰＭＵ −Ｒ＿ＰＩＮ _ＥＸＴ として計算されて、本願明細書において言及され得る。

機能ピン測定について説明する。一旦基準ピンおよび基準ＰＭＵのパラメータおよび特性が決定されると、テストシステムの他の全ての機能ピンは、外部試験装置を必要とすることなく、基準ＰＭＵを使用して基準ピンに接続されて測定されることができる。

図７は、本発明の実施例による機能ピンの較正の際、機能ピン７００と基準ピン７０２との間の接続の一例を示す簡略図である。図７に示すように、各々の機能ピンおよび基準ピンは、ドライバおよびコンパレータ回路を含む。機能ピン７００の出力ドライバ特性を測定するために、スイッチ７０４は、基準ピン７０２のコンパレータ７０６を機能ピン７００のドライバ７０８に連結する。ＤＵＴは、この時に接続されない。その後、基準ＰＭＵ７１０は、機能ピン・ドライバ７０８のＤＣ測定を行う。該測定値はテストシステム・メモリに格納され得る。これらのＤＣ測定は、周知の基準ＰＭＵエラーによってオフセットされ、その結果は、テストシステム・メモリに格納されてもよい。同様に、機能ピン７００の入力コンパレータ特性（例えば、入力電圧および電流レベル）を測定するために、スイッチ７０４は、基準ピン７０２のドライバ７１２を機能ピン７００のコンパレータ７１４に連結する。その後、基準ＰＭＵ７１０は、機能ピン・コンパレータ７１４のＤＣ測定を行い、該測定値を周知の基準ＰＭＵエラーにてオフセットする。

図８は、本発明の実施例によるＰＭＵによって機能ピンの基本ＤＣ測定手順を示すフローチャートである。

２つのコンパレータを有する機能ピンおよび基準ピンが図７に示されているが、２つのコンパレータが本発明の実施例において必然的ではない点に注意する。たとえば、２つのコンパレータが使われる場合、テスター・コントローラの管理下で基準ピン・コンパレータ（図７の入力７１６および７１８を参照）で設定された基準電圧は、予想される電圧ウィンドウを確立する。測定される電圧がコンパレータの他の２つの入力に印加されるときに、コンパレータの出力により、電圧がウィンドウ内にあるか、ウィンドウより高いか低いかの指示が提供される。しかし、電圧範囲（例えば、特定閾値の上または下）は、１つのコンパレータだけによって測定されてもよい。基準ＰＭＵ７１０を電圧測定に用いることができるが、コンパレータが電圧測定をより能率的にすることができるので、好ましい実施例においてコンパレータが使われると理解される。例えば、上昇および下降時間の獲得に必要である繰り返された基準ＰＭＵ測定は、コンパレータを使用して最小化されることができる。

議論のために、機能ピンＸ上の格納された基準ＰＭＵ測定、既知の基準ＰＭＵエラーによるオフセットは、Ｆ＿ＰＩＮ＿Ｘ _{ＰＭＵ＿ＣＯＲＲ} ＝Ｆ＿ＰＩＮ＿Ｘ _ＰＭＵ −ＰＭＵＥＲＲとして計算されて、本願明細書において言及され得る。ここで、Ｆ＿ＰＩＮ＿Ｘ _ＰＭＵ は、周知の基準ＰＭＵエラーによる補正前に、機能ピンＸ上の格納された基準ＰＭＵ測定を表示する。

図９は、本発明の実施例による機能ピンの測定の際、ピンカード９０２上の機能ピン９００と、ピンカード９０６上の基準ピン９０４との間のバックプレーンによる接続の一例を示す詳細図である。基準ピン９０４が同じピンカードに位置された機能ピン９００の較正に使用されてもよいと理解される。この構成であっても、基準ピン９０４および機能ピン９００は、バックプレーンによって接続される。各々のピンカードは、どの機能ピンがそのピンカード上においてアクティブであるかについて制御するローカルコントローラ９０８を含み、各々のアクティブ機能ピンに対して、機能ピンのドライバへの信号の印加、または機能ピンのコンパレータが受信する信号の検知のいずれかを制御する。

図１０は、本発明の実施例によりスイッチ１００８およびシステム・バックプレーン１００６を介して同じピンカード１００４上の基準ピン１０００と機能ピン１００２との間の接続の一例を示す。基準ピン・ピンカード１００４と異なるピンカード１０１２上の機能ピン１０１０は、本発明の実施例によりスイッチ１０１４およびシステム・バックプレーン１００６を介して基準ピン１０００に接続されてもよい点に注意する。図１０は、一つずつ異なるピンカード上の機能ピンおよび基準ピン間の接続を可能にするリレー（スイッチ）の一例を示す。一度に１つのピンカードだけが較正されることができるので、図１０のスイッチのバンクは、試験されるピンカードに対応するそれらのスイッチだけがいつでも閉じられるように制御されなければならない。

機能ピン較正データの計算について説明する。上記した格納された測定値から、較正データは、各々の機能ピンに対して決定されることができる。この較正データは、テスター・コントローラの制御の下で、テストシステム・メモリに格納されてもよい。たとえば、基準ピン・ドライバが＋０．１ボルトのＶｏｌを有するように測定され、機能ピン・ドライバが＋０．１ボルトのＶｏｌを有するように基準ＰＭＵによって測定され、基準ＰＭＵＶｏｌエラーが−０．１ボルト（すなわち、＋０．１ボルトは、任意の基準ＰＭＵ Ｖｏｌ測定値に付加されなければならない）であると、機能ピン・ドライバは、＋０．２ボルトの実際のＶｏｌを有する。測定ツールとしての基準ピンおよび較正された基準ＰＭＵの使用により、外部試験装置を使用して個々の機能ピン・パラメータを測定しなくてよく、よって全体的較正時間を減らす。各々の機能ピンに対する較正データは、ＣＤまたは他の永続的な記憶媒体上のテストシステムと共に提供され得る。議論のために、機能ピンＸ用の格納された較正データは、Ｆ＿ＰＩＮ＿Ｘ _ＣＡＬ ＝Ｆ＿ＰＩＮ＿Ｘ _{ＰＭＵ＿ＣＯＲＲ} −Ｒ＿ＰＩＮ _ＥＸＴ として計算されて、本願明細書において言及され得る。

グループの書込みについて説明する。本発明の実施例は、グループ書込み計算および格納技術を利用する。該格納技術は、テストシステムに、各々の機能ピンに唯一な利得およびオフセット較正データを格納させ、また単一のバスサイクルで複数の機能ピンに対する較正されたテストデータを計算および格納させることにより、試験時間を減らす。これを達成するために、機能ピンは、先ずピン・グループ（例えば、ピンカード上の全てのピン）に組織化される。その後、グループ書込み命令は、Ｖｉｈ（較正されたテストデータを計算および格納）のようなピン電子装置ＤＣパラメータを設定するために特定のピン・グループに提供される。例示目的で現在の例を続けると、ピン・グループに属する各機能ピンに対する処理していないＶｉｈデータは、記憶装置から読み出されて、該ピンの格納された利得補正によって乗じられ、その結果、該ピンの格納されたオフセット補正に付加される。その結果、較正されたテストデータは、レジスタに書き込まれる。従って、単一のグループ書込みは、グループの全てのピン、即ちテストシステムの全てのピンに対してＶｉｈを設定することができる。最終的に、テスターの各機能ピンに対する各パラメータが該ピンの較正データに応じて較正される。較正計算を実行するために、機能ピン当り１つの乗算器および１つの加算器だけが必要である。同じ乗算器および加算器は、そのピンの全てのパラメータを較正するのに使用されてよい。

更新フラグについて説明する。本発明の実施例は、また更新フラグを利用する。１つのビットを含む更新フラグは、通常各々の機能ピン用のレジスタに割り当てられる。たとえば、１つの更新フラグは、機能ピンＡのレジスタＶｉｈ、Ｖｉｌ、Ｉｉｈ、およびＩｉｌのそれぞれに割り当てられ、１つの更新フラグは、機能ピンＢのレジスタＶｉｈ、Ｖｉｌ、Ｉｉｈ、およびＩｉｌのそれぞれに割り当てられる。特定の機能ピンと関連するレジスタの完全なリストは、表２に示される。

表２の例において、２３個のレジスタは、さまざまな値の格納に用いる。表２のレジスタは、予め定められた値及び測定された値用の格納レジスタ、並びにＰＭＵ較正の操作用の全ての制御レジスタを含む。

特定のパラメータと関連するレジスタのための更新フラグは、当該パラメータ用のグループ書込みが生じるときに設定され、適切なレジスタの更新後だけクリアされる。例えば、Ｖｉｈに対するグループ書込みは、先ず機能ピンＡおよびＢのＶｉｈレジスタ用の更新フラグをセットさせる。これらのセットされた更新フラグにより、先ず機能ピンＡのＶｉｈレジスタが適切なレジスタに書き込まれ、次に機能ピンＢのＶｉｈレジスタにより行われる。両方のピンは、同じグループに属すると仮定する。更新フラグは、全てのパラメータに対するグループ書込みができるだけ速く出される場合であっても、全てのレジスタが更新されることを保証する。

スキュー較正例について説明する。図１１は、本発明の実施例による機能ピン・タイミングスキューの測定を表すブロック図の一例である。本発明の実施例によるスキュー較正プロセスの例は、表３乃至表６に記載されている。表３は、スキュー較正プロセスを記載する。スキュー測定データの例は、表４において提供される。この例では、複数のレジスタはピン基盤のデータの格納に用い、これらのレジスタのリストは表５に示される。また、テスター・コントローラに使用するレジスタのリストは、表６にリストされる。

基準ピンの位置について説明する。上記したように、テストシステムの一つ以上の機能ピンは、基準ピンに指定される。図１２は、基準ピンの任意の選択の一例である。タイミングスキューは、各々の機能ピンから基準ピンまでの距離差による信号経路の変更によって発生する。機能ピン・スキューにおいて広い変化をもたらす基準ピンが割り当てられる場合、それらのスキューを補償することはむずかしい。図１２の例において、機能ピン１２００、１２０２は、バランスの取れたスキューを有するが、他の機能ピン１２０４は、テスターがそれらを補償することがむずかしいような劇的に異なるスキューを有し得る。スキューができる限り全てのピンの中でバランスをとることを保証するために、本発明の実施例において、基準ピンの位置は、機能ピン範囲の中央値にできるだけ近く選択される。この中央位置は、基準ピンに関して自動的に機能ピンのスキューのバランスをとる。基準ピンの位置は、指定されたレジスタに格納される。このレジスタの長さは、テストシステムにおいて許容される機能ピン・スロットの最大数を表示するバイナリ・ビットの数を保持するほど十分大きく選択される。

図１３Ａは、本発明の実施例により中央機能ピンとして割り当てられる１０２４の機能ピンおよび１つの基準ピンを有するテストシステムの一例である。図１３Ａの例において、機能ピンは、０から１０２４まで番号をつけられる。この構成において、基準ピンは、全てのピンの中点であるピン５１２に選択される。この位置を格納するレジスタは、２００ｈ（すなわち、図１３Ａに示すように、十進数５１２）としてプログラムされる。上記したように、このような位置により、基準ピンの両辺上の機能ピンのスキューのバランスが取れる。

上記の例で、ピン０または１０２４と基準ピンとの間のスキューがピン５１１または５１３と基準ピンとの間のスキューよりかなり高い点に留意する。基準ピンが中央位置にある場合であっても、スキュー間の大きい差により補正が困難である。したがって、本発明の一実施例において、一つ以上の基準ピンは、スキューの変化を制限するように指定されることができる。機能ピンのための格納された較正データに基づいて、テスター・コントローラは、どれくらいの基準ピンが必要であり、どこでそれらを割り当てるかを決定することができる。たとえば、図１３Ｂに示したように、２つの基準ピンをピン・グループ０‐５１２（ピン２５６）及びピン・グループ５１３‐１０２５（ピン７６９）内の中央に割り当てることにより、最大のタイミングスキューは、図１３Ａの最大スキューと比較して半分に減少されることができる。更なる例として、三つの基準ピンが図１３Ｃに示したように使われる場合、最大スキューは、図１３Ａのスキューの三分の一に減少されることができる。

本発明の更なる実施例において、テスター・コントローラは、テストシステムの最大スキューを制限するために、必要とする基準ピンの数およびそれらの位置に対して正確に算出することができる。最大許容スキューがＳ _ｋ であり、ｎがピン・グループのピンの数であり、２つの連続したピン間のスキューがτであると、ｎ*τ≦Ｓ _ｋ 、そして、基準ピンの数＝｛（ピンの全体数／２ｎ）の整数｝＋１。この方法では、一つの基準ピンが２つのピン・グループ毎に割り当てられ、２つのピン・グループの共通境界に位置される点に注意する。

基準ピンの位置の変更が必要である場合、基準ピンの位置を保持するレジスタの値の変更のみが必要とされる。全てのピンが同じ特性を有するので、新規なピンは、レジスタの新規な値による基準ピンとなる。示したように、図１３Ａの例において、基準ピンレジスタの値が５１２から２５６に変化する場合、ピン２５６が基準ピンとなる。１つの値（例えば、５１２）が多値（例えば、２５６および７６８）に変更されると、システム構成は、１つの基準ピンから２つの基準ピンに変化される。この方法により、テストシステムにおいて最大タイミングスキューの動的制御ができる。最大タイミングスキューの修正および制御は、従来の方法によって達成することができない。

測定値の格納について説明する。ピンカードまたはテストシステム・バックプレーンの不揮発性メモリに格納され得る較正データの例として、以下の六つの例を含むが、これに限定されるものではない。これらは、（ｉ）基準駆動電圧の補償、（ｉｉ）基準比較電圧の補償、（ｉｉｉ）駆動電流ロードの補償、（ｉｖ）テストピンに接続されたパラメータ測定回路の補償、（ｖ）トリガー比較に使用されるタイミング・ストローブの補償、および（ｖｉ）テストピン刺激の駆動に使用されるタイミング・トリガーの補償である。

上記の全ての議論および例において、レジスタは、測定値、較正データ、基準ピンの位置等の格納に用いた。この方法は適切であるが、電源中断が発生するか、または、ピンカードがメンテナンスの目的でテストシステムから取り出される問題を示すことができる。両方の場合によって、システム運用に致命的な較正データのロスが生じる。ピンカードが取られるときに、そのピンカードのみのための較正データが失われる。しかし、電源中断の場合には、基準ピンの位置を含む全ての較正データが失われる。従って、基準ピンの割当てを含む全システム較正が必然的である。全システム較正は、非常に高価で時間がかかる作業である。

この問題を解決するために、本発明の実施例は、較正データを格納するために各々のピンカードに、状況に応じてはバックプレーンにフラッシュメモリのような不揮発性メモリを採用する。 ＥＥＰＲＯＭまたはフラッシュメモリのようなローカル不揮発性メモリを有するピンカード設計の基礎概念は、図１４に示されており、２００３年１月１０日付の米国特許出願第１０/３４０，３４９号「ピン較正データを不揮発性メモリに格納する半導体テストシステム」に詳細に記載されている。この不揮発性メモリ１４００は、各々のピンカード１４０２に局部的に存在し、よってピンカードがシステムから取られるか、または、電源中断が発生する場合、較正データは失われない。別の実施例は、ピンカード上にＲＯＭを使ってよい。しかし、ＲＯＭの使用によって特定の制約が生じる。スロット指定のロードボードおよびソケット較正データを格納するためにピンカード上にＲＯＭを使用する場合、当該ピンカードの使用は固定スロットに限られている。換言すれば、ＲＯＭデータは変更されることができないので、ＲＯＭがスロットＡに特定されたロードボードおよびソケット較正データを格納すると、たとえば、ピンカードはスロットＡにおいてだけ使われることができる。ピンカードがスロットＢに接続される場合、ＲＯＭ較正データは不適合になる。ＲＡＭ（例えば、ＤＲＡＭまたはＳＲＡＭ）の使用にもよっても、特定の制約が生じる。現存システムにおいて行われるように、ピンカードがテストシステムから除去される場合、ＤＲＡＭ／ＳＲＡＭの内容が失われるので、ＤＲＡＭまたはＳＲＡＭの使用は外部格納装置を必要とする。

図１４に示すように、各々のピンカード１４０２は、上記の例と同様なレジスタが使われる場合、較正データを不揮発性メモリ１４００から読み出し、特定のレジスタに書き込むことができる組み込みのマイクロプロセッサのようなローカルコントローラ１４０４を有する。内部アドレス／データバスは、ピンバスを経由して、組み込みプロセッサまたは外部ホストプロセッサのいずれかによってアクセスできる。

本発明の好ましい実施例において、基準ピンの位置はピンカード不揮発性メモリに格納されて使われてはならない点に留意する。本発明の実施例において、基準ピンの位置は、図１５に示すようにバックプレーン１５０２に位置された他の不揮発性メモリ１５００に格納される。

本発明が添付の図面を参照して実施例と関連して完全に記載されているが、さまざまな改変と変更態様が当業者にとって明らかになる点に留意する。このような改変と変更態様は、添付の請求項に記載の本発明の範囲内に包含される事が意図される。

テストシステム環境の一例を示す。 本発明の実施例に適用できるテストシステム環境の一例を示す。 本発明の実施例によるピンカードおよびバックプレーン上の機能ピンおよび精密測定装置（ＰＭＵ）間の接続経路の一例を示す。 本発明の実施例によるピンカード上の基準ピンのＤＣおよびＡＣ測定を示す回路図の一例である。 本発明の実施例によりＶＳＩＭ測定のために構成されたＰＭＵの回路図の一例である。 本発明の実施例によるＰＭＵ測定のプログラムファイルの一例である。 本発明の実施例による機能ピンの測定の際に機能ピンおよび基準ピン間の接続を示す簡略図の一例である。 本発明の実施例によりＰＭＵによって機能ピンの基本ＤＣ測定手順を示すフローチャートである。 本発明の実施例による機能ピンの測定の際にピンカード上の機能ピンおよびピンカード上の基準ピン間のバックプレーンによる接続を示す詳細図である。 本発明の実施例による、基準ピンと、（１）該基準ピンと同じピンカード上の機能ピン、並びに（２）該基準ピン・ピンカードと異なるピンカード上の機能ピンとの間のシステム・バックプレーンによる接続の一例を示す。 本発明の実施例による機能ピン・タイミングスキューの測定を示すブロック図の一例である。 本発明の実施例による基準ピンの任意の選択を示す図である。 本発明の実施例により１０２４個の機能ピン及び中央機能ピンとして割り当てられた１つの基準ピンを有するテストシステムの一例を示す。 本発明の一実施例により図１３Ａの最大スキューの半分に最大タイミングスキューを減らすためにピン・グループ０-５１２（ピン２５６）の範囲内及びピン・グループ５１３-１０２５（ピン７６９）の範囲内の中央に割り当てられた２つの基準ピンを有するテストシステムの一例である。 本発明の一実施例により図１３Ａの最大スキューの三分の一に最大タイミングスキューを減らすために３つの基準ピンを有するテストシステムの一例である。 本発明の実施例によりＥＥＰＲＯＭまたはフラッシュメモリのようなローカル不揮発性メモリを有するピンカードの一例である。 本発明の実施例により基準ピンの位置を格納するための不揮発性メモリを有するバックプレーンの一例である。

符号の説明

１００ テストシステム環境
１０４ ピンカード
１０２ ピン装置
１０６ ドライバ
１０８ ケーブル
１１０ 機能的「ポーゴー・ピン」
１１４ ロードボード
１１２ トレース
１１６ ソケット
１１８ ＤＵＴ
１２０ コンパレータ
１２２ ピン電子回路
２００ テストシステム環境
２０２ ピンカード
２０６ ケーブル
３００ 機能ピン
３０２ 機能ピン
４００ 基準ピン
３０６ ピンカード
４０２ ピンカード
４０６ ドライバ
７００ 機能ピン
７０６ コンパレータ
７０８ ドライバ
７１２ ドライバ
７１４ コンパレータ
９０２ ピンカード
９０６ ピンカード
１００４ ピンカード
１０１２ ピンカード
１０００ 基準ピン
１２００ 機能ピン
１２０４ 機能ピン
１４０２ ピンカード

Claims (36)

1. 複数の機能ピンおよび１つ以上の精密測定装置（ＰＭＵ）を有し、半導体被試験装置（ＤＵＴ）を試験するテストシステムにおいて、前記テストシステムの機能ピンのための較正データを決定する方法であって、
   前記テストシステムの１つの機能ピンを基準ピン（Ｒ＿ＰＩＮ）としておよび１つのＰＭＵを基準ＰＭＵとして割り当てる段階と、
   前記テストシステムの最大スキューを制限し、前記基準ピンと前記複数の機能ピンとの間のタイミングスキューのバランスを取るように、必要とする基準ピンの数および前記基準ピンの位置を選択する段階と、
   外部試験装置（Ｒ＿ＰＩＮ_ＥＸＴ）および基準ＰＭＵ（Ｒ＿ＰＩＮ_ＰＭＵ）を使用して前記基準ピンを個別に測定する段階と、
   Ｒ＿ＰＩＮ_ＰＭＵ−Ｒ＿ＰＩＮ_ＥＸＴを計算することによって個別測定に対するＰＭＵエラー（ＰＭＵ＿ＥＲＲ）を決定する段階とを含み、
   較正される全ての機能ピンＸに対して、
   機能ピンＸを前記基準ピンに接続する段階と、
   前記基準ＰＭＵを使用して機能ピンＸ（Ｆ＿ＰＩＮ＿Ｘ_ＰＭＵ）の個別測定を行う段階と、
   Ｆ＿ＰＩＮ＿Ｘ_ＰＭＵ−ＰＭＵ＿ＥＲＲを計算することによって機能ピンＸ（Ｆ＿ＰＩＮ＿Ｘ_{ＰＭＵ＿ＣＯＲＲ}）の補正された個別測定値を決定する段階と、
   Ｆ＿ＰＩＮ＿Ｘ_{ＰＭＵ＿ＣＯＲＲ}−Ｒ＿ＰＩＮ_ＥＸＴを計算することによって機能ピンＸの個別測定用の較正データを決定する段階と、
   を含む方法。
2. 前記個別測定は、ＡＣまたはＤＣ測定を含む、請求項１に記載の方法。
3. 前記個別測定は、ＡＣおよびＤＣ測定を含み、２つの異なる動作モードにおいて前記基準ピンに対するデータをそれぞれ測定してそれぞれ格納する請求項１または２に記載の方法。
4. 該テストシステムの各々の機能ピンは、１つのドライバおよび少なくとも１つのコンパレータを含むものであって、
   機能ピンＸを基準ピンに接続する段階は、
   機能ピンＸのドライバを基準ピンの少なくとも１つのコンパレータに接続する段階と、
   機能ピンＸの少なくとも１つのコンパレータを前記基準ピンのドライバに接続する段階と
   を更に含む、請求項１から３のいずれか１項に記載の方法。
5. 機能ピンＸ（Ｆ＿ＰＩＮ＿Ｘ_ＰＭＵ）電圧の個別測定は、前記基準ＰＭＵの代わりに前記基準ピンの少なくとも１つのコンパレータを使用して行われる、請求項４に記載の方法。
6. 機能ピンＸ（Ｆ＿ＰＩＮ＿Ｘ_ＰＭＵ）のＡＣ測定は、複数のＤＣ測定を実行して処理することによって前記基準ＰＭＵによって行われる、請求項２または３に記載の方法。
7. ２つ以上の複数の機能ピンをピン・グループに組織化する段階と、
   前記ピン・グループの機能ピンをＤＵＴに接続する段階と、
   前記基準ＰＭＵを使用して前記ピン・グループの各機能ピンに対して個別測定タイプの測定をする段階と、
   前記個別測定タイプに対する較正データを使用して測定値を修正し、１つのバスサイクルで較正された測定値を格納することにより、グループ書込みを実行して測定値を較正する段階とを更に含む、請求項１から６のいずれか１項に記載の方法。
8. 各機能ピンに対する各測定タイプの更新フラグを前記ピン・グループに割り当てる段階と、
   当該測定タイプに対するグループ書込みが開始されるときに、個別測定タイプと関連した更新フラグをセットする段階と、
   グループ書込みが当該個別の機能ピンの当該個別測定タイプに対して完了されたときに、個別測定タイプおよび機能ピンに対する更新フラグをリセットする段階と、
   全ての設定された更新フラグがリセットされた後だけ、前記グループ書込みを終了する段階とを更に含む、請求項７に記載の方法。
9. 前記複数の機能ピンの範囲の略中央に存在するように前記基準ピンの位置を選択する段階を更に含む、請求項１から８のいずれか１項に記載の方法。
10. 複数の機能ピンの中から基準ピンの位置を唯一に識別するのに十分大きい基準ピンレジスタに前記基準ピンの位置を格納する段階を更に含む、請求項１から９のいずれか１項に記載の方法。
11. 複数の機能ピンを基準ピンとして指定することによって前記基準ピンと前記複数の機能ピンとの間のタイミングスキューを最小化する段階と、
    各基準ピンの位置を前記基準ピンレジスタに格納する段階とを更に含む、請求項１０に記載の方法。
12. 前記テストシステムは、複数のピン・グループの各々にｎ個の機能ピンを有し、２つの連続したピン間にスキューτを有し、
    ｛（ピンの全体数／２ｎ）の整数｝＋１を算出することによってテストシステムの最大スキューＳ_ｋを制限するために、どれくらいの基準ピンを必要とするかを自動的に計算する段階と、ここで、ｎ*τ≦Ｓ_ｋであり、
    ２つの隣接したピン・グループの境界の機能ピンを基準ピンとして自動的に割り当てる段階とを更に含む、請求項１１に記載の方法。
13. 前記テストシステムは、複数のピンカードを有し、
    各々のピンカードは、複数の機能ピンを含み、
    各々のピンカード上の機能ピンに対する較正データをそのピンカード上の不揮発性メモリに格納する段階を更に含む、請求項１から１２のいずれか１項に記載の方法。
14. 各々のピンカード上の不揮発性メモリに格納された較正データは、ローカル・ピンカード・コントローラによってアドレス指定することができる、請求項１３に記載の方法。
15. 各々のピンカード上の不揮発性メモリに格納された較正データは、ローカル・ピンカード・コントローラまたはテスター・コントローラのいずれかによってアドレス指定可能であり、フォーマットされる、請求項１３に記載の方法。
16. 機能ピンにつき較正データを利得値およびオフセット値として格納する段階を更に含む、請求項１から１５のいずれか１項に記載の方法。
17. 複数の機能ピンおよび１つ以上の精密測定装置（ＰＭＵ）を有し、半導体被試験装置（ＤＵＴ）を試験するテストシステムにおいて、前記テストシステムの機能ピンの内部測定をするシステムであって、
    前記テストシステムの１つの機能ピンを基準ピンとしておよび１つのＰＭＵを基準ＰＭＵとして割り当てる段階と、
    前記テストシステムの最大スキューを制限し、前記基準ピンと前記複数の機能ピンとの間のタイミングスキューのバランスを取るように、必要とする基準ピンの数および前記基準ピンの位置を選択する段階とを含み、
    測定される全ての機能ピンに対して、
    前記機能ピンを前記基準ピンに接続する段階と、
    前記基準ＰＭＵを使用して機能ピンの内部測定を行う段階と、
    を含む、システム。
18. 該テストシステムの各々の機能ピンは、１つのドライバおよび少なくとも１つのコンパレータを含むものであって、前記機能ピンを前記基準ピンに接続する段階は、
    前記機能ピンのドライバを前記基準ピンの少なくとも１つのコンパレータに接続する段階と、
    前記機能ピンの少なくとも１つのコンパレータを前記基準ピンのドライバに接続する段階と更に含む、請求項１７に記載のシステム。
19. 半導体被試験装置（ＤＵＴ）を試験するために較正されることができる試験装置であって、
    バックプレーンと、
    バックプレーンで連結される複数のピンカードと、ここで各々のピンカードは、複数の機能ピンおよび１つ以上の精密測定装置（ＰＭＵ）を含み、
    外部試験装置または１つ以上のＰＭＵを使用して測定されることができる基準ピン（Ｒ＿ＰＩＮ）として割り当てられた試験装置の１つの機能ピンと、
    前記基準ピンおよび複数の機能ピンを測定するための基準ＰＭＵとして割り当てられた試験装置の１つのＰＭＵと、
    前記バックプレーンで複数のピンカードに連結されたテスター・コントローラと
    を備え、
    前記テスター・コントローラは、試験装置の機能ピンに対する較正データを決定するために、
    前記試験装置の最大スキューを制限し、前記基準ピンと前記複数の機能ピンとの間のタイミングスキューのバランスを取るように、必要とする基準ピンの数および前記基準ピンの位置を選択する段階と、
    外部試験装置（Ｒ＿ＰＩＮ_ＥＸＴ）および基準ＰＭＵ（Ｒ＿ＰＩＮ_ＰＭＵ）を使用して前記基準ピンの個別測定値を格納する段階と、
    Ｒ＿ＰＩＮ_ＰＭＵ−Ｒ＿ＰＩＮ_ＥＸＴを計算することによって個別測定に対するＰＭＵエラー（ＰＭＵ＿ＥＲＲ）を決定する段階とを含み、
    較正される全ての機能ピンＸに対して、
    機能ピンＸを前記基準ピンに接続する段階と、
    前記基準ＰＭＵを使用して機能ピンＸ（Ｆ＿ＰＩＮ＿Ｘ_ＰＭＵ）の個別測定を行う段階と、
    Ｆ＿ＰＩＮ＿Ｘ_ＰＭＵ−ＰＭＵ＿ＥＲＲを計算することによって機能ピンＸ（Ｆ＿ＰＩＮ＿Ｘ_{ＰＭＵ＿ＣＯＲＲ}）の補正された個別測定値を決定する段階と、
    Ｆ＿ＰＩＮ＿Ｘ_{ＰＭＵ＿ＣＯＲＲ}−Ｒ＿ＰＩＮ_ＥＸＴを計算することによって機能ピンＸの個別測定用の較正データを決定する段階と
    によりプログラムされる試験装置。
20. 前記個別測定は、ＡＣまたはＤＣ測定を含む、請求項１９に記載の試験装置。
21. 前記個別測定は、ＡＣおよびＤＣ測定を含み、２つの異なる動作モードにおいて前記基準ピンに対するデータをそれぞれ測定してそれぞれ格納する請求項１９または２０に記載の試験装置。
22. 各機能ピン内の１つのドライバおよび少なくとも１つのコンパレータを更に備え、
    前記テスター・コントローラは、機能ピンＸを基準ピンに接続するために、
    機能ピンＸのドライバを基準ピンの少なくとも１つのコンパレータに接続する段階と、
    機能ピンＸの少なくとも１つのコンパレータを前記基準ピンのドライバに接続する段階とにより更にプログラムされる、請求項１９から２１のいずれか１項に記載の試験装置。
23. 前記テスター・コントローラは、
    前記基準ＰＭＵの代わりに前記基準ピンの少なくとも１つのコンパレータを使用して機能ピンＸ（Ｆ＿ＰＩＮ＿Ｘ_ＰＭＵ）電圧の個別測定する段階により更にプログラムされる、請求項２２に記載の試験装置。
24. 前記テスター・コントローラは、
    前記基準ＰＭＵによって複数のＤＣ測定を実行して処理することによって機能ピンＸ（Ｆ＿ＰＩＮ＿Ｘ_ＰＭＵ）のＡＣ測定をする段階により更にプログラムされる、請求項２０または２１に記載の試験装置。
25. ２つ以上の複数の機能ピンが、ピン・グループに組織化し、
    前記テスター・コントローラは、
    前記ピン・グループの機能ピンをＤＵＴに接続する段階と、
    前記基準ＰＭＵを使用して前記ピン・グループの各機能ピンに対して個別測定タイプの測定をする段階と、
    前記個別測定タイプに対する較正データを使用して測定値を修正し、１つのバスサイクルで較正された測定値を格納することにより、グループ書込みを実行して測定値を較正する段階とにより更にプログラムされる、請求項１９から２４のいずれか１項に記載の試験装置。
26. 前記テスター・コントローラは、
    各機能ピンに対する各測定タイプの更新フラグを前記ピン・グループに割り当てる段階と、
    当該測定タイプに対するグループ書込みが開始されるときに、個別測定タイプと関連した更新フラグをセットする段階と、
    グループ書込みが当該個別の機能ピンの当該個別測定タイプに対して完了されたときに、個別測定タイプおよび機能ピンに対する更新フラグをリセットする段階と、
    全ての設定された更新フラグがリセットされた後だけ、前記グループ書込みを終了する段階とにより更にプログラムされる、請求項２５に記載の試験装置。
27. 前記テスター・コントローラは、前記複数の機能ピンの範囲の略中央に存在するように前記基準ピンの位置を選択する段階により更にプログラムされる、請求項１９から２６のいずれか１項に記載の試験装置。
28. 前記テスター・コントローラは、複数の機能ピンの中から基準ピンの位置を唯一に識別するのに十分大きい基準ピンレジスタに前記基準ピンの位置を格納する段階により更にプログラムされる、請求項１９から２７のいずれか１項に記載の試験装置。
29. 前記テスター・コントローラは、
    複数の機能ピンを基準ピンとして指定することによって前記基準ピンと前記複数の機能ピンとの間のタイミングスキューを最小化する段階と、
    各基準ピンの位置を前記基準ピンレジスタに格納する段階とにより更にプログラムされる、請求項２８に記載の試験装置。
30. 前記複数の機能ピンは、２つの連続したピン間にスキューτを有する複数のピン・グループの各々においてｎ個の機能ピンとして組織化され、
    前記テスター・コントローラは、
    ｛（ピンの全体数／２ｎ）の整数｝＋１を算出することによってテストシステムの最大スキューＳ_ｋを制限するために、どれくらいの基準ピンを必要とするかを自動的に計算する段階と、ここで、ｎ*τ≦Ｓ_ｋであり、
    ２つの隣接したピン・グループの境界の機能ピンを基準ピンとして自動的に割り当てる段階とにより更にプログラムされる、請求項２９に記載の試験装置。
31. 前記テスター・コントローラは、各々のピンカード上の機能ピンに対する較正データをそのピンカード上の不揮発性メモリに格納する段階により更にプログラムされる、請求項１９から３０のいずれか１項に記載の試験装置。
32. 各々のピンカード上の不揮発性メモリに格納された較正データは、ローカル・ピンカード・コントローラによってアドレス指定できる、請求項３１に記載の試験装置。
33. 各々のピンカード上の不揮発性メモリに格納された較正データは、ローカル・ピンカード・コントローラまたはテスター・コントローラのいずれかによってアドレス指定可能であり、フォーマットされる、請求項３１に記載の試験装置。
34. 前記テスター・コントローラは、機能ピンにつき較正データを利得値およびオフセット値として格納する段階により更にプログラムされる、請求項１９から３３のいずれか１項に記載の試験装置。
35. 半導体被試験装置（ＤＵＴ）を試験し、機能ピンの内部測定を行う試験装置であって、
    バックプレーンと、
    バックプレーンで連結される複数のピンカードと、ここで各々のピンカードは、複数の機能ピンおよび１つ以上の精密測定装置（ＰＭＵ）を含み、
    基準ピンとして割り当てられた前記試験装置の１つの機能ピンと、
    前記複数の機能ピンを測定するための基準ＰＭＵとして割り当てられた前記試験装置の１つのＰＭＵと、
    前記バックプレーンで複数のピンカードに連結されたテスター・コントローラと
    を備え、
    前記テスター・コントローラは、前記試験装置の機能ピンの内部測定を行うために、
    前記試験装置の最大スキューを制限し、前記基準ピンと前記複数の機能ピンとの間のタイミングスキューのバランスを取るように、必要とする基準ピンの数および前記基準ピンの位置を選択する段階と、
    前記機能ピンを前記基準ピンに接続する段階と、
    前記基準ＰＭＵを使用して前記機能ピンの内部測定を行う段階とによりプログラムされる、試験装置。
36. 各機能ピン内の１つのドライバおよび少なくとも１つのコンパレータを更に備え、
    前記テスター・コントローラは、前記機能ピンを前記基準ピンに接続するために、
    機能ピンのドライバを基準ピンの少なくとも１つのコンパレータに接続する段階と、
    機能ピンの少なくとも１つのコンパレータを前記基準ピンのドライバに接続する段階とにより更にプログラムされる、請求項３５に記載の試験装置。

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