JPH1164436A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JPH1164436A JPH1164436A JP9224558A JP22455897A JPH1164436A JP H1164436 A JPH1164436 A JP H1164436A JP 9224558 A JP9224558 A JP 9224558A JP 22455897 A JP22455897 A JP 22455897A JP H1164436 A JPH1164436 A JP H1164436A
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Abstract
(57)【要約】
【課題】 本発明は、ピンエレクトロニクスの信号切り
換えを半導体スイッチでおこなう信頼性の高い半導体試
験装置を提供する。 【解決手段】 ドライバと被試験デバイス間をＯＮ／Ｏ
ＦＦする第１の半導体スイッチと、ＤＣテストユニット
と被試験デバイス間をＯＮ／ＯＦＦする第２と第３の半
導体スイッチと、ＤＣテストユニットからの低周波ノイ
ズを接地して防止する第４と第５の半導体スイッチと、
前記第２と第３の半導体スイッチの容量負荷の影響を防
止するコイルとを具備した解決手段。
換えを半導体スイッチでおこなう信頼性の高い半導体試
験装置を提供する。 【解決手段】 ドライバと被試験デバイス間をＯＮ／Ｏ
ＦＦする第１の半導体スイッチと、ＤＣテストユニット
と被試験デバイス間をＯＮ／ＯＦＦする第２と第３の半
導体スイッチと、ＤＣテストユニットからの低周波ノイ
ズを接地して防止する第４と第５の半導体スイッチと、
前記第２と第３の半導体スイッチの容量負荷の影響を防
止するコイルとを具備した解決手段。
Description
【０００１】
【発明の属する技術分野】本発明は、ピンエレクトロニ
クスにおける信号切り換えを半導体スイッチでおこなう
半導体試験装置に関する。
クスにおける信号切り換えを半導体スイッチでおこなう
半導体試験装置に関する。
【０００２】
【従来の技術】従来技術の例について、図６と図７とを
参照して説明する。最初に、半導体試験装置の概要につ
いて説明する。図７に示すように、半導体試験装置の一
例は、オペレータとのインタフェースとなるワークステ
ーション１と、試験信号の発生と試験をおこなう各ユニ
ットおよび装置の電源部とで構成する半導体試験装置本
体２と、テストヘッド３とで構成される。
参照して説明する。最初に、半導体試験装置の概要につ
いて説明する。図７に示すように、半導体試験装置の一
例は、オペレータとのインタフェースとなるワークステ
ーション１と、試験信号の発生と試験をおこなう各ユニ
ットおよび装置の電源部とで構成する半導体試験装置本
体２と、テストヘッド３とで構成される。
【０００３】そして、テストヘッド３において、被試験
デバイスのＤＵＴ４０とのインタフェースとなるピンエ
レクトロニクスを内蔵している。ここにピンエレクトロ
ニクスとは、テストヘッドの部分にある回路で、被試験
デバイスのピンへ信号を印加したり、被試験デバイスの
ピンから信号を受ける電子回路ブロックである。
デバイスのＤＵＴ４０とのインタフェースとなるピンエ
レクトロニクスを内蔵している。ここにピンエレクトロ
ニクスとは、テストヘッドの部分にある回路で、被試験
デバイスのピンへ信号を印加したり、被試験デバイスの
ピンから信号を受ける電子回路ブロックである。
【０００４】次に、ピンエレクトロニクスの動作につい
て説明する。図６に示すように、従来のピンエレクトロ
ニクスの１チャンネルの要部回路は、ドライバ１０と、
コンパレータ２０と、プログラマブルロード３０と、ス
イッチＳＷ８、ＳＷ９とで構成されている。そして、ピ
ンエレクトロニクスと、ＤＣテストユニット５０とによ
り、被試験デバイスのＤＵＴ４０を試験している。
て説明する。図６に示すように、従来のピンエレクトロ
ニクスの１チャンネルの要部回路は、ドライバ１０と、
コンパレータ２０と、プログラマブルロード３０と、ス
イッチＳＷ８、ＳＷ９とで構成されている。そして、ピ
ンエレクトロニクスと、ＤＣテストユニット５０とによ
り、被試験デバイスのＤＵＴ４０を試験している。
【０００５】スイッチＳＷ８とＳＷ９とは、ＤＣテスト
ユニット５０によりＤＣテストをする場合、ＳＷ８はＯ
ＦＦし、ＳＷ９はＯＮとなる。ここにＤＣテストとは、
ＤＣパラメトリックテストともいい、電圧印加電流測
定、電流印加電圧測定や電源電流等の直流特性を評価す
る試験である。そして、半導体試験装置の本体に装架さ
れたＤＣテストユニット５０からの印加電圧（Ｆ：フォ
ース）は、ピンエレクトロニクスにおいて印加電圧を検
出（Ｓ：センス）して、ＤＣテストユニット５０へフィ
ードバックすることにより線路の電圧降下を解消してい
る。
ユニット５０によりＤＣテストをする場合、ＳＷ８はＯ
ＦＦし、ＳＷ９はＯＮとなる。ここにＤＣテストとは、
ＤＣパラメトリックテストともいい、電圧印加電流測
定、電流印加電圧測定や電源電流等の直流特性を評価す
る試験である。そして、半導体試験装置の本体に装架さ
れたＤＣテストユニット５０からの印加電圧（Ｆ：フォ
ース）は、ピンエレクトロニクスにおいて印加電圧を検
出（Ｓ：センス）して、ＤＣテストユニット５０へフィ
ードバックすることにより線路の電圧降下を解消してい
る。
【０００６】一方、ファンクションテストの場合、ＳＷ
８はＯＮし、ＳＷ９はＯＦＦとなる。ここにファンクシ
ョンテストとは、試験パターンをドライバ１０を介して
ＤＵＴ４０に入力して、その出力特性および時間軸特性
をコンパレータ２０により比較して評価する試験であ
る。
８はＯＮし、ＳＷ９はＯＦＦとなる。ここにファンクシ
ョンテストとは、試験パターンをドライバ１０を介して
ＤＵＴ４０に入力して、その出力特性および時間軸特性
をコンパレータ２０により比較して評価する試験であ
る。
【０００７】また、ドライバ１０は、ハイ（High）レベ
ルを出力するときはＶＨが接続され、ロウ（Low ）レベ
ルを出力するときはＶＬが接続され、スレッショルド電
圧の負荷とするときはＶＴが接続される。そしてまた、
ドライバ１０は、出力インピーダンスをハイインピーダ
ンスとすることができる。
ルを出力するときはＶＨが接続され、ロウ（Low ）レベ
ルを出力するときはＶＬが接続され、スレッショルド電
圧の負荷とするときはＶＴが接続される。そしてまた、
ドライバ１０は、出力インピーダンスをハイインピーダ
ンスとすることができる。
【０００８】さらに、プログラマブルロード３０は、Ｄ
ＵＴ４０のプログラム可能な定電流負荷である。
ＵＴ４０のプログラム可能な定電流負荷である。
【０００９】ところで、スイッチＳＷ８とＳＷ９とは、
ＯＮ抵抗が小さく例えば１０ｍΩ、接点容量が小さい例
えば１ｐＦ、などの特性があるためメカニカルリレーを
使用している。
ＯＮ抵抗が小さく例えば１０ｍΩ、接点容量が小さい例
えば１ｐＦ、などの特性があるためメカニカルリレーを
使用している。
【００１０】また、ピンエレクトロニクスの回路図は、
説明を簡明とするために１チャンネルの例で説明した
が、被試験デバイスのピン数に対応する数百チャンネル
のピンエレクトロニクスをテストヘッドに内蔵してい
る。
説明を簡明とするために１チャンネルの例で説明した
が、被試験デバイスのピン数に対応する数百チャンネル
のピンエレクトロニクスをテストヘッドに内蔵してい
る。
【００１１】
【発明が解決しようとする課題】上記説明のように、ピ
ンエレクトロニクスにおいて、スイッチＳＷ８とＳＷ９
とは、従来メカニカルリレーを使用していた。そのた
め、接点障害が起きやすく、寿命が短く、信頼性が低い
等の問題があった。また、チャンネル数が多くなるとス
ペースが大きくなる実用上の不便があった。そこで、本
発明は、こうした問題に鑑みなされたもので、その目的
は、ピンエレクトロニクスの信号切り換えを半導体スイ
ッチでおこなう信頼性の高い半導体試験装置を提供する
ことにある。
ンエレクトロニクスにおいて、スイッチＳＷ８とＳＷ９
とは、従来メカニカルリレーを使用していた。そのた
め、接点障害が起きやすく、寿命が短く、信頼性が低い
等の問題があった。また、チャンネル数が多くなるとス
ペースが大きくなる実用上の不便があった。そこで、本
発明は、こうした問題に鑑みなされたもので、その目的
は、ピンエレクトロニクスの信号切り換えを半導体スイ
ッチでおこなう信頼性の高い半導体試験装置を提供する
ことにある。
【００１２】
【課題を解決するための手段】即ち、上記目的を達成す
るためになされた本発明の第１は、ピンエレクトロニク
スにおける信号切り換えを半導体スイッチでおこなう半
導体試験装置を要旨としている。
るためになされた本発明の第１は、ピンエレクトロニク
スにおける信号切り換えを半導体スイッチでおこなう半
導体試験装置を要旨としている。
【００１３】また、上記目的を達成するためになされた
本発明の第２は、ドライバと被試験デバイス間をＯＮ／
ＯＦＦする第１の半導体スイッチと、ＤＣテストユニッ
トと被試験デバイス間をＯＮ／ＯＦＦする第２と第３の
半導体スイッチと、ＤＣテストユニットからの低周波ノ
イズを接地して防止する第４と第５の半導体スイッチ
と、前記第２と第３の半導体スイッチの容量負荷の影響
を防止するコイルと、を具備したことを特徴とした半導
体試験装置を要旨としている。
本発明の第２は、ドライバと被試験デバイス間をＯＮ／
ＯＦＦする第１の半導体スイッチと、ＤＣテストユニッ
トと被試験デバイス間をＯＮ／ＯＦＦする第２と第３の
半導体スイッチと、ＤＣテストユニットからの低周波ノ
イズを接地して防止する第４と第５の半導体スイッチ
と、前記第２と第３の半導体スイッチの容量負荷の影響
を防止するコイルと、を具備したことを特徴とした半導
体試験装置を要旨としている。
【００１４】そして、上記目的を達成するためになされ
た本発明の第３は、ＤＣテストユニットの容量負荷の影
響を防止するコイルは、立ち上がりを改善する第１と第
２のコイルと、波形歪みを改善する第３と第４のコイル
である本発明の第２記載の半導体試験装置を要旨として
いる。
た本発明の第３は、ＤＣテストユニットの容量負荷の影
響を防止するコイルは、立ち上がりを改善する第１と第
２のコイルと、波形歪みを改善する第３と第４のコイル
である本発明の第２記載の半導体試験装置を要旨として
いる。
【００１５】さらに、上記目的を達成するためになされ
た本発明の第４は、ＤＣテストユニットが複数のチャン
ネルに接続される場合に、試験しないチャンネルの被試
験デバイス間をＯＮ／ＯＦＦする第６と第７の半導体ス
イッチを設けた本発明の第２又は第３記載の半導体試験
装置を要旨としている。
た本発明の第４は、ＤＣテストユニットが複数のチャン
ネルに接続される場合に、試験しないチャンネルの被試
験デバイス間をＯＮ／ＯＦＦする第６と第７の半導体ス
イッチを設けた本発明の第２又は第３記載の半導体試験
装置を要旨としている。
【００１６】
【発明の実施の形態】本発明の実施の形態は、下記の実
施例において説明する。
施例において説明する。
【００１７】
【実施例】本発明の実施例について、図１〜図５を参照
して説明する。本発明の構成は、図１に示すように、ピ
ンエレクトロニクスの１チャンネルの要部回路は、ドラ
イバ１０と、コンパレータ２０と、プログラマブルロー
ド３０の従来構成に、従来のスイッチＳＷ８とＳＷ９と
を、半導体スイッチＳＷ１〜ＳＷ７と、コイルＬ１〜Ｌ
４とに変更した構成になっている。
して説明する。本発明の構成は、図１に示すように、ピ
ンエレクトロニクスの１チャンネルの要部回路は、ドラ
イバ１０と、コンパレータ２０と、プログラマブルロー
ド３０の従来構成に、従来のスイッチＳＷ８とＳＷ９と
を、半導体スイッチＳＷ１〜ＳＷ７と、コイルＬ１〜Ｌ
４とに変更した構成になっている。
【００１８】そして、ピンエレクトロニクスとＤＣテス
トユニット５０により、被試験デバイスのＤＵＴ４０を
試験している。ここで、半導体スイッチＳＷ１〜ＳＷ７
は、ＯＮしたときの抵抗（ＯＮ抵抗）をそれぞれＲ１〜
Ｒ７とし、ＯＦＦしたときの容量（ＯＦＦ容量）をそれ
ぞれＣ１〜Ｃ７とする。
トユニット５０により、被試験デバイスのＤＵＴ４０を
試験している。ここで、半導体スイッチＳＷ１〜ＳＷ７
は、ＯＮしたときの抵抗（ＯＮ抵抗）をそれぞれＲ１〜
Ｒ７とし、ＯＦＦしたときの容量（ＯＦＦ容量）をそれ
ぞれＣ１〜Ｃ７とする。
【００１９】一般に、半導体スイッチがＯＮしたときの
抵抗Ｒと、ＯＦＦしたときの容量Ｃとは、ともに小さい
ことが望ましいが、それぞれ相反する関係にある。例え
ば、半導体スイッチとして光モススイッチの種類がＲＣ
＝４０（Ω・ｐＦ）の場合、ＯＦＦ容量Ｃを２ｐＦと小
さくすれば、ＯＮ抵抗Ｒは２０Ωと大きくなる。
抵抗Ｒと、ＯＦＦしたときの容量Ｃとは、ともに小さい
ことが望ましいが、それぞれ相反する関係にある。例え
ば、半導体スイッチとして光モススイッチの種類がＲＣ
＝４０（Ω・ｐＦ）の場合、ＯＦＦ容量Ｃを２ｐＦと小
さくすれば、ＯＮ抵抗Ｒは２０Ωと大きくなる。
【００２０】次に、各構成要素について説明する。半導
体スイッチＳＷ１は、ドライバ１０と被試験デバイスの
ＤＵＴ４０間をＯＮ／ＯＦＦするスイッチで、ＯＮした
ときの抵抗Ｒ１はできるだけ小さい、例えば１Ω程度の
半導体スイッチを使用する。
体スイッチＳＷ１は、ドライバ１０と被試験デバイスの
ＤＵＴ４０間をＯＮ／ＯＦＦするスイッチで、ＯＮした
ときの抵抗Ｒ１はできるだけ小さい、例えば１Ω程度の
半導体スイッチを使用する。
【００２１】半導体スイッチＳＷ２は、ＤＣテストユニ
ット５０のフォース側（Ｆ）をＯＮ／ＯＦＦするスイッ
チで、ＯＦＦしたときの容量Ｃ２ができるだけ小さい、
例えば２〜４ｐＦの半導体スイッチを使用する。
ット５０のフォース側（Ｆ）をＯＮ／ＯＦＦするスイッ
チで、ＯＦＦしたときの容量Ｃ２ができるだけ小さい、
例えば２〜４ｐＦの半導体スイッチを使用する。
【００２２】半導体スイッチＳＷ３は、ＤＣテストユニ
ット５０のセンス側（Ｓ）をＯＮ／ＯＦＦするスイッチ
で、ＳＷ２と同様にＯＦＦしたときの容量Ｃ３ができる
だけ小さい２〜４ｐＦの半導体スイッチを使用する。
ット５０のセンス側（Ｓ）をＯＮ／ＯＦＦするスイッチ
で、ＳＷ２と同様にＯＦＦしたときの容量Ｃ３ができる
だけ小さい２〜４ｐＦの半導体スイッチを使用する。
【００２３】これらのＯＦＦ容量Ｃ２、Ｃ３とは、ドラ
イバ１０とＤＵＴ４０間の高速信号の波形に影響をあた
える。
イバ１０とＤＵＴ４０間の高速信号の波形に影響をあた
える。
【００２４】半導体スイッチＳＷ４とＳＷ５とは、半導
体スイッチＳＷ１をＯＮしてドライバ１０と被試験デバ
イスのＤＵＴ４０間でファンクションテストをしている
場合に、半導体スイッチＳＷ２、ＳＷ３、ＳＷ６、ＳＷ
７がＯＦＦしている容量Ｃ２、Ｃ３、Ｃ６、Ｃ７によ
り、他のチャンネルへ干渉するのをＯＮ抵抗により接地
して防止する半導体スイッチである。また、半導体スイ
ッチＳＷ４とＳＷ５とは、ＤＣテストユニット５０から
の低周波ノイズの影響をＯＮ抵抗により接地して防止す
るためにある。そのため、半導体スイッチＳＷ４とＳＷ
５とは、ＯＮしたときの抵抗Ｒ４、Ｒ５がそれぞれ１０
Ω程度の半導体スイッチを使用する。
体スイッチＳＷ１をＯＮしてドライバ１０と被試験デバ
イスのＤＵＴ４０間でファンクションテストをしている
場合に、半導体スイッチＳＷ２、ＳＷ３、ＳＷ６、ＳＷ
７がＯＦＦしている容量Ｃ２、Ｃ３、Ｃ６、Ｃ７によ
り、他のチャンネルへ干渉するのをＯＮ抵抗により接地
して防止する半導体スイッチである。また、半導体スイ
ッチＳＷ４とＳＷ５とは、ＤＣテストユニット５０から
の低周波ノイズの影響をＯＮ抵抗により接地して防止す
るためにある。そのため、半導体スイッチＳＷ４とＳＷ
５とは、ＯＮしたときの抵抗Ｒ４、Ｒ５がそれぞれ１０
Ω程度の半導体スイッチを使用する。
【００２５】なお、半導体スイッチＳＷ６とＳＷ７と
は、ＤＣテストユニット５０が他のチャンネルに接続さ
れる場合に必要であり、チャンネル毎に独立してＤＣテ
ストユニット５０が設けられる場合は必要ではない。
は、ＤＣテストユニット５０が他のチャンネルに接続さ
れる場合に必要であり、チャンネル毎に独立してＤＣテ
ストユニット５０が設けられる場合は必要ではない。
【００２６】コイルのＬ１、Ｌ２、Ｌ３及びＬ４は、フ
ァンクションテストにおいて、ドライバ１０側の容量が
高速信号波形に影響しないようにしている。
ァンクションテストにおいて、ドライバ１０側の容量が
高速信号波形に影響しないようにしている。
【００２７】例えば、図４の（ａ）に示すように、ドラ
イバ１０側における容量Ｃｄとし、被試験デバイス側を
終端抵抗Ｒｚで終端し、その間の伝送遅延時間をＴとす
る。ドライバ１０の出力波形を図４の（ｂ）に示す波形
とすると、実際に観測される図４の（ｃ）に示す信号波
形は、容量Ｃｄの影響により立ち上がり時間Ｔｒが遅く
なり、また伝送遅延時間Ｔと戻りの時間Ｔとの合計時間
２Ｔのあとに、反射波による波形歪みＶｓが生じる。
イバ１０側における容量Ｃｄとし、被試験デバイス側を
終端抵抗Ｒｚで終端し、その間の伝送遅延時間をＴとす
る。ドライバ１０の出力波形を図４の（ｂ）に示す波形
とすると、実際に観測される図４の（ｃ）に示す信号波
形は、容量Ｃｄの影響により立ち上がり時間Ｔｒが遅く
なり、また伝送遅延時間Ｔと戻りの時間Ｔとの合計時間
２Ｔのあとに、反射波による波形歪みＶｓが生じる。
【００２８】一般に、容量の影響を避けるために、コン
デンサと直列にコイルを挿入するが、立ち上がりＴｒと
波形歪みＶｓとはトレードオフの関係にある。つまり、
高い周波数でインピーダンスのピークを有するコイルを
使用すると、立ち上がりＴｒを早くすることが可能だ
が、波形歪みＶｓが大きくなるし、反対に低い周波数に
おいてインピーダンスがピークになるコイルを使用し
て、波形歪みＶｓを小さくすると立ち上がりＴｒが遅く
なる。ようするに、波形の立ち上がり部と、反射による
波形歪みは、周波数特性が異なっている。
デンサと直列にコイルを挿入するが、立ち上がりＴｒと
波形歪みＶｓとはトレードオフの関係にある。つまり、
高い周波数でインピーダンスのピークを有するコイルを
使用すると、立ち上がりＴｒを早くすることが可能だ
が、波形歪みＶｓが大きくなるし、反対に低い周波数に
おいてインピーダンスがピークになるコイルを使用し
て、波形歪みＶｓを小さくすると立ち上がりＴｒが遅く
なる。ようするに、波形の立ち上がり部と、反射による
波形歪みは、周波数特性が異なっている。
【００２９】そこで、図５に示すように、立ち上がり特
性を改善するコイルＬ１、Ｌ２として、高い周波数でイ
ンピーダンスのピークを有する浮遊容量の小さいコイル
を使用し、波形歪み特性を改善するコイルＬ３、Ｌ４と
して、低い周波数においてインピーダンスのピークを有
するコイルを直列接続している。
性を改善するコイルＬ１、Ｌ２として、高い周波数でイ
ンピーダンスのピークを有する浮遊容量の小さいコイル
を使用し、波形歪み特性を改善するコイルＬ３、Ｌ４と
して、低い周波数においてインピーダンスのピークを有
するコイルを直列接続している。
【００３０】例えば、立ち上がり特性を改善するコイル
Ｌ１、Ｌ２として、１００ＭＨｚにおいて１ｋΩのイン
ピーダンスのチップコイルを使用し、波形歪み特性を改
善するコイルＬ３、Ｌ４として、３ＭＨｚにおいて５０
０ｋΩのインピーダンスのチップコイルを使用してい
る。この結果、広い周波数帯域において、立ち上がり特
性と波形歪み特性が、従来のメカニカルリレーを使用し
た場合と同様の特性とすることができた。
Ｌ１、Ｌ２として、１００ＭＨｚにおいて１ｋΩのイン
ピーダンスのチップコイルを使用し、波形歪み特性を改
善するコイルＬ３、Ｌ４として、３ＭＨｚにおいて５０
０ｋΩのインピーダンスのチップコイルを使用してい
る。この結果、広い周波数帯域において、立ち上がり特
性と波形歪み特性が、従来のメカニカルリレーを使用し
た場合と同様の特性とすることができた。
【００３１】次に、ＤＣテストユニット５０によりＤＣ
テストをする場合のピンエレクトロニクスの動作につい
て図１と図２を参照して説明する。図１において、半導
体スイッチＳＷ１、ＳＷ４及びＳＷ５はＯＦＦ、半導体
スイッチＳＷ２、ＳＷ３、ＳＷ６及びＳＷ７はＯＮとす
ると、図２に示す等価回路となる。
テストをする場合のピンエレクトロニクスの動作につい
て図１と図２を参照して説明する。図１において、半導
体スイッチＳＷ１、ＳＷ４及びＳＷ５はＯＦＦ、半導体
スイッチＳＷ２、ＳＷ３、ＳＷ６及びＳＷ７はＯＮとす
ると、図２に示す等価回路となる。
【００３２】半導体スイッチＳＷ１は、ＯＮ抵抗が低抵
抗の半導体スイッチを使用するために、ＯＦＦ容量が例
えば４０〜１００ｐＦと大きくなる。そのため、ＤＣテ
ストユニット５０からの印加電圧が、ドライバ１０やコ
ンパレータ２０に容量結合して影響を与えないように、
またドライバ１０から試験パターンを発生しないように
する必要がある。
抗の半導体スイッチを使用するために、ＯＦＦ容量が例
えば４０〜１００ｐＦと大きくなる。そのため、ＤＣテ
ストユニット５０からの印加電圧が、ドライバ１０やコ
ンパレータ２０に容量結合して影響を与えないように、
またドライバ１０から試験パターンを発生しないように
する必要がある。
【００３３】そこで、半導体スイッチＳＷ１がＯＦＦし
ているときは、ドライバ１０は、ＶＴコントロール信号
によりレベルをＶＴに固定して、ドライバ抵抗Ｒｄでタ
ーミネートする。
ているときは、ドライバ１０は、ＶＴコントロール信号
によりレベルをＶＴに固定して、ドライバ抵抗Ｒｄでタ
ーミネートする。
【００３４】さらに、ファンクションテストにおけるピ
ンエレクトロニクスの動作について図１と図３を参照し
て説明する。図１において、半導体スイッチＳＷ１、Ｓ
Ｗ４及びＳＷ５はＯＮ、半導体スイッチＳＷ２、ＳＷ
３、ＳＷ６及びＳＷ７はＯＦＦとすると、図３に示す等
価回路となる。ここで、ドライバ１０のドライバ抵抗Ｒ
ｄは、半導体スイッチＳＷ１のＯＮ抵抗Ｒ１があるの
で、Ｒｄ＋Ｒ１がドライバ側のインピーダンスとなる。
従って、インピーダンス５０Ωでドライブする場合は、
半導体スイッチＳＷ１のＯＮ抵抗Ｒ１が１Ωのとき、ド
ライバ抵抗Ｒｄは４９Ωとする。
ンエレクトロニクスの動作について図１と図３を参照し
て説明する。図１において、半導体スイッチＳＷ１、Ｓ
Ｗ４及びＳＷ５はＯＮ、半導体スイッチＳＷ２、ＳＷ
３、ＳＷ６及びＳＷ７はＯＦＦとすると、図３に示す等
価回路となる。ここで、ドライバ１０のドライバ抵抗Ｒ
ｄは、半導体スイッチＳＷ１のＯＮ抵抗Ｒ１があるの
で、Ｒｄ＋Ｒ１がドライバ側のインピーダンスとなる。
従って、インピーダンス５０Ωでドライブする場合は、
半導体スイッチＳＷ１のＯＮ抵抗Ｒ１が１Ωのとき、ド
ライバ抵抗Ｒｄは４９Ωとする。
【００３５】以上により、ピンエレクトロニクスにおい
て、従来のメカニカルリレーを使用したときと同様にＤ
Ｃテストとファンクションテストが実施できる。
て、従来のメカニカルリレーを使用したときと同様にＤ
Ｃテストとファンクションテストが実施できる。
【００３６】ところで、ピンエレクトロニクスの回路図
は、説明を簡明とするために１チャンネルの例で説明し
たが、被試験デバイスのピン数に対応する数百チャンネ
ルのピンエレクトロニクスをテストヘッドに内蔵してい
る。また、半導体試験装置の試験として、ＤＣテストと
ファンクションテストの例について説明したが、その他
の試験においても当然ながら同様に実施できる。
は、説明を簡明とするために１チャンネルの例で説明し
たが、被試験デバイスのピン数に対応する数百チャンネ
ルのピンエレクトロニクスをテストヘッドに内蔵してい
る。また、半導体試験装置の試験として、ＤＣテストと
ファンクションテストの例について説明したが、その他
の試験においても当然ながら同様に実施できる。
【００３７】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。即ち、
ピンエレクトロニクスにおける信号切り換えを半導体ス
イッチでおこなったので、接点障害が無くなり、寿命が
長く、信頼性が高くなる効果がある。また、チャンネル
数が多くなっても、半導体スイッチは集積化することに
より省スペースを実現できる効果もある。
施され、以下に記載されるような効果を奏する。即ち、
ピンエレクトロニクスにおける信号切り換えを半導体ス
イッチでおこなったので、接点障害が無くなり、寿命が
長く、信頼性が高くなる効果がある。また、チャンネル
数が多くなっても、半導体スイッチは集積化することに
より省スペースを実現できる効果もある。
【図１】本発明の半導体試験装置のピンエレクトロニク
スの回路図である。
スの回路図である。
【図２】本発明のＤＣテストのときのピンエレクトロニ
クスの等価回路図である。
クスの等価回路図である。
【図３】本発明のファンクションテストのときのピンエ
レクトロニクスの等価回路図である。
レクトロニクスの等価回路図である。
【図４】ドライバ側に容量がある場合の説明図である。
【図５】コイルのインピーダンスの周波数特性図であ
る。
る。
【図６】従来の半導体試験装置のピンエレクトロニクス
の回路図である。
の回路図である。
【図７】半導体試験装置の外観図である。
１ ワークステーション ２ 半導体試験装置本体 ３ テストヘッド １０ ドライバ ２０ コンパレータ ３０ プログラマブルロード ４０ ＤＵＴ ５０ ＤＣテストユニット Ｌ１〜Ｌ４ コイル Ｒｄ ドライバ抵抗 ＳＷ１〜ＳＷ７ 半導体スイッチ ＳＷ８、ＳＷ９ スイッチ Ｒｚ 終端抵抗
Claims (4)
- 【請求項１】 ピンエレクトロニクスにおける信号切り
換えを半導体スイッチでおこなう半導体試験装置。 - 【請求項２】 ドライバと被試験デバイス間をＯＮ／Ｏ
ＦＦする第１の半導体スイッチと、 ＤＣテストユニットと被試験デバイス間をＯＮ／ＯＦＦ
する第２と第３の半導体スイッチと、 ＤＣテストユニットからの低周波ノイズを接地して防止
する第４と第５の半導体スイッチと、 前記第２と第３の半導体スイッチの容量負荷の影響を防
止するコイルと、 を具備したことを特徴とした半導体試験装置。 - 【請求項３】 ＤＣテストユニットの容量負荷の影響を
防止するコイルは、立ち上がりを改善する第１と第２の
コイルと、波形歪みを改善する第３と第４のコイルであ
る請求項２記載の半導体試験装置。 - 【請求項４】 ＤＣテストユニットが複数のチャンネル
に接続される場合に、試験しないチャンネルの被試験デ
バイス間をＯＮ／ＯＦＦする第６と第７の半導体スイッ
チを設けた請求項２又は３記載の半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9224558A JPH1164436A (ja) | 1997-08-21 | 1997-08-21 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9224558A JPH1164436A (ja) | 1997-08-21 | 1997-08-21 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1164436A true JPH1164436A (ja) | 1999-03-05 |
Family
ID=16815671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9224558A Withdrawn JPH1164436A (ja) | 1997-08-21 | 1997-08-21 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1164436A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002350508A (ja) * | 2001-05-30 | 2002-12-04 | Advantest Corp | 半導体デバイス試験装置 |
| WO2003008985A1 (fr) * | 2001-07-17 | 2003-01-30 | Advantest Corporation | Circuit d'e/s et appareil de controle |
| JP2006520908A (ja) * | 2003-03-21 | 2006-09-14 | 株式会社アドバンテスト | 自動試験装置のシステム性能の有効性の較正方法 |
| JP2006250941A (ja) * | 2005-03-11 | 2006-09-21 | Agilent Technol Inc | 集積回路をテストするための自動テスト装置内で使用するピンエレクトロニクス |
| WO2007043482A1 (ja) * | 2005-10-12 | 2007-04-19 | Advantest Corporation | 試験装置、ピンエレクトロニクスカード、電気機器、及びスイッチ |
| WO2007069647A1 (ja) * | 2005-12-16 | 2007-06-21 | Advantest Corporation | 試験装置、及びピンエレクトロニクスカード |
| JP2008203073A (ja) * | 2007-02-20 | 2008-09-04 | Yokogawa Electric Corp | 半導体試験装置 |
| WO2011132225A1 (ja) * | 2010-04-22 | 2011-10-27 | 株式会社アドバンテスト | ピンカードおよびそれを用いた試験装置 |
| WO2011132226A1 (ja) * | 2010-04-22 | 2011-10-27 | 株式会社アドバンテスト | ピンカードおよびそれを用いた試験装置 |
| CN112946449A (zh) * | 2021-01-28 | 2021-06-11 | 臻驱科技（上海）有限公司 | 一种功率半导体器件选型方法 |
-
1997
- 1997-08-21 JP JP9224558A patent/JPH1164436A/ja not_active Withdrawn
Cited By (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4627924B2 (ja) * | 2001-05-30 | 2011-02-09 | 株式会社アドバンテスト | 半導体デバイス試験装置 |
| JP2002350508A (ja) * | 2001-05-30 | 2002-12-04 | Advantest Corp | 半導体デバイス試験装置 |
| WO2003008985A1 (fr) * | 2001-07-17 | 2003-01-30 | Advantest Corporation | Circuit d'e/s et appareil de controle |
| US7013230B2 (en) | 2001-07-17 | 2006-03-14 | Advantest Corporation | Input-output circuit and a testing apparatus |
| JP2006520908A (ja) * | 2003-03-21 | 2006-09-14 | 株式会社アドバンテスト | 自動試験装置のシステム性能の有効性の較正方法 |
| JP4829103B2 (ja) * | 2003-03-21 | 2011-12-07 | 株式会社アドバンテスト | 自動試験装置のシステム性能の有効性の較正方法 |
| JP2006250941A (ja) * | 2005-03-11 | 2006-09-21 | Agilent Technol Inc | 集積回路をテストするための自動テスト装置内で使用するピンエレクトロニクス |
| KR100978645B1 (ko) | 2005-10-12 | 2010-08-30 | 가부시키가이샤 어드밴티스트 | 시험 장치, 핀 일렉트로닉스 카드, 전기 기기, 및 스위치 |
| US7876120B2 (en) | 2005-10-12 | 2011-01-25 | Advantest Corporation | Test apparatus, pin electronics card, electrical device and switch |
| JP5089396B2 (ja) * | 2005-10-12 | 2012-12-05 | 株式会社アドバンテスト | 試験装置、ピンエレクトロニクスカード、電気機器、及びスイッチ |
| WO2007043482A1 (ja) * | 2005-10-12 | 2007-04-19 | Advantest Corporation | 試験装置、ピンエレクトロニクスカード、電気機器、及びスイッチ |
| US7679390B2 (en) | 2005-12-16 | 2010-03-16 | Advantest Corporation | Test apparatus and pin electronics card |
| JP4944794B2 (ja) * | 2005-12-16 | 2012-06-06 | 株式会社アドバンテスト | 試験装置、及びピンエレクトロニクスカード |
| WO2007069647A1 (ja) * | 2005-12-16 | 2007-06-21 | Advantest Corporation | 試験装置、及びピンエレクトロニクスカード |
| JP2008203073A (ja) * | 2007-02-20 | 2008-09-04 | Yokogawa Electric Corp | 半導体試験装置 |
| WO2011132225A1 (ja) * | 2010-04-22 | 2011-10-27 | 株式会社アドバンテスト | ピンカードおよびそれを用いた試験装置 |
| WO2011132226A1 (ja) * | 2010-04-22 | 2011-10-27 | 株式会社アドバンテスト | ピンカードおよびそれを用いた試験装置 |
| CN102918407A (zh) * | 2010-04-22 | 2013-02-06 | 株式会社爱德万测试 | Pin卡及使用pin卡的试验装置 |
| US8547124B2 (en) | 2010-04-22 | 2013-10-01 | Advantest Corporation | Pin card |
| KR101407821B1 (ko) * | 2010-04-22 | 2014-06-18 | 가부시키가이샤 어드밴티스트 | 핀 카드 및 이를 이용한 시험장치 |
| JP5629680B2 (ja) * | 2010-04-22 | 2014-11-26 | 株式会社アドバンテスト | ピンカードおよびそれを用いた試験装置 |
| US8988089B2 (en) | 2010-04-22 | 2015-03-24 | Advantest Corporation | Pin card |
| JP5735910B2 (ja) * | 2010-04-22 | 2015-06-17 | 株式会社アドバンテスト | ピンカードおよびそれを用いた試験装置 |
| CN112946449A (zh) * | 2021-01-28 | 2021-06-11 | 臻驱科技（上海）有限公司 | 一种功率半导体器件选型方法 |
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