JP5629680B2

JP5629680B2 - ピンカードおよびそれを用いた試験装置

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Description

本発明は、ピンカードに関する。

半導体デバイスが正常に動作するかを試験し、あるいはその不良箇所を特定するために、半導体試験装置（以下、単に試験装置という）が利用される。一般的に試験装置は、ＡＣ試験とＤＣ試験を行う。

ＡＣ試験では、パターン発生器、タイミング発生器によりテストパターンを発生し、それをドライバによって被試験デバイス（ＤＵＴ）に対して供給する。パターン信号を受けたＤＵＴは、所定の信号処理を行い試験装置に対して出力する。試験装置は、タイミングコンパレータによってＤＵＴからの信号レベルを判定し、判定結果を期待値と比較することによってＤＵＴの機能の良否を判定する。
ＤＣ試験では、直流試験ユニットによって直流電圧（ＤＣ電圧）または電流信号をＤＵＴに供給し、ＤＵＴの入出力インピーダンス、漏電電流をはじめとするＤＣ特性を試験する。

ドライバ、タイミングコンパレータおよびＤＣ試験を行うＰＭＵは、ピンカード（ピンエレクトロニクスカード）、デジタルモジュールあるいはインタフェースカードと称されるボード上に設けられ、試験装置の本体と切り離し可能に構成される場合が多い。

図１は、一般的なピンカードの構成を示す図である。図１には、１つのデバイスピンに対応する１チャンネルのみが示されるが、実際には数百〜数千チャンネルが並列的に設けられる。

ピンカード２００のＩ／Ｏ端子Ｐｉｏは、ＤＵＴ１の対応するデバイスピンとケーブルおよび図示しないデバイスチャックを介して接続される。ピンカード２００は、ドライバＤＲ、タイミングコンパレータＴＣＰ、直流試験ユニットＰＭＵに加えて、２つのスイッチ（リレー）ＳＷ１、ＳＷ２を備える。スイッチＳＷ１、ＳＷ２は、ＡＣ試験とＤＣ試験を切りかえるために利用される。

ＡＣ試験時にはスイッチＳＷ１がオン、スイッチＳＷ２がオフされる。このときドライバＤＲおよびタイミングコンパレータＴＣＰがＤＵＴ１と接続され、直流試験ユニットＰＭＵがＤＵＴ１から切り離される。
反対にＤＣ試験時にはスイッチＳＷ１がオフ、スイッチＳＷ２がオンされる。このときドライバＤＲおよびタイミングコンパレータＴＣＰがＤＵＴ１と切り離され、直流試験ユニットＰＭＵがＤＵＴ１と接続される。

テストパターンの周波数が数Ｇｂｐｓを超えると、スイッチＳＷ１には数ＧＨｚを超える高周波信号が伝搬することになる。この場合、スイッチＳＷ１としては、高周波信号を伝搬可能な化合物半導体スイッチやＭＥＭＳ（Micro Electro Mechanical Systems）スイッチを用いる必要がある。

ところが、化合物半導体スイッチはＤＣ耐圧が０．１Ｖ程度と非常に低く、テストパターンに直流成分が含まれる場合には利用することができない。またＭＥＭＳスイッチは高速性やＤＣ耐圧は要求を満足するが、コストが高いという問題がある。具体的にはＭＥＭＳスイッチの値段は、それ以外のスイッチの１００倍近い。上述したように量産用の試験装置は、数百〜数千チャンネルを備えるため、ＭＥＭＳスイッチを用いると試験装置のコストに与えるインパクトが大きくなる。

本発明は係る状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、安価なスイッチを利用したピンカードの提供にある。

本発明のある態様は、ピンカードに関する。ピンカードは、入出力端子と、光半導体スイッチと、第１インピーダンス回路と、第２インピーダンス回路と、を備える。入出力端子は、被試験デバイスと接続される。光半導体スイッチは、その第１端子が被試験デバイスの交流試験を行う交流試験ユニットと接続され、その第２端子が入出力端子および被試験デバイスの直流試験を行う直流試験ユニットと接続される。光半導体スイッチは、その正および負の制御端子に入力される制御信号に応じて、第１端子と第２端子の間の導通、遮断状態が切りかえ可能に構成される。第１インピーダンス回路は、光半導体スイッチの正の制御端子に対する制御信号の信号経路に設けられる。第２インピーダンス回路は、光半導体スイッチの負の制御端子に対する制御信号の信号経路に設けられる。

光半導体スイッチは、制御端子が設けられた１次側と、第１、第２端子が設けられる２次側とが寄生容量にてカップリングされている。インピーダンス回路によって、光半導体スイッチの正の制御端子から制御信号の発生源を見たインピーダンスおよび光半導体スイッチの負の制御端子から制御信号の発生源を見たインピーダンスを高め、したがって２次側に対する寄生容量の影響を低減することができる。この態様によれば、高周波特性に優れたピンカードを、安価な光半導体スイッチを用いて提供することができる。

直流試験を行う際には、光半導体スイッチを遮断状態とするとともに交流試験ユニットをサイレントな状態に制御してもよい。

第１、第２インピーダンス回路の少なくとも一方は、直列または並列に設けられたフェライトビーズおよび抵抗素子を含んでもよい。
この態様によれば、主としてフェライトビーズによって寄生容量の影響を低減でき、抵抗素子によって光半導体スイッチに対する制御信号の電流量を制御できる。つまり、回路設計の自由度を高めることができる。

フェライトビーズの１〜１０ＧＨｚにおけるインピーダンスは、１００Ω〜１ＭΩであってもよい。

第１、第２インピーダンス回路の少なくとも一方は、直列または並列に設けられたインダクタおよび抵抗を含んでもよい。
この態様によれば、主としてインダクタによって寄生容量の影響を低減でき、抵抗素子によって光半導体スイッチに対する制御信号の電流量を制御できる。つまり、回路設計の自由度を高めることができる。なおインダクタは、フェライトインダクタであってもよい。

第１、第２インピーダンス回路の少なくとも一方は、抵抗素子のみを含んでもよい。
抵抗素子の抵抗値を、制御信号の振幅が最適となるように決定した場合に、その抵抗値が寄生容量の影響を低減するのに足る十分大きな値を有する場合には、フェライトビーズやインダクタを省略することにより、回路を簡素化、低コスト化することができる。

本発明の別の態様は、試験装置である。この試験装置は、上述のいずれかの態様のピンカードを備える。
高価なＭＥＭＳスイッチの代わりに安価な光半導体スイッチを用いることにより、試験装置のコストを下げることができる。

本発明のさらに別の態様もまた、試験装置である。この試験装置は、入出力端子と、被試験デバイスの交流試験を行う交流試験ユニットと、被試験デバイスの直流試験を行う直流試験ユニットと、光半導体スイッチと、第１インピーダンス回路と、第２インピーダンス回路と、を備える。入出力端子は、被試験デバイスと接続される。光半導体スイッチは、その第１端子が交流試験ユニットと接続され、その第２端子が入出力端子と接続される。光半導体スイッチは、その正および負の制御端子に入力される制御信号に応じて、第１端子と第２端子の間の導通、遮断状態が切りかえ可能に構成される。第１インピーダンス回路は、光半導体スイッチの正の制御端子に対する制御信号の信号経路に設けられる。第２インピーダンス回路は、光半導体スイッチの負の制御端子に対する制御信号の信号経路に設けられる。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、安価なスイッチを利用したピンカードを提供できる。

一般的なピンカードの構成を示す図である。実施の形態に係るピンカードを備えた試験装置の構成を示すブロック図である。図２のピンカードにおける光半導体スイッチおよび第１インピーダンス回路、第２インピーダンス回路の周辺のレイアウト図である。図４（ａ）、（ｂ）は、光半導体スイッチがマウントされる２種類の高周波基板の断面図を示す。図２のピンカードの第１端子と第２端子の間の通過特性を示す図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図２は、実施の形態に係るピンカード１００を備えた試験装置２の構成を示すブロック図である。試験装置２は、ＤＵＴ１に対して、ＡＣ試験およびＤＣ試験を行う。

試験装置２は、ＤＵＴ１に対するフロントエンドとしてピンカード１００を備えている。ピンカード１００は、試験装置２の汎用性やメンテナンス性、設計性などを考慮して、試験装置２の本体（不図示）に対して着脱可能となっている。ピンカード１００のＩ／Ｏ端子Ｐｉｏは、デバイスチャック（不図示）および伝送ケーブル（不図示）を介してＤＵＴ１のデバイスピンと接続される。図２には１チャンネルの構成のみが示されるが、量産対応の試験装置には、同様の構成が数百〜数千チャンネル分設けられる。

ＡＣ試験では、ドライバＤＲが発生したパターン信号をＤＵＴ１に送出し、ＤＵＴ１から読み出した信号をタイミングコンパレータＴＣＰにてレベル判定する。判定されたレベルが期待値と比較され、その結果に応じてＤＵＴ１の良否や不良箇所が特定される。ドライバＤＲ、タイミングコンパレータＴＣＰを含む機能ブロックを交流試験ユニット３０と称する。

ＤＣ試験では、直流試験ユニット（パラメトリック試験ユニット）４０によって直流電圧（ＤＣ電圧）または電流信号をＤＵＴ１に供給し、ＤＵＴの入出力インピーダンス、漏電電流をはじめとするＤＣ特性を試験する。

ＡＣ試験とＤＣ試験を切りかえるために、第１スイッチＳＷ１と第２スイッチＳＷ２が設けられる。ＡＣ試験時には、第１スイッチＳＷ１がオン、第２スイッチＳＷ２がオフとされる。ＤＣ試験時には、第２スイッチＳＷ２がオン、第１スイッチＳＷ１がオフとされる。

近年の高速なデバイスに対し、試験装置２はＤＵＴ１に対して数Ｇｂｐｓを超えるテストパターンを供給する必要がある。このテストパターンは第１スイッチＳＷ１を通過するため、第１スイッチＳＷ１には、直流成分から数ＧＨｚにおよび高帯域の信号が伝搬可能な周波数特性が要求される。第１スイッチＳＷ１の帯域が狭ければ、テストパターンが歪むため、所望の試験が実行できなくなるからである。なお、第２スイッチＳＷ２には直流信号のみが伝搬するため、もとより高周波特性は要求されない。

以上がピンカード１００の機能の概略である。続いて、ピンカード１００の具体的な構成を説明する。

第１スイッチＳＷ１は、光半導体スイッチ１０で構成される。光半導体スイッチ１０は、第１端子Ｐ１、第２端子Ｐ２、正極制御端子Ｐ３、負極制御端子Ｐ４を備える。光半導体スイッチ１０の第１端子Ｐ１は交流試験ユニット３０と接続され、その第２端子Ｐ２はＩ／Ｏ端子Ｐｉｏと接続される。正極制御端子Ｐ３および負極制御端子Ｐ４には、制御信号発生源２４により生成された制御信号Ｖｃｎｔ＋、Ｖｃｎｔ−（以下、制御信号Ｖｃｎｔと総称する）が入力される。

第１端子Ｐ１と第２端子Ｐ２の間の信号経路１６には、フォトトランジスタ１２もしくはフォトダイオードが設けられる。正極制御端子Ｐ３と負極制御端子Ｐ４の間には、発光ダイオード１４が設けられる。発光ダイオード１４にしきい値を超える制御信号Ｖｃｎｔが印加されると、発光ダイオード１４が発光する。フォトトランジスタ１２は発光ダイオード１４からの光を受光するとオンし、第１端子Ｐ１と第２端子Ｐ２の間が導通する。制御信号Ｖｃｎｔがしきい値以下のとき、発光ダイオード１４は発光しないため、第１端子Ｐ１と第２端子Ｐ２の間は遮断される。このようなデバイスはフォトカップラとも称される。

第１端子Ｐ１と第２端子Ｐ２の間のフォトトランジスタ１２と並列な経路には、オフ容量Ｃｏｆｆと呼ばれる寄生容量が存在する。また第１端子Ｐ１と第２端子Ｐ２の間のフォトトランジスタ１２と直列な経路（以下、信号経路１６と称する）上には、インダクタＬ１、インダクタＬ２およびオン抵抗Ｒｏｎが存在する。オフ容量Ｃｏｆｆ、インダクタＬ１〜Ｌ４、オン抵抗Ｒｏｎなどは分布定数として存在するものであり、当業者には、図２に示される等価回路が、光半導体スイッチ１０を模式的に示したものにすぎないことが理解される。

本出願人は、光半導体スイッチ１０を用いたピンカード１００の高周波特性について検討を行った結果、以下の着想を得るに至った。

光半導体スイッチ１０の内部は、正極制御端子Ｐ３、負極制御端子Ｐ４および発光ダイオード１４が存在する１次側回路１０ａと、第１端子Ｐ１、第２端子Ｐ２およびフォトトランジスタ１２が存在する２次側回路１０ｂとの間は、直流的に絶縁されている。ところが１次側回路１０ａと２次側回路１０ｂの間は、寄生容量（以下、カップリング容量と称する）Ｃｃ１、Ｃｃ２が存在する。カップリング容量Ｃｃ１、Ｃｃ２も、分布定数として存在するものであることはいうまでもない。

具体的にはカップリング容量Ｃｐの一端は、２次側回路１０ｂの信号経路１６とカップリングされており、それぞれの他端は１次側回路１０ａとカップリングされる。ここで制御信号発生源２４の正極（＋）および負極（−）は、高周波的には接地とみなすことができるため、ひとまず第１インピーダンス回路２０および第２インピーダンス回路２２のインピーダンスを無視すれば、正極制御端子Ｐ３と負極制御端子Ｐ４のインピーダンスは非常に低いといえる。

そうすると、信号経路１６は、カップリング容量Ｃｃおよび１次側回路１０ａを含む経路を介して接地されることになる。つまりカップリング容量Ｃｃは、信号経路１６の対接地容量として寄与することになる。信号経路１６に対する対接地容量は、望ましくないローパスフィルタを形成し、このローパスフィルタによって信号経路１６の通過帯域が狭くなる。寄生容量Ｃｐの容量値が０．４ｐＦ〜０．８ｐＦであり、それが信号経路１６にカップリングすると、第１スイッチＳＷ１の通過帯域の上限周波数（カットオフ周波数）は数百ＭＨｚ〜２、３ＧＨｚと低い値となり、数Ｇｂｐｓのテストパターンを通過させることはできない。

実施の形態に係るピンカード１００の特徴のひとつは、正極制御端子Ｐ３に対する制御信号Ｖｃｎｔ＋の信号経路上に第１インピーダンス回路２０が設けられ、負極制御端子Ｐ４に対する制御信号Ｖｃｎｔ−の信号経路上に第２インピーダンス回路２２が設けられている点である。

第１インピーダンス回路２０は、光半導体スイッチ１０の正極制御端子Ｐ３から制御信号発生源２４を見たインピーダンスを高める役割を果たす。同様に第２インピーダンス回路２２は、光半導体スイッチ１０の負極制御端子Ｐ４から制御信号発生源２４を見たインピーダンスを高める役割を果たす。

もし、第１インピーダンス回路２０および第２インピーダンス回路２２を設けなければ、正極制御端子Ｐ３および負極制御端子Ｐ４は高周波的に接地とみなされるため、信号経路１６には寄生容量Ｃｐがシャントキャパシタとして直接的に寄与する。これに対して、図２に示すように第１インピーダンス回路２０および第２インピーダンス回路２２を設けることにより、信号経路１６は、寄生容量Ｃｐおよび第１インピーダンス回路２０もしくは寄生容量Ｃｐおよび第２インピーダンス回路２２を介して接地されることになる。つまり第１インピーダンス回路２０および第２インピーダンス回路２２は、カップリング容量Ｃｃを介した信号経路１６と接地の容量結合を低減する機能を果たす。第１インピーダンス回路２０および第２インピーダンス回路２２の高周波成分のインピーダンスを適切に設計することにより、信号経路１６の対接地容量を低減することができ、ピンカード１００の高周波特性を改善することができる。

ＤＣ試験を行う際には、第２スイッチＳＷ２がオン、第１スイッチＳＷ１がオフされる。また交流試験ユニット３０は、オフ容量Ｃｏｆｆを通過しうる信号を発生させないように制御される（サイレント状態）。具体的にはドライバＤＲをディスイネーブル状態とし、所定の一定レベルの電圧を出力させるか、もしくはその出力をハイインピーダンスとすればよい。

このように、実施の形態によれば、高周波特性に優れたピンカード１００を、安価な光半導体スイッチを用いて提供することができる。

続いて第１インピーダンス回路２０および第２インピーダンス回路２２の構成例を説明する。上述のように、第１インピーダンス回路２０および第２インピーダンス回路２２は、信号経路１６のＧＨｚ帯域における対接地インピーダンス（シャント成分）が十分に高くなるように設計すればよい。

第１インピーダンス回路２０および第２インピーダンス回路２２は同様に構成することが望ましい。図２では、第１インピーダンス回路２０および第２インピーダンス回路２２はそれぞれ、制御信号の経路に直列に設けられたフェライトビーズＬ１０および抵抗素子Ｒ１０を含む。

フェライトビーズＬ１０は、低周波成分に対してインダクタンスとして、高周波成分に対して抵抗として作用する。たとえばフェライトビーズＬ１０としては、１〜１０ＧＨｚにおけるインピーダンスが、１００Ω〜１ＭΩであるものを利用するとよい。

抵抗素子Ｒ１０は、制御信号Ｖｃｎｔの電流の制限用に設けられる。したがって抵抗素子Ｒ１０の抵抗値は、正極制御端子Ｐ３および負極制御端子Ｐ４に印加すべき制御信号Ｖｃｎｔの電流が光半導体スイッチ１０の仕様を満たすように決定すればよい。

数ＧＨｚの周波数帯域に着目すると、信号経路１６は、カップリング容量Ｃｃ１、インダクタＬ３、フェライトビーズＬ１０の抵抗成分、抵抗素子Ｒ１０を介して接地される。したがって上記範囲の抵抗値を有するフェライトビーズＬ１０を用いることにより、カップリング容量Ｃｃ１が信号経路１６に及ぼす影響を低減することができ、高周波特性を改善することができる。

この構成によれば、抵抗素子によって光半導体スイッチに対する制御信号の振幅を制御でき、フェライトビーズによってカップリング容量Ｃｃの影響を低減することができる。つまり、回路設計の自由度を高めることができる。

フェライトビーズＬ１０に代えて、一般的なインダクタンス素子を用いてもよい。また、フェライトビーズＬ１０やインダクタンス素子と並列に、抵抗素子を設けてもよい。

あるいは、第１インピーダンス回路２０および第２インピーダンス回路２２はそれぞれ、抵抗素子のみを含んでもよい。抵抗素子Ｒ１０の抵抗値を、光半導体スイッチ１０に与えられる制御信号Ｖｃｎｔの振幅が最適となるように決定した場合に、その抵抗値が寄生容量Ｃｃ１、Ｃｃ２の影響を低減するのに足る十分大きな値を有する場合には、フェライトビーズやインダクタを省略することができる。この場合、装置を簡素化、低コスト化することができる。

このように、実施の形態に係るピンカード１００によれば、制御信号Ｖｃｎｔ＋、Ｖｃｎｔ−それぞれの信号経路にインピーダンス回路を設け、信号経路１６の対接地容量（シャント容量）を低減することにより、非常に優れた高周波特性を実現できる。この実施の形態によれば、高価なＭＥＭＳスイッチが不要となるため、試験装置２のコストを下げることができる。このメリットは、数千チャンネルを備える量産対応の試験装置において顕著となる。

図３は、図２のピンカード１００の、光半導体スイッチ１０および第１インピーダンス回路２０、第２インピーダンス回路２２の周辺のレイアウト図である。

光半導体スイッチ１０、第１インピーダンス回路２０、第２インピーダンス回路２２は、高周波材からなる多層基板上にレイアウトされる。第１端子Ｐ１は、マイクロストリップラインＭＳＬ１を介して交流試験ユニット３０と接続される。第２端子Ｐ２は、マイクロストリップラインＭＳＬ２を介してＩ／Ｏ端子Ｐｉｏと接続される。

マイクロストリップラインＭＳＬ１、ＭＳＬ２は、それぞれ特性インピーダンスが５０Ωとなるように線幅、誘電体層の厚みなどが設計されている。

一方、正極制御端子Ｐ３は、パターンラインＰＬ１を介して制御信号発生源２４と接続される。同様に負極制御端子Ｐ４は、パターンラインＰＬ２を介して制御信号発生源２４と接続される。パターンラインＰＬ１、ＰＬ２それぞれの経路上には、１００５サイズ、あるいは０６０３サイズのフェライトビーズＬ１０、抵抗素子Ｒ１０が直列に配置される。

上述のように、信号経路１６に対する対接地容量は、光半導体スイッチ１０の高周波特性を悪化させる。そこで図３の基板は、以下のような配慮を払って設計されている。

マイクロストリップラインＭＳＬ１、ＭＳＬ２およびそれと対向するグランド層（不図示）の間の誘電体層の厚みｄは、十分に厚く形成される。具体的には、誘電体層の厚みｄは、０．３ｍｍ以上、より好ましくは０．５ｍ以上となるように設計される。これは、一般的なＧＨｚ帯の高周波回路におけるマイクロストリップラインの誘電体層の厚みに比べて非常に大きい。

光半導体スイッチ１０や第１インピーダンス回路２０、第２インピーダンス回路２２の各部品は、このグランド層との間に寄生容量を形成する。たとえば、光半導体スイッチ１０の第１端子Ｐ１〜負極制御端子Ｐ４それぞれとグランド層との間には寄生容量Ｃｐ１〜Ｃｐ４が形成される。またフェライトビーズＬ１０とグランド層、抵抗素子Ｒ１０とグランド層、あるいはパターン配線ＰＬ１、ＰＬ２とグランド層の間にも、それぞれ寄生容量Ｃｐ５〜Ｃ８が形成される。

これらの寄生容量Ｃｐ１〜Ｃｐ８は、いずれも信号経路１６の対接地容量（シャントキャパシタ）として寄与し、それらの容量値は誘電体層の厚みｄに反比例する。そこでｄ＞０．５ｍｍを満たすように設計することにより、寄生容量Ｃｐ１〜Ｃｐ６が数ＧＨｚ帯の信号に及ぼす影響を十分に小さくすることができ、高周波特性の悪化を防止することができる。

誘電体層の厚みの影響を検証するために、２種類の高周波基板を比較する。
図４（ａ）、（ｂ）は、光半導体スイッチ１０がマウントされる２種類の高周波基板の断面図を示す。高周波基板は、比誘電率εｒが３．５〜３．７程度の誘電体層と、銅の配線層が積層される。図４（ａ）では、誘電体層の厚みｄは０．３３５ｍｍ、図４（ｂ）では０．５７０ｍｍである。マイクロストリップラインＭＳＬの線幅Ｗは、その特性インピーダンスが５０Ωとなるように設計されており、図４（ａ）では０．４ｍｍ、図４（ｂ）では１．１４ｍｍである。

誘電体層の厚みｄをなるべく厚くすることにより、各箇所における寄生容量Ｃｐ、すなわち信号経路１６の対接地容量が低減され、高周波特性が改善することができる。

図５は、光半導体スイッチ１０の第１端子Ｐ１と第２端子Ｐ２の間の通過特性（挿入損失）を示す図である。実線（I）は、図２のピンカード１００において、図４（ｂ）の基板を用いた場合の特性を示す。実線（II）は、第１インピーダンス回路２０および第２インピーダンス回路２２が設けられず、かつ図４（ａ）の誘電体層の薄い基板を用いた従来のピンカードの特性を示す。

実線（II）を参照すると、第１インピーダンス回路２０および第２インピーダンス回路２２を設けずに、光半導体スイッチ１０単体を利用した場合、そのカットオフ周波数（３ｄＢ減衰）は４ＧＨｚとなり、数Ｇｂｐｓのパターン信号を通過させることができない。
これに対して実線（I）に示すように、第１インピーダンス回路２０および第２インピーダンス回路２２を設け、誘電体層の厚い基板を用いることにより、周波数帯域（３ｄＢ減衰）を２倍以上拡大することができる。

なお、厚みｄ＝０．３３５ｍｍにて設計した場合であっても、第１インピーダンス回路２０および第２インピーダンス回路２２を設けることにより、図５の実線（II）で示される従来のピンカードよりも広い周波数帯域を実現することができる。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

第１インピーダンス回路２０および第２インピーダンス回路２２はそれぞれ、バラクタ等の容量可変素子を備えてもよい。容量可変素子は、フェライトビーズＬ１０や抵抗素子Ｒ１０に対してシャント容量として、言い換えれば寄生容量Ｃｐと並列に接続される。あるいは容量可変素子の一端を第１インピーダンス回路２０の経路上のノードに、その他端を第２インピーダンス回路２２の経路上のノードに接続してもよい。この変形例によれば、容量可変素子の容量値を切りかえることにより、光半導体スイッチ１０の通過帯域を意図的に切りかえることができる。

実施の形態では、光半導体スイッチ１０およびその周辺回路がピンカード１００に実装される場合を説明したが、本発明はそれに限定されない。すなわち、光半導体スイッチ１０および周辺回路は、ピンカードのように試験装置本体と着脱可能に構成される必要はなく、その他の回路ブロックと一体に構成されてもよい。

実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。

１…ＤＵＴ、２…試験装置、１００…ピンカード、Ｐｉｏ…Ｉ／Ｏ端子、ＤＲ…ドライバ、ＴＣＰ…タイミングコンパレータ、１０…光半導体スイッチ、１０ａ…１次側回路、１０ｂ…２次側回路、１２…フォトトランジスタ、１４…発光ダイオード、１６…信号経路、Ｌ１，Ｌ２，Ｌ３，Ｌ４…インダクタ、Ｃｃ…カップリング容量、Ｐ１…第１端子、Ｐ２…第２端子、Ｐ３…正極制御端子、Ｐ４…負極制御端子、２０…第１インピーダンス回路、２２…第２インピーダンス回路、Ｌ１０…フェライトビーズ、Ｒ１０…抵抗素子、２４…制御信号発生源、３０…交流試験ユニット、４０…直流試験ユニット、ＳＷ１…第１スイッチ、ＳＷ２…第２スイッチ。

本発明は半導体試験装置に利用できる。

Claims

被試験デバイスと接続されるべき入出力端子と、
前記被試験デバイスの直流試験を行う直流試験ユニットと、
その第１端子が前記被試験デバイスの交流試験を行うための交流試験ユニットと接続され、その第２端子が前記入出力端子および前記被試験デバイスの直流試験を行う直流試験ユニットと接続され、その正および負の制御端子に入力される制御信号に応じて、前記第１端子と前記第２端子の間の導通、遮断状態が切りかえ可能に構成された光半導体スイッチと、
前記光半導体スイッチの前記正の制御端子に対する前記制御信号の信号経路に設けられた第１インピーダンス回路と、
前記光半導体スイッチの前記負の制御端子に対する前記制御信号の信号経路に設けられた第２インピーダンス回路と、
を備え、
前記第１、第２インピーダンス回路の少なくとも一方は、直列または並列に設けられたフェライトビーズおよび抵抗素子を含むことを特徴とするピンカード。
前記フェライトビーズの１〜１０ＧＨｚにおけるインピーダンスは、１００Ω〜１ＭΩであることを特徴とする請求項１に記載のピンカード。
被試験デバイスと接続されるべき入出力端子と、
前記被試験デバイスの直流試験を行う直流試験ユニットと、
その第１端子が前記被試験デバイスの交流試験を行うための交流試験ユニットと接続され、その第２端子が前記入出力端子および前記被試験デバイスの直流試験を行う直流試験ユニットと接続され、その正および負の制御端子に入力される制御信号に応じて、前記第１端子と前記第２端子の間の導通、遮断状態が切りかえ可能に構成された光半導体スイッチと、
前記光半導体スイッチの前記正の制御端子に対する前記制御信号の信号経路に設けられた第１インピーダンス回路と、
前記光半導体スイッチの前記負の制御端子に対する前記制御信号の信号経路に設けられた第２インピーダンス回路と、
を備え、
前記第１インピーダンス回路および前記第２インピーダンス回路の少なくとも一方は、容量可変素子を含み、
本ピンカードの通過帯域は、前記容量可変素子の容量値に応じて制御可能であることを特徴とするピンカード。
直流試験を行う際には、光半導体スイッチを遮断状態とするとともに前記交流試験ユニットをサイレントな状態に制御することを特徴とする請求項１から３のいずれかに記載のピンカード。
請求項１から４のいずれかに記載のピンカードを備えることを特徴とする試験装置。
被試験デバイスと接続されるべき入出力端子と、
前記被試験デバイスの交流試験を行う交流試験ユニットと、
前記被試験デバイスの直流試験を行う直流試験ユニットと、
その第１端子が前記交流試験ユニットと接続され、その第２端子が前記入出力端子と接続され、その正および負の制御端子に入力される制御信号に応じて、前記第１端子と前記第２端子の間の導通、遮断状態が切りかえ可能に構成された光半導体スイッチと、
前記光半導体スイッチの前記正の制御端子に対する前記制御信号の信号経路に設けられた第１インピーダンス回路と、
前記光半導体スイッチの前記負の制御端子に対する前記制御信号の信号経路に設けられた第２インピーダンス回路と、
を備え、
前記第１、第２インピーダンス回路の少なくとも一方は、直列または並列に設けられたフェライトビーズおよび抵抗素子を含むことを特徴とする試験装置。
被試験デバイスと接続されるべき入出力端子と、
前記被試験デバイスの交流試験を行う交流試験ユニットと、
前記被試験デバイスの直流試験を行う直流試験ユニットと、
その第１端子が前記交流試験ユニットと接続され、その第２端子が前記入出力端子と接続され、その正および負の制御端子に入力される制御信号に応じて、前記第１端子と前記第２端子の間の導通、遮断状態が切りかえ可能に構成された光半導体スイッチと、
前記光半導体スイッチの前記正の制御端子に対する前記制御信号の信号経路に設けられた第１インピーダンス回路と、
前記光半導体スイッチの前記負の制御端子に対する前記制御信号の信号経路に設けられた第２インピーダンス回路と、
を備え、
前記第１インピーダンス回路および前記第２インピーダンス回路の少なくとも一方は、容量可変素子を含み、
本試験装置の通過帯域は、前記容量可変素子の容量値に応じて制御可能であることを特徴とする試験装置。