JPH08204532A - スイッチング回路 - Google Patents
スイッチング回路Info
- Publication number
- JPH08204532A JPH08204532A JP7027327A JP2732795A JPH08204532A JP H08204532 A JPH08204532 A JP H08204532A JP 7027327 A JP7027327 A JP 7027327A JP 2732795 A JP2732795 A JP 2732795A JP H08204532 A JPH08204532 A JP H08204532A
- Authority
- JP
- Japan
- Prior art keywords
- current
- switching
- switching element
- resistor
- turned
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 スイッチング素子のターンオン時間を増大さ
せずに低消費電流を実現することができるスイッチング
回路を提供する。 【構成】 スイッチング素子に制御電流を流してスイッ
チング制御を行うスイッチング回路であって、スイッチ
ング信号に従って上記スイッチング素子に上記制御電流
が供給される第１の状態と上記スイッチング素子に上記
制御電流が供給されない第２の状態とに切り替えるため
のＦＥＴと、上記第１の状態において上記制御電流を充
電すると共に上記第２の状態において上記充電した制御
電流を放電電流として放電するためのコンデンサと、上
記第１の状態において上記制御電流の値を大きくする様
に小さな値に設定された第１の抵抗と、上記第２の状態
において上記放電電流の値を小さくする様に大きな値に
設定された第２の抵抗とを具備する構成となっている。
せずに低消費電流を実現することができるスイッチング
回路を提供する。 【構成】 スイッチング素子に制御電流を流してスイッ
チング制御を行うスイッチング回路であって、スイッチ
ング信号に従って上記スイッチング素子に上記制御電流
が供給される第１の状態と上記スイッチング素子に上記
制御電流が供給されない第２の状態とに切り替えるため
のＦＥＴと、上記第１の状態において上記制御電流を充
電すると共に上記第２の状態において上記充電した制御
電流を放電電流として放電するためのコンデンサと、上
記第１の状態において上記制御電流の値を大きくする様
に小さな値に設定された第１の抵抗と、上記第２の状態
において上記放電電流の値を小さくする様に大きな値に
設定された第２の抵抗とを具備する構成となっている。
Description
【０００１】
【産業上の利用分野】本発明は、フォトモスリレー等の
スイッチング素子を用いたスイッチング回路に関し、特
に、上記スイッチング素子のターンオン時間を増大させ
ずに低消費電流を実現することができるスイッチング回
路に関する。
スイッチング素子を用いたスイッチング回路に関し、特
に、上記スイッチング素子のターンオン時間を増大させ
ずに低消費電流を実現することができるスイッチング回
路に関する。
【０００２】
【従来技術】一般に、ＦＥＴやフォトモスリレー等のス
イッチング素子を組み合わせてスイッチング制御を行う
スイッチング回路が知られている。図３に上述の如き従
来のスイッチング回路の回路図を示す。図３に示す様
に、この従来のスイッチング回路は、＋Ｖボルトの電源
線１に接続された電界効果トランジスタ（ＦＥＴ）２
と、上記ＦＥＴ２に接続された抵抗Ｒと、上記抵抗Ｒお
よびアース３間に接続されたスイッチング素子４（フォ
トモスリレー）とを有している。そして、上記ＦＥＴ２
のドレイン側が上記電源線１に接続され、ソース側が上
記抵抗Ｒに接続されると共に、上記ＦＥＴ２のゲート側
にはＯＮ／ＯＦＦのスイッチング信号が供給される様に
なっている。
イッチング素子を組み合わせてスイッチング制御を行う
スイッチング回路が知られている。図３に上述の如き従
来のスイッチング回路の回路図を示す。図３に示す様
に、この従来のスイッチング回路は、＋Ｖボルトの電源
線１に接続された電界効果トランジスタ（ＦＥＴ）２
と、上記ＦＥＴ２に接続された抵抗Ｒと、上記抵抗Ｒお
よびアース３間に接続されたスイッチング素子４（フォ
トモスリレー）とを有している。そして、上記ＦＥＴ２
のドレイン側が上記電源線１に接続され、ソース側が上
記抵抗Ｒに接続されると共に、上記ＦＥＴ２のゲート側
にはＯＮ／ＯＦＦのスイッチング信号が供給される様に
なっている。
【０００３】また、上記スイッチング素子４は、スイッ
チング制御負荷Ｚを有しており、上記ＦＥＴ２のターン
オン（ターンオフ）により上記電源線１（＋Ｖ）から上
記アース３へ流れる電流Ｉによってターンオンする様に
なっている。従って、上記ＦＥＴ２へ供給されるスイッ
チング信号によって上記ＦＥＴ２がターンオンあるいは
ターンオフし、それに伴って上記スイッチング素子４が
ターンオンあるいはターンオフする様になっている。
チング制御負荷Ｚを有しており、上記ＦＥＴ２のターン
オン（ターンオフ）により上記電源線１（＋Ｖ）から上
記アース３へ流れる電流Ｉによってターンオンする様に
なっている。従って、上記ＦＥＴ２へ供給されるスイッ
チング信号によって上記ＦＥＴ２がターンオンあるいは
ターンオフし、それに伴って上記スイッチング素子４が
ターンオンあるいはターンオフする様になっている。
【０００４】ここで、上記スイッチング素子４のスイッ
チングスピード（ターンオン時間）は、通常上記電流Ｉ
の大きさに依存し、上記電流ＩはＩｃ＝Ｖ／Ｒとなって
いる。従って、上記スイッチング素子４のスイッチング
スピードに重点を置くために上記抵抗Ｒの値を小さく
し、上記電流Ｉの値を大きくすると、上記スイッチング
素子４のスイッチングスピード（ターンオン時間）は短
くなるが上記電流Ｉの消費電流が大きくなってしまう欠
点があった。一方、消費電流の低減に重点を置くため
に、上記抵抗Ｒの値を大きくし上記電流Ｉの値を小さく
すると、今度はスイッチング素子４のターンオン時間が
長くなり、伝搬ひずみの原因となる欠点があった。
チングスピード（ターンオン時間）は、通常上記電流Ｉ
の大きさに依存し、上記電流ＩはＩｃ＝Ｖ／Ｒとなって
いる。従って、上記スイッチング素子４のスイッチング
スピードに重点を置くために上記抵抗Ｒの値を小さく
し、上記電流Ｉの値を大きくすると、上記スイッチング
素子４のスイッチングスピード（ターンオン時間）は短
くなるが上記電流Ｉの消費電流が大きくなってしまう欠
点があった。一方、消費電流の低減に重点を置くため
に、上記抵抗Ｒの値を大きくし上記電流Ｉの値を小さく
すると、今度はスイッチング素子４のターンオン時間が
長くなり、伝搬ひずみの原因となる欠点があった。
【０００５】
【目的】本発明は、上記事情に鑑みてなされたものであ
って、スイッチング素子のターンオン時間を増大させず
に低消費電流を実現することができるスイッチング回路
を提供することを目的とする。
って、スイッチング素子のターンオン時間を増大させず
に低消費電流を実現することができるスイッチング回路
を提供することを目的とする。
【０００６】
【発明の概要】上記目的を達成するため、本発明は、ス
イッチング素子に電流を流してスイッチング制御を行う
スイッチング回路であって、スイッチング信号に従って
上記スイッチング素子に上記電流が供給される第１の状
態と上記スイッチング素子に上記電流が供給されない第
２の状態とに切り替えるための切り替え手段と、上記第
１の状態において上記制御電流を充電すると共に上記第
２の状態において上記充電した電流を放電するための充
放電手段と、上記第１の状態において上記電流の値を大
きくする様に設定された第１の負荷と、上記第２の状態
において上記電流の値を小さくする様に設定された第２
の負荷とを具備すること、上記第１の負荷が小さな値に
設定され、上記第２の負荷が大きな値に設定されている
こと、上記充放電手段の放電時間を短くするために、さ
らに別の放電経路が設けられていることを特徴とする。
イッチング素子に電流を流してスイッチング制御を行う
スイッチング回路であって、スイッチング信号に従って
上記スイッチング素子に上記電流が供給される第１の状
態と上記スイッチング素子に上記電流が供給されない第
２の状態とに切り替えるための切り替え手段と、上記第
１の状態において上記制御電流を充電すると共に上記第
２の状態において上記充電した電流を放電するための充
放電手段と、上記第１の状態において上記電流の値を大
きくする様に設定された第１の負荷と、上記第２の状態
において上記電流の値を小さくする様に設定された第２
の負荷とを具備すること、上記第１の負荷が小さな値に
設定され、上記第２の負荷が大きな値に設定されている
こと、上記充放電手段の放電時間を短くするために、さ
らに別の放電経路が設けられていることを特徴とする。
【０００７】
【実施例】以下、本発明を図示した実施例に基づいて説
明する。図１は、本発明によるスイッチング回路の一実
施例を示す回路図である。図１に示す様に、このスイッ
チング回路は、＋Ｖボルトの電源線１に接続された第１
のＦＥＴ５と、上記第１のＦＥＴ５に接続された第１の
抵抗Ｒ1 と、上記第１の抵抗Ｒ1 に接続されたスイッチ
ング素子４と、上記スイッチング素子４およびアース３
間に接続された第２の抵抗Ｒ2 と、上記スイッチング素
子４およびアース３間に接続されたコンデンサＣとを有
している。
明する。図１は、本発明によるスイッチング回路の一実
施例を示す回路図である。図１に示す様に、このスイッ
チング回路は、＋Ｖボルトの電源線１に接続された第１
のＦＥＴ５と、上記第１のＦＥＴ５に接続された第１の
抵抗Ｒ1 と、上記第１の抵抗Ｒ1 に接続されたスイッチ
ング素子４と、上記スイッチング素子４およびアース３
間に接続された第２の抵抗Ｒ2 と、上記スイッチング素
子４およびアース３間に接続されたコンデンサＣとを有
している。
【０００８】そして、上記第１のＦＥＴ５のドレイン側
が上記電源線１に接続され、ソース側が上記第１の抵抗
Ｒ1 に接続されると共に、上記第１のＦＥＴ５のゲート
側にはＯＮ／ＯＦＦのスイッチング信号が供給される様
になっている。また、上記スイッチング素子４は、スイ
ッチング制御負荷Ｚを有しており、後述する電流Ｉによ
ってターンオンする様になっている。
が上記電源線１に接続され、ソース側が上記第１の抵抗
Ｒ1 に接続されると共に、上記第１のＦＥＴ５のゲート
側にはＯＮ／ＯＦＦのスイッチング信号が供給される様
になっている。また、上記スイッチング素子４は、スイ
ッチング制御負荷Ｚを有しており、後述する電流Ｉによ
ってターンオンする様になっている。
【０００９】ここで、上記第１の抵抗Ｒ1 の値と上記第
２の抵抗Ｒ2 の値とコンデンサＣの値は以下の様に設定
されている。即ち、上記第１の抵抗Ｒ1 の値は上記スイ
ッチング素子４が高速にターンオンできる様に小さい値
となっており、上記第２の抵抗Ｒ２の値は、消費電流が
小さくなる様に大きい値となっている（すなわち、Ｒ1
≪Ｒ2 となっている）。また、上記コンデンサＣの値
は、上記スイッチング素子４のターンオン完了後にチャ
ージが完了する値となっている。上記設定値の例として
は、上記スイッチング素子４がＩ＝５ｍＡ〜１００ｍＡ
の範囲で使用可能とし、上記電源線１より５Ｖの電圧を
印加する場合、上記第１の抵抗Ｒ1 および第２の抵抗Ｒ
2 は次のように設定する。尚、上記スイッチング制御負
荷Ｚのインピーダンスはゼロと仮定する。 Ｒ1 ＝Ｖ／Ｉ＝５／０．１＝５０Ω（Ｉ＝１００ｍＡ） Ｒ2 ＝Ｖ／Ｉ−Ｒ1 ＝（５／０．００５）−５０＝９５
０Ω（Ｉ＝５ｍＡ） 次に、上記構成のスイッチング回路の動作を説明する。
先ず上記ＯＮ／ＯＦＦのスイッチング信号により上記第
１のＦＥＴ５がオンすると、上記電源線１から電流Ｉが
流れる。この電流Ｉは、抵抗Ｒ1 、スイッチング制御負
荷Ｚを通ってコンデンサＣに流れ込む（矢印イ）。この
電流Ｉによって上記スイッチング素子４はターンオンす
る。ここで、上記電流Ｉは抵抗Ｒ1 が小さい植になって
いるので大電流となり、上記スイッチング素子のターン
オン時間は短くなる。上記設定例では、上記電流Ｉは１
００ｍＡとなる。
２の抵抗Ｒ2 の値とコンデンサＣの値は以下の様に設定
されている。即ち、上記第１の抵抗Ｒ1 の値は上記スイ
ッチング素子４が高速にターンオンできる様に小さい値
となっており、上記第２の抵抗Ｒ２の値は、消費電流が
小さくなる様に大きい値となっている（すなわち、Ｒ1
≪Ｒ2 となっている）。また、上記コンデンサＣの値
は、上記スイッチング素子４のターンオン完了後にチャ
ージが完了する値となっている。上記設定値の例として
は、上記スイッチング素子４がＩ＝５ｍＡ〜１００ｍＡ
の範囲で使用可能とし、上記電源線１より５Ｖの電圧を
印加する場合、上記第１の抵抗Ｒ1 および第２の抵抗Ｒ
2 は次のように設定する。尚、上記スイッチング制御負
荷Ｚのインピーダンスはゼロと仮定する。 Ｒ1 ＝Ｖ／Ｉ＝５／０．１＝５０Ω（Ｉ＝１００ｍＡ） Ｒ2 ＝Ｖ／Ｉ−Ｒ1 ＝（５／０．００５）−５０＝９５
０Ω（Ｉ＝５ｍＡ） 次に、上記構成のスイッチング回路の動作を説明する。
先ず上記ＯＮ／ＯＦＦのスイッチング信号により上記第
１のＦＥＴ５がオンすると、上記電源線１から電流Ｉが
流れる。この電流Ｉは、抵抗Ｒ1 、スイッチング制御負
荷Ｚを通ってコンデンサＣに流れ込む（矢印イ）。この
電流Ｉによって上記スイッチング素子４はターンオンす
る。ここで、上記電流Ｉは抵抗Ｒ1 が小さい植になって
いるので大電流となり、上記スイッチング素子のターン
オン時間は短くなる。上記設定例では、上記電流Ｉは１
００ｍＡとなる。
【００１０】上記コンデンサＣは、急速にチャージされ
て上記スイッチング素子４がターンオン完了後にチャー
ジ完了し、このとき電流Ｉが抵抗Ｒ2 を通って流れるよ
うになる。すなわち、電流Ｉは電源線１から抵抗Ｒ1 、
スイッチング制御負荷Ｚ、抵抗Ｒ2 を通ってアース３に
流れる（矢印ロ）。ここで、上記電流Ｉは抵抗Ｒ2 が大
きい値となっているので小電流となり、消費電流は小さ
くなる。上記設定例では、上記電流Ｉは５ｍＡとなる。
て上記スイッチング素子４がターンオン完了後にチャー
ジ完了し、このとき電流Ｉが抵抗Ｒ2 を通って流れるよ
うになる。すなわち、電流Ｉは電源線１から抵抗Ｒ1 、
スイッチング制御負荷Ｚ、抵抗Ｒ2 を通ってアース３に
流れる（矢印ロ）。ここで、上記電流Ｉは抵抗Ｒ2 が大
きい値となっているので小電流となり、消費電流は小さ
くなる。上記設定例では、上記電流Ｉは５ｍＡとなる。
【００１１】次に、上記ＯＮ／ＯＦＦのスイッチング信
号により上記第１のＦＥＴ５がオフすると、上記電源線
１から電流は供給されないので、スイッチング素子４が
切り替わってターンオフする。それと同時に、上記充電
されたコンデンサＣは放電し、その放電電流ＩＣは抵抗
Ｒ2 を介して上記アース３に流れる（矢印ハ）。従っ
て、再び上記ＯＮ／ＯＦＦのスイッチング信号が切り替
わって電流Ｉが流れても、該電流ＩはコンデンサＣに流
れこむので上記スイッチング素子４に大電流を供給する
ことができる。このように上記実施例では、上記スイッ
チング素子のターンオン時間を増大させずに低消費電流
を実現することができる。
号により上記第１のＦＥＴ５がオフすると、上記電源線
１から電流は供給されないので、スイッチング素子４が
切り替わってターンオフする。それと同時に、上記充電
されたコンデンサＣは放電し、その放電電流ＩＣは抵抗
Ｒ2 を介して上記アース３に流れる（矢印ハ）。従っ
て、再び上記ＯＮ／ＯＦＦのスイッチング信号が切り替
わって電流Ｉが流れても、該電流ＩはコンデンサＣに流
れこむので上記スイッチング素子４に大電流を供給する
ことができる。このように上記実施例では、上記スイッ
チング素子のターンオン時間を増大させずに低消費電流
を実現することができる。
【００１２】次に、上記実施例の変形実施例について図
２を参考にして説明する。上記実施例において上記ＯＮ
／ＯＦＦのカイッチング信号の切り替わりが速い場合に
は、コンデンサＣの放電が完了しないうちにＦＥＴがオ
ンになって電流Ｉが流れ、このときスイッチング素子４
のターンオンの途中でコンデンサＣの充電が完了し、電
流が抵抗Ｒ2 側に流れる。すなわち、スイッチング素子
のターンオンの途中で電流Ｉが小電流となってしまうの
でスイッチング素子のターンオン時間が差ほど短くなら
ないという問題を有する。
２を参考にして説明する。上記実施例において上記ＯＮ
／ＯＦＦのカイッチング信号の切り替わりが速い場合に
は、コンデンサＣの放電が完了しないうちにＦＥＴがオ
ンになって電流Ｉが流れ、このときスイッチング素子４
のターンオンの途中でコンデンサＣの充電が完了し、電
流が抵抗Ｒ2 側に流れる。すなわち、スイッチング素子
のターンオンの途中で電流Ｉが小電流となってしまうの
でスイッチング素子のターンオン時間が差ほど短くなら
ないという問題を有する。
【００１３】この変形実施例は、上記ＯＮ／ＯＦＦのス
テッチング信号の切り替わりが速い場合、（放電時間が
短い場合）でも上記コンデンサＣが完全放電できるよう
にしたもので、上記第１のＦＥＴ５と逆の導電型の第２
のＦＥＴ６を設けると共に、上記コンデンサＣから上記
第１の抵抗Ｒ1 へ上記スイッチング素子４をバイアスし
て放電電流ＩＣが流れる向きにダイオードＤを順方向接
続して設けた構成となっている。
テッチング信号の切り替わりが速い場合、（放電時間が
短い場合）でも上記コンデンサＣが完全放電できるよう
にしたもので、上記第１のＦＥＴ５と逆の導電型の第２
のＦＥＴ６を設けると共に、上記コンデンサＣから上記
第１の抵抗Ｒ1 へ上記スイッチング素子４をバイアスし
て放電電流ＩＣが流れる向きにダイオードＤを順方向接
続して設けた構成となっている。
【００１４】そして上記第２のＦＥＴ６のソース側が上
記アース３に接続されると共に、ゲート側にはＯＮ／Ｏ
ＦＦのスイッチング信号（上記第１のＦＥＴ５に供給さ
れるＯＮ／ＯＦＦのスイッチング信号と同じであるが、
上記第１および第２のＦＥＴ５、６は逆導電型であるの
でＯＮ／ＯＦＦ動作は逆となる）が供給されるようにな
っている。
記アース３に接続されると共に、ゲート側にはＯＮ／Ｏ
ＦＦのスイッチング信号（上記第１のＦＥＴ５に供給さ
れるＯＮ／ＯＦＦのスイッチング信号と同じであるが、
上記第１および第２のＦＥＴ５、６は逆導電型であるの
でＯＮ／ＯＦＦ動作は逆となる）が供給されるようにな
っている。
【００１５】この図２に示す変形例では、上記スイッチ
ング素子４がターンオンする場合の動作としては上記第
１および第２のＦＥＴ５、６に上記ＯＮ／ＯＦＦのスイ
ッチング信号が供給されるので、上記第１のＦＥＴはオ
ンとなり、上記第２のＦＥＴはオフとなる。従って、上
述した実施例と全く同じ動作を行って上記スイッチング
素子４がターンオンする。
ング素子４がターンオンする場合の動作としては上記第
１および第２のＦＥＴ５、６に上記ＯＮ／ＯＦＦのスイ
ッチング信号が供給されるので、上記第１のＦＥＴはオ
ンとなり、上記第２のＦＥＴはオフとなる。従って、上
述した実施例と全く同じ動作を行って上記スイッチング
素子４がターンオンする。
【００１６】次に上記スイッチング素子４がターンオフ
する場合は、上記ＯＦＦ／ＯＮのスイッチング信号が供
給されて上記第１のスイッチング信号がオフとなり、上
記第２のスイッチング信号がオンとなり、よってスイッ
チング素子４が切り替わってターンオフする。それと同
時に、上記充電されたコンデンサＣは放電し、その放電
電流ＩＣは抵抗Ｒ2 を介して上記アース３に流れる（矢
印ハ）と共に、別の放電経路として上記コンデンサＣよ
り上記ダイオードＤ、第１の抵抗Ｒ1 、第２のＦＥＴ６
を介して上記アース３に流れる（矢印ニ）。すなわち、
この変形実施例の場合、放電電流ＩＣが２経路を通って
放電されるのでコンデンサＣの放電時間が短くてすむ。
従って、この変形実施例によれば、前記実施例の効果に
加えて、上記スイッチング素子４の切り替わりが非常に
速く、放電時間が非常に短い場合にも、完全放電でき
る。
する場合は、上記ＯＦＦ／ＯＮのスイッチング信号が供
給されて上記第１のスイッチング信号がオフとなり、上
記第２のスイッチング信号がオンとなり、よってスイッ
チング素子４が切り替わってターンオフする。それと同
時に、上記充電されたコンデンサＣは放電し、その放電
電流ＩＣは抵抗Ｒ2 を介して上記アース３に流れる（矢
印ハ）と共に、別の放電経路として上記コンデンサＣよ
り上記ダイオードＤ、第１の抵抗Ｒ1 、第２のＦＥＴ６
を介して上記アース３に流れる（矢印ニ）。すなわち、
この変形実施例の場合、放電電流ＩＣが２経路を通って
放電されるのでコンデンサＣの放電時間が短くてすむ。
従って、この変形実施例によれば、前記実施例の効果に
加えて、上記スイッチング素子４の切り替わりが非常に
速く、放電時間が非常に短い場合にも、完全放電でき
る。
【００１７】
【発明の効果】本発明は、以上説明したように、スイッ
チング素子のターンオン時間を短くするためにスイッチ
ング素子がターンオンするときは大電流を供給し、また
消費電流を小さくするためにターンオン完了後は小電流
を供給するようにしたので、スイッチング素子のターン
オン時間の高速化提唱時電力かを同時に実現することが
でき、従来のようなターンオン時間または消費電力のい
ずれかに比重をおいた設計から脱却できる。
チング素子のターンオン時間を短くするためにスイッチ
ング素子がターンオンするときは大電流を供給し、また
消費電流を小さくするためにターンオン完了後は小電流
を供給するようにしたので、スイッチング素子のターン
オン時間の高速化提唱時電力かを同時に実現することが
でき、従来のようなターンオン時間または消費電力のい
ずれかに比重をおいた設計から脱却できる。
【図１】本発明によるスイッチング回路の一実施例を示
す回路図である。
す回路図である。
【図２】図１に示したスイッチング回路の変形例の回路
図である。
図である。
【図３】従来のスイッチング回路の回路図である。
１…電源線、 ２…ＦＥ
Ｔ、３…アース、 ４…ス
イッチング素子、５、６…第１および第２のＦＥＴ、
Ｃ…コンデンサ、Ｄ…ダイオード、
Ｒ…抵抗、Ｒ1 、Ｒ2 …第１および第２の
抵抗、 Ｚ…スイッチング制御負荷。
Ｔ、３…アース、 ４…ス
イッチング素子、５、６…第１および第２のＦＥＴ、
Ｃ…コンデンサ、Ｄ…ダイオード、
Ｒ…抵抗、Ｒ1 、Ｒ2 …第１および第２の
抵抗、 Ｚ…スイッチング制御負荷。
Claims (3)
- 【請求項１】 スイッチング素子に電流を流してスイッ
チング制御を行うスイッチング回路であって、スイッチ
ング信号に従って上記スイッチング素子に上記電流が供
給される第１の状態と上記スイッチング素子に上記電流
が供給されない第２の状態とに切り替えるための切り替
え手段と、上記第１の状態において上記制御電流を充電
すると共に上記第２の状態において上記充電した電流を
放電するための充放電手段と、上記第１の状態において
上記電流の値を大きくする様に設定された第１の負荷
と、上記第２の状態において上記電流の値を小さくする
様に設定された第２の負荷とを具備することを特徴とす
るスイッチング回路。 - 【請求項２】 上記第１の負荷が小さな値に設定され、
上記第２の負荷が大きな値に設定されていることを特徴
とする請求項１に記載のスイッチング回路。 - 【請求項３】 上記充放電手段の放電時間を短くするた
めに、さらに別の放電経路が設けられていることを特徴
とする請求項１に記載のスイッチング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7027327A JPH08204532A (ja) | 1995-01-23 | 1995-01-23 | スイッチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7027327A JPH08204532A (ja) | 1995-01-23 | 1995-01-23 | スイッチング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08204532A true JPH08204532A (ja) | 1996-08-09 |
Family
ID=12217985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7027327A Pending JPH08204532A (ja) | 1995-01-23 | 1995-01-23 | スイッチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08204532A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011132225A1 (ja) * | 2010-04-22 | 2011-10-27 | 株式会社アドバンテスト | ピンカードおよびそれを用いた試験装置 |
-
1995
- 1995-01-23 JP JP7027327A patent/JPH08204532A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011132225A1 (ja) * | 2010-04-22 | 2011-10-27 | 株式会社アドバンテスト | ピンカードおよびそれを用いた試験装置 |
| CN102918407A (zh) * | 2010-04-22 | 2013-02-06 | 株式会社爱德万测试 | Pin卡及使用pin卡的试验装置 |
| US8547124B2 (en) | 2010-04-22 | 2013-10-01 | Advantest Corporation | Pin card |
| KR101407821B1 (ko) * | 2010-04-22 | 2014-06-18 | 가부시키가이샤 어드밴티스트 | 핀 카드 및 이를 이용한 시험장치 |
| JP5629680B2 (ja) * | 2010-04-22 | 2014-11-26 | 株式会社アドバンテスト | ピンカードおよびそれを用いた試験装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| GB1589414A (en) | Fet driver circuits | |
| JPH10209854A (ja) | ボディ電圧制御型半導体集積回路 | |
| EP0130273B1 (en) | Fet driver circuit | |
| JPH09500515A (ja) | ミラーキャパシタを有する出力段を具える集積回路 | |
| JPH053767B2 (ja) | ||
| US5335263A (en) | Power supply switching circuit for a compact portable telephone set | |
| JPH07105706B2 (ja) | 電流切換え式ドライバ回路 | |
| US6335648B1 (en) | Circuit using internal pull-up/pull-down resistor during reset | |
| US4488067A (en) | Tristate driver circuit with low standby power consumption | |
| JP3095102B2 (ja) | 突入電流防止回路 | |
| JPH08204532A (ja) | スイッチング回路 | |
| JP3671635B2 (ja) | ３端子レギュレータ | |
| EP0652641A1 (en) | Slew rate control circuit | |
| JPH05268769A (ja) | Ｈ−ブリッジ復帰再循環回路 | |
| JP4204119B2 (ja) | 誘導負荷をスイッチングするためのスイッチング装置 | |
| JP2607304B2 (ja) | 半導体集積回路装置 | |
| US7012456B1 (en) | Circuit and method for discharging high voltage signals | |
| JP2000152606A (ja) | 制御回路 | |
| JPH06252738A (ja) | プログラム可能な駆動能力を持つ出力バッファ | |
| JP3429969B2 (ja) | バイアス回路 | |
| JPH0670459A (ja) | 電源切換回路 | |
| JP3036556B2 (ja) | Ｎチャンネル形ｆｅｔの駆動制御回路 | |
| JP2690788B2 (ja) | 半導体装置 | |
| JPH056293B2 (ja) | ||
| JPH04372523A (ja) | 電源切り替え回路 |