JPH09500515A - ミラーキャパシタを有する出力段を具える集積回路 - Google Patents

Abstract

(57)【要約】 集積回路は、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１にそれぞれ結合した入力部Ｉ並びにＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを介してそれぞれ接続した第１及び第２電源端子Ｖ_dd及びＶ_ssに接続した出力部を有する出力段を具える。出力部を、ミラーキャパシタＣ_MN及び切替手段Ｎ２，Ｎ３の直列接続部を介して第１ゲートに結合する。ミラーキャパシタは出力部の電圧の増大する速度を制限して、干渉を防止する。切替手段により、論理ローから論理ハイに切り替える前に非導通状態にする。これにより、干渉それ自体が別に発生するミラーキャパシタの突然の放電を防止する。

Description

【発明の詳細な説明】 ミラーキャパシタを有する出力段を具える集積回路 本発明は、第１及び第２電流チャネルの第１及び第２ゲート電極にそれぞれ結 合した入力部並びに前記第１及び第２電流チャネルを介してそれぞれ第１及び第 ２電源端子に接続した出力部を有する出力段を具え、この出力段を、前記入力部 の信号の制御下で、前記第１及び第２電流チャネルをそれぞれ導通状態及び非導 通状態にする第１状態（Ｌ）から前記第１及び第２電流チャネルをそれぞれ非導 通状態及び導通状態にする第２状態（Ｈ）に切り替えるように配置し、前記出力 部を、ミラーキャパシタ及び切替手段の直列接続部を介して前記第１ゲート電極 に結合した集積回路に関するものである。この種の回路は米国特許明細書第5051 625 号から既知である。 この回路の第１電流チャネルはＮＭＯＳトランジスタのチャネルによって形成 され、かつ、第２電流チャネルはＰＭＯＳトランジスタのチャネルによって形成 されている。第１状態すなわち「論理ロー」状態では、ＮＭＯＳトランジスタの チャネルは、第１電源端子に供給されるロー電源電圧を出力部に接続する。第２ 状態すなわち「論理ハイ」状態では、ＰＭＯＳトランジスタのチャネルは第２電 源端子に供給されるハイ電源電圧を出力部に接続する。このために、ＮＭＯＳト ランジスタ及びＰＭＯＳトランジスタのゲート電極の電圧は論理ローとする。 第２状態から第１状態に切り替わると、ゲート電極の電圧は論理ローから論理 ハイに上昇する。この際、出力部の電圧が減少する。その理由は、ＮＭＯＳトラ ンジスタのチャネルが導通を開始し、それに対してＰＭＯＳトランジスタは導通 しなくなるからである。第２状態から第１状態への切替が非常に急速になると、 妨害が発生する。切替速度したがって妨害の発生は出力の負荷の程度に依存する 。 ミラーキャパシタは、ＮＭＯＳトランジスタのゲート電極に対して出力の電圧 の帰還結合を設ける。このような帰還結合はＮＭＯＳトランジスタのゲート電極 の電圧の増大に反対する。この反対は、出力部の電圧の減少速度が速くなるに従 って増大する。出力部それ自体の電圧の減少速度はＮＭＯＳトランジスタのゲー ト電極の電圧に依存するので、ＮＭＯＳトランジスタの特性により減少速度が制 限される。したがってミラーキャパシタは減少速度を制御するとともに第２状態 から第１状態に切り替わる際に発生する妨害を制限する。 第１状態から第２状態に切り替わると、ＰＭＯＳトランジスタのチャネルは導 通を開始し、それに対してＮＭＯＳトランジスタのチャネルは導通しなくなる。 ＮＭＯＳトランジスタのチャネルが導通しなくなる速度はこの場合ミラーキャパ シタによって低減され、それに対してＰＭＯＳは既に導通状態となっている。そ の結果、短絡電流が第１電源端子から第２電源端子に流れはじめる。この電流に より、電源端子に干渉パルスが発生するとともに回路の電力消費が増大する。 従来の回路の一例では、別のＮＭＯＳトランジスタのチャネルをＮＭＯＳトラ ンジスタのチャネルに直列接続している。入力部の信号に応答して、別のトラン ジスタのチャネルも、ＮＭＯＳトランジスタのチャネルが非導通状態になる際に 非導通状態となる。 これは、引用した刊行物（米国特許明細書第5051625 号）に開示されていない が短絡電流を防止する。しかしながら、集積回路に十分な表面領域を要するとい う欠点を有する。これは出力段の電流路の一部を形成するので、別のＮＭＯＳト ランジスタは、さらに大きくなるように既に構成されている必要がある。さらに 、単一ＮＭＯＳトランジスタを具える元の出力段と同一の駆動電力を出力段が保 持すべき場合、ＮＭＯＳトランジスタ及び別のＮＭＯＳトランジスタを元の出力 段のＮＭＯＳトランジスタの２倍の大きさにする必要がある。 本発明の目的は、切替速度を制限するミラーキャパシタを有する出力段を具え るとともに相当量の追加の表面領域を必要とすることなく短絡電流を制限した状 態にする集積回路を提供することである。 本発明による集積回路は、前記集積回路は、前記第１状態（Ｌ）から前記第２ 状態（Ｈ）に切り替える前に前記切替手段を非導通状態にする手段を具えること を特徴とするものである。ミラーキャパシタを第１電流チャネルに結合しない結 果、第１電流チャネルをより急速に非導通状態にし、したがって短絡電流を防止 する。 出力部と第１ゲート電極との間に配置した切替手段は特に、引用した米国特許 （米国特許明細書第5051625 号）から既知である。第１及び第２状態に加えて、 引用した刊行物による回路も、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの いずれも導通状態でない高インピーダンス状態を有する。このために、回路は、 信号入力に依存しないとともに高インピーダンス状態を実現するように作用する 特定のイネーブル入力部を具える。 引用した刊行物による回路の切替手段を、高インピーダンス状態のミラーキャ パシタを介する入力部から出力部への信号の結合を防止するために設ける。この ために、切替手段をイネーブル入力によって制御する。高インピーダンス状態以 外、特に第１状態から第２状態及びその逆に切り替わる際、引用した刊行物によ る切替手段は導通状態のままである。さらに、第１及び第２ゲート電極が直接相 互接続して、第１及び第２ゲート電極を独立して制御することもできない。 第２状態から第１状態に切り替えるに当たり、切替手段をも導通状態にする。 したがって、この切替に対してミラーキャパシタは、出力部の電圧の減少速度を 制限するという上記効果を有する。 本発明による集積回路の一例は、前記集積回路は、前記切替手段を非導通状態 にした後前記ミラーキャパシタを放電させる放電回路を具えることを特徴とする ものである。放電回路は、ミラーキャパシタの両端間の電圧を第２状態から第１ 状態への次の切替に要求される値に調整する。 ミラーキャパシタが適切な電圧に充電される速度は、状態の変化が互いに続く ことができる最大周波数を規定する。切替が非常に急速に互いに続くために切替 後ミラーキャパシタの両端間の電圧が次の切替に対する正確な値にまだ到達して いない場合、第１及び第２電流チャネルが同時に導通状態となり、したがって電 源端子間に電流パルスの妨害が発生する。しかしながら、ミラーキャパシタを適 切な電圧に充電する速度が非常に速くないので、ミラーキャパシタそれ自体を充 電するのに要求される電流により、電源端子の電流パルスの妨害が発生する。適 切な案では、ミラーキャパシタの充電速度を出力電圧の変化速度にほぼ等しくす べきである。 本発明による集積回路の他の例は、前記放電回路は前記第１電流チャネルと同 一の導電型の第３電流チャネルを具え、前記ミラーキャパシタを、接続部及び前 記切替手段を順次介して前記第１ゲート電極に結合し、前記接続部を、前記第３ 電流チャネルを介して前記第１ゲート電極に結合し、前記第３電流チャネルの第 ３ゲート電極を前記出力部に結合したことを特徴とするものである。本例では、 第３電流チャネルによって放電が発生し、この第３チャネルの導電性は、出力部 の電圧の変化速度に依存する速度で徐々に増大する。その結果放電速度は出力信 号の変化速度に適合される。したがって、放電は不必要に急速でなく、電源端子 に不必要な電流パルスが発生しない。 本発明による集積回路の一例は、前記出力部を、別のミラーキャパシタ及び別 の切替手段の別の直列接続部を介して前記第２ゲート電極に結合し、前記集積回 路は、前記第２状態（Ｈ）から前記第１状態（Ｌ）に切り替える前に前記別の切 替手段を非導通状態にする別の手段を具えることを特徴とするものである。した がって、出力部の電圧の変化速度は、第２状態から第１状態に切り替えることに より不必要な短絡電流を発生させることなく第１状態から第２状態への切替に対 しても制御される。 本発明による集積回路の一例は、前記ミラーキャパシタを、前記切替手段を介 して前記第１ゲート電極に結合するとともに前記別の切替手段を介して前記第２ ゲート電極に結合し、前記集積回路は、前記第２状態から前記第１状態に切り替 える前に前記別の切替手段を非導通状態にする別の手段を具えることを特徴とす るものである。したがって、第１のミラーキャパシタは、不必要な短絡電流を発 生させることなく第１状態から第２状態に切り替えるとともに第２状態から第１ 状態に切り替えるように作用する。第２のミラーキャパシタに対する表面領域が 省略される。当然、この点を満足すべき状況では、このような切替動作は非常に 急速に互いに続くべきでないのでミラーキャパシタは切替の際にまだ十分充電又 は放電されていない。 本発明による集積回路の一例は、前記入力部を、第３及び第４電流チャネルの 第３及び第４ゲート電極に結合し、前記第１電極を、前記第３電流チャネルと抵 抗及び前記第４チャネルの直列接続部とを介して前記第１及び第２電源端子にそ れぞれ結合したことを特徴とするものである。第２状態から第１状態に切り替わ ると、ミラーキャパシタは抵抗及び第４電流チャネルを介して充電され、したが って第１ゲート電極の電圧は徐々に変化する。第１状態から第２状態に切り替わ ると、第１ゲート電極の電圧は、第３電流チャネルを流れる電流により変化する 。本発明によれば、切替手段は後の切替に対して導通状態ではなく、したがって 第３電流チャネルはミラーキャパシタを放電させる必要がない。その結果、第１ 制御電極の電圧の変化は、大きな電流パルスが生じないにもかかわらず急速であ る。 本発明を特に、従来既知でない負荷を接続すべき集積回路の出力ピンを制御す るための出力段に使用することができる。 本発明及び本発明の利点を、図面を参照して詳細に説明する。 図１は、本発明による集積回路の一部の実施例を示す。 図２は、本発明による集積回路の一部の他の実施例を示す。 図１は、本発明による集積回路１０の一部の実施例を示す。これは、出力部Ｏ を有する出力段の入力部Ｉに結合した出力部を有する論理回路ブロック１９を示 す。入力部Ｉと出力部Ｏとの間に、共同して出力段を構成するＮ部１１及びＰ部 １２の並列接続部を配置する。出力部Ｏを集積回路１０のピン１３に結合する。 外部付加キャパシタンスＣ_Lを集積回路１０のピン１３に結合する。集積回路の 第１及び第２電源端子（Ｖ_ss，Ｖ_dd）を、ワイヤを介して集積回路の別のピンに 結合する。これらワイヤをインダクタンスＬ_p，Ｌ_Nの符号で示す。 Ｎ部１１の入力部Ｉを、第１入力インバータ１４の入力部に結合する。第１入 力インバータ１４の出力部を第１ゲート電極に結合する。このゲート電極は、通 常トランジスタとして表されるとともにこのゲート電極に結合した電流チャネル の導電性を制御する役割を果たす。第１電極を具えるトランジスタを、第１出力 トランジスタＮ１と称する。第１出力トランジスタＮ１の電流チャネルを出力部 Ｏと第１電源端子Ｖ_ssとの間に接続する。出力部ＯをミラーキャパシタＣ_MNの端 子に接続し、このミラーキャパシタＣ_MNの他の端子を、ＮＭＯＳフィードバック トランジスタＮ２の電流チャネルを介して第１ゲート電極に接続する。入力部Ｉ を、インバータ１６を介してＮＭＯＳフィードバックトランジスタＮ２のゲート 電極に結合する。ミラーキャパシタＣ_MN及びＮＭＯＳフィードバックトランジス タＮ２の電流チャネルの接続点１７を、ＮＭＯＳ放電トランジスタＮ３の電流チ ャネルを介して第１ゲート電極に結合する。ＮＭＯＳ放電トランジスタＮ３のゲ ート電極を出力部Ｏに結合する。 Ｐ区分１２は、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３及び第１入力インバー タ１４をＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３及び第２入力インバータ１５に それぞれ置き換えるとともに第１電源端子Ｖ_ssと第２電源端子Ｖ_ddとを交換した 点を除いてＮ区分と同一である。Ｐ区分１２のミラーキャパシタをＣ_MPと称する とともに、出力トランジスタＰ１を第２出力トランジスタと称する。 Ｎ区分１１の第１入力インバータ１４において、第１及び第２電源端子（Ｖ_ss ，Ｖ_dd）を、ＮＭＯＳトランジスタＮ４の電流チャネル、抵抗Ｒ_N及びＰＭＯＳ トランジスタＰ５の電流チャネルを順次に介して接続する。第１入力インバータ １５の入力部を、トランジスタＮ４，Ｐ５のゲート電極に結合する。抵抗Ｒ_N及 びＮＭＯＳトランジスタＮ４の電流チャネルの接続部を、第１入力インバータ１ ４の出力部に結合する。Ｐ区分は、第１入力インバータ１４に対して相補的な第 ２入力インバータ１５（Ｐ４，Ｒ_p，Ｎ５）を具える。動作中、第１入力インバ ータ１４は通常のインバータとして作用するが、第２電源端子Ｖ_ddから出力しう る電流は抵抗Ｒ_pにより制限される。 動作中、回路の出力部Ｏは、図１に示すように、入力部Ｉ上に信号を発生させ る論理回路ブロック１９の制御下で二つの論理状態のうちの一つを仮定すること ができる。第１状態（出力論理ロー）では、入力部Ｉの電圧が論理ローとなると ともにＮ区分１１の出力トランジスタＮ１の電流チャネルが導通し、それに対し てＰ区分１２の出力トランジスタＰ１電流チャネルは非導通状態となる。この状 態では、Ｎ区分１１のミラーキャパシタＣ_MNは、フィードバックトランジスタＮ ２の電流チャネルを介してＮＭＯＳトランジスタＮ１のゲート電極に導電的に接 続する。Ｎ区分１１のミラーキャパシタＣ_MNの両端間に、ＮＭＯＳ出力トランジ スタＮ２のゲート電極及び出力部Ｏにそれぞれ存在する論理ハイと論理ローとの 間の電圧差に相当する電圧が発生する。Ｐ区分１２のミラーキャパシタＣ_MPは第 ２出力トランジスタＰ２のゲート電極から絶縁される。Ｎ区分１１の放電トラン ジスタＮ３の電流チャネルは導通状態ではなく、Ｐ区分１２の放電トランジスタ Ｐ３の電流チャネルは導通状態である。Ｐ区分１２のミラーキャパシタＣ_MPの両 端間に、ＰＭＯＳ出力トランジスタＰ２のゲート電極及び出力部Ｏにそれぞれ存 在する論理ハイと論理ローとの間の電圧差に相当する電圧が発生する。 入力部の電圧を論理ハイにすると、回路は第１状態から第２状態（論理ハイ） に切り替わる。入力部の制御下で、先ず、フィードバックトランジスタＮ２がイ ンバータ１６により非導通状態となり、したがってＮ区分１１のミラーキャパシ タＣ_MNがＮＭＯＳ出力トランジスタＮ１のゲート電極から絶縁される。 次いで、第１入力インバータ１４の出力部を介して、出力トランジスタＮ１の 第１ゲート電極に第１電源端子Ｖ_ssの電圧が引き出され、したがって第１出力ト ランジスタＮ１が非導通状態となる。フィードバックトランジスタＮ２の電流チ ャネルが絶縁するので、ミラーキャパシタを放電させる必要がなく、したがって 第１出力トランジスタＮ１の第１ゲート電極を、迅速かつミラーキャパシタＣ_MN の放電が原因の不必要な電流パルスを発生させることなく低下させることができ る。出力部Ｏの電圧が最初論理ローのままであるので、放電トランジスタＮ２の 電流チャネルが絶縁し、したがってＮ区分１１のミラーキャパシタＣ_MNが最初保 持される。 既に説明したように、論理ハイに切り替わると、Ｐ区分１２のフィードバック トランジスタＰ２の電流チャネルは入力部の影響下で導通状態となる。さらに、 放電トランジスタＰ３の電流チャネルは最初出力部Ｏの影響下で導通状態のまま である。したがって、第２ゲート電極を、トランジスタＰ２及びＰ３の電流チャ ネル並びにミラーキャパシタＣ_MPを介して出力部Ｏにも接続する。 既に説明したように、論理ハイに切り替わると、第２入力インバータ１５はそ の出力の電圧を低下しはじめる。しかしながら、第２入力インバータ１５は、制 限された電流のみしか供給することができない。この電流はミラーキャパシタＣ_MP 及び第２出力トランジスタＰ２のゲートキャパシタを充電する。その結果、第 ２出力トランジスタＰ１の電流チャネルが導通しはじめる。結果的に、負荷キャ パシタンスＣ_Lが充電されるとともに出力部Ｏの電圧が増大する。増大速度は負 荷キャパシタンスの大きさに依存する。しかしながら、出力部Ｏの電圧が急速に 増大するに従って、ミラーキャパシタＣ_MPは第２ゲート電極の電圧も増大させる 傾向にあり、したがって出力部Ｏの電圧の上昇を遅くする。 出力部Ｏの電圧が増大すると、Ｎ区分１１の放電キャパシタＮ３の電流チャネ ルは徐々に導通状態になりはじめる。その結果、Ｎ区分１１のミラーキャパシタ Ｃ_MNの両端間の電圧は、最終的には出力部Ｏ及びＮＭＯＳ出力トランジスタＮ１ のゲート電極にそれぞれ存在する論理ハイと論理ローとの間の差に相当する。 第２状態から第１状態への切替は、Ｎ区分１１の役割とＰ区分１２の役割とを 交換すると第１状態から第２状態への切替とほぼ同様に行われる。 切替に要求される電流は電源端子Ｖ_dd，Ｖ_ssを介して得られる。これら端子を 、接続ワイヤを介して集積回路のピンに接続する。接続ワイヤはインダクタンス として作用し、したがって図１においてコイルＬ_n及びＬ_pで表す。切替の際に発 生するこれらワイヤを流れる電流の変動により干渉パルスが発生する。本発明は これら干渉パルスを軽減する。その理由は、出力の信号の変化速度が制限される とともに、出力トランジスタＮ１，Ｐ１を非導通状態とする前にこれらのゲート 電極が結合されたフィードバックトランジスタＰ２，Ｎ２を非導通状態とするこ とにより、ミラーキャパシタＣ_MN及びＣ_MPの不必要に急速な放電を防止するから である。 第２状態から第１状態に切り替わると、Ｎ区分１１のフィードバックトランジ スタＮ２が導通状態となる。出力部ＯとＮＭＯＳ入力トランジスタＮ１のゲート 電極との間の全電圧差がＮチャネル１１のミラーキャパシタンスＣ_MNの両端間に この瞬時にまだ存在しないので、ＮＭＯＳトランジスタＮ４が閉状態になると出 力トランジスタＮ１が切替の開始時に直接導通するおそれがあり、その結果出力 段によって引き出される電流が急速に増大し、インダクタンスＬの両端間に高誘 導電圧が発生する。したがって、出力部Ｉの信号の切替周波数を好適にはローに 維持し、その結果ミラーキャパシタをその全電圧に到達させることができる。 したがって、ミラーキャパシタＣ_MN及びＣ_MPに対する最適放電速度を一案によ り決定することができる。非常に急速な放電を行う場合不所望な電流パルスが生 じる。非常に低速な放電を行う場合入力部Ｉの信号の最大に利用できる周波数が 減少する。 この案を実現するために、原理的には、放電トランジスタＮ３，Ｐ３の電流チ ャネルの代わりに抵抗又は抵抗として作用する素子を利用することもできる。こ の場合、放電が干渉パルスを妨害しない程度でミラーキャパシタＣ_MN，Ｃ_MPの放 電速度が制限されるように、抵抗を選択する（出力トランジスタＮ１，Ｐ１のゲ ート電極の代わりに、これら抵抗を、Ｐ区分１２及びＮ区分１１の電源端子Ｖ_dd ，Ｖ_ssに直接接続することもできる。）。 しかしながら、ゲート電極が出力部Ｏに結合された放電トランジスタＮ３，Ｐ ３を利用する図１に示した解決は好適である。その理由は、この場合放電速度を 出力部Ｏの放電速度に適合させているからである。その結果、ミラーキャパシタ Ｃ_MN及びＣ_MP並びに放電トランジスタＮ３，Ｐ３を経る放電電流パルスは出力ト ランジスタＮ１，Ｐ１の電流チャネルを経る電流パルスに比べて妨害を少なくし 、それにもかかわらず放電速度は出力部Ｏの電圧変動が急速な場合急速となり（ 、特に出力部Ｏの電圧が大幅に増大すると大幅に増大し、したがって直接導通す る場合には多量の充電量が消失し）、したがって使用される信号に対して高周波 数が好適となる。 図２は、本発明による集積回路２９の一部の他の実施例を示す。本実施例では 、論理回路ブロック２８を、第１入力インバータ２５を介してＮＭＯＳ型の第１ 出力トランジスタ２０の第１ゲート電極に結合した入力部Ｉに結合する。第１ト ランジスタ２０の電流チャネルを、第１電源端子Ｖ_ssと出力部Ｏとの間に接続す る。第１入力インバータ２５は、図１を参照して説明した第１入力インバータ１ ４と同一構造を有する。 入力部Ｉを、第２入力インバータ２６を介してＰＭＯＳ型の第２出力トランジ スタ２１の第２ゲート電極にも結合する。第２出力トランジスタ２１の電流チャ ネルを、第２電源端子Ｖ_ddと出力部Ｏとの間に接続する。第２入力インバータ２ ６は、図１を参照して説明した第２入力インバータ１５と同一構造を有する。 出力Ｏを、ミラーキャパシタ２２及びＮＭＯＳフィードバックトランジスタ２ ３の電流チャネルを介して第１ゲート電極に帰還させる。また、出力Ｏを、この キャパシタ及びＰＭＯＳフィードバックトランジスタ２４の電流チャネルを介し て第２ゲート電極に帰還させる。インバータ２７を介して、入力部ＩをＰＭＯＳ フィードバックトランジスタ２４及びＮＭＯＳフィードバックトランジスタ２３ に結合する。 動作中、論理回路ブロック２８は出力Ｏを二つの論理状態のうちのいずれかに 設定することができる。第１状態（出力論理ロー）の場合、入力部Ｉの電圧は論 理ローとなり、第１出力トランジスタ２０の電流チャネルが導通状態となり、そ れに対して第２出力トランジスタ２１の電流チャネルが非導通状態となる。この 状態では、ミラーキャパシタ２２を、フィードバックトランジスタ２３の電流チ ャネルを介して第１出力トランジスタ２０の第１ゲート電極に導電的に接続する 。ミラーキャパシタ２２を、第２出力トランジスタ２１のゲート電極から絶縁す る。 第１状態から第２状態（論理ハイ）に切り替わると、入力部Ｉの電圧は論理ハ イとなる。先ず、入力部Ｉの制御下で、ミラーキャパシタ２２が、帰還トランジ スタ２３を非導通状態とすることにより第１出力トランジスタ２０のゲート電極 から絶縁される。 次いで、第１入力インバータ２５の出力部を介して、第１出力トランジスタ２ ０の第１ゲート電極に第１電源端子Ｖ_ssの電圧を引き出し、その結果第１出力ト ランジスタ２０は非導通状態となる。フィードバックトランジスタ２３の電流チ ャネルが絶縁するので、ミラーキャパシタを放電する必要もなくなり、第１出力 トランジスタ２０の第１ゲート電極を、急速かつミラーキャパシタ２２の放電の ために不必要な電流パルスを発生させることなく電圧低下させることができる。 既に説明したように、論理ハイに切り替えると、入力の影響下で、フィードバ ックトランジスタ２４の電流チャネルを、インバータ２７を介して導通状態にす る。したがって、第２ゲート電極を、フィードバックトランジスタ２４の電流チ ャネル及びミラーキャパシタ２２を介して出力部Ｏと接続する。第２入力インバ ータ２６をその出力の電圧に低下させる。第２入力インバータ２６は、制限され た電流のみしか発生させない。この電流は、ミラーキャパシタ２２及び第２出力 トランジスタ２１のゲートキャパシタンスを充電する。したがって、第２出力ト ランジスタ２１の電流チャネルは導通状態となる。その結果、出力部Ｏの電圧が 増大する。これの増大速度も負荷キャパシタンスの大きさに依存する。しかしな がら、出力部Ｏの電圧上昇が急速になると、ミラーキャパシタ２２は第２ゲート 電極の電圧を上昇させ、出力部Ｏの電圧上昇は低速になる。 第１電源端子Ｖ_ss、インバータ２５、第１出力トランジスタ２０及びフィード バックトランジスタ２３の役割を第２電源端子Ｖ_dd，インバータ２６、第２出力 トランジスタ２１及びフィードバックトランジスタ２４の役割とそれぞれ交換す る場合には、第２状態から第１状態への切替は、第１状態から第２状態への切替 と非常に類似している。 ミラーキャパシタ２２は、第１状態から第２状態及び第２状態から第１状態に 切り替わると第１及び第２出力トランジスタ２０，２１に対して同一の低速タス クも実行する。 図１に示す実施例に比べて、図２の実施例は、集積回路の接続ワイヤの電流パ ルスを減少させる。その理由は、ミラーキャパシタ２２の不必要な放電を防止す るからである。しかしながら、これは、出力信号の遷移の最大に使用できる周波 数を必然的に減少させる。その理由は、これら遷移が互いに間隔を置いて連続し 、遷移に応答してミラーキャパシタが充電又は放電されて最初の瞬時に結合した 出力トランジスタを非導通状態のままにする必要があるからである。このように して、出力トランジスタが同時に導通状態になることが原因の干渉パルスを防止 する。

Claims (1)

1. 【特許請求の範囲】 １．第１及び第２電流チャネルの第１及び第２ゲート電極にそれぞれ結合した入 力部並びに前記第１及び第２電流チャネルを介してそれぞれ第１及び第２電源端 子に接続した出力部を有する出力段を具え、この出力段を、前記入力部の信号の 制御下で、前記第１及び第２電流チャネルをそれぞれ導通状態及び非導通状態に する第１状態（Ｌ）から前記第１及び第２電流チャネルをそれぞれ非導通状態及 び導通状態にする第２状態（Ｈ）に切り替えるように配置し、前記出力部を、ミ ラーキャパシタ及び切替手段の直列接続部を介して前記第１ゲート電極に結合し た集積回路において、前記集積回路は、前記第１状態（Ｌ）から前記第２状態（ Ｈ）に切り替える前に前記切替手段を非導通状態にする手段を具えることを特徴 とする集積回路。 ２．前記集積回路は、前記切替手段を非導通状態にした後前記ミラーキャパシタ を放電させる放電回路を具えることを特徴とする請求の範囲１記載の集積回路。 ３．前記放電回路は前記第１電流チャネルと同一の導電型の第３電流チャネルを 具え、前記ミラーキャパシタを、接続部及び前記切替手段を順次介して前記第１ ゲート電極に結合し、前記接続部を、前記第３電流チャネルを介して前記第１ゲ ート電極に結合し、前記第３電流チャネルの第３ゲート電極を前記出力部に結合 したことを特徴とする請求の範囲２記載の集積回路。 ４．前記出力部を、別のミラーキャパシタ及び別の切替手段の別の直列接続部を 介して前記第２ゲート電極に結合し、前記集積回路は、前記第２状態（Ｈ）から 前記第１状態（Ｌ）に切り替える前に前記別の切替手段を非導通状態にする別の 手段を具えることを特徴とする請求の範囲１，２又は３記載の集積回路。 ５．前記ミラーキャパシタを、前記切替手段を介して前記第１ゲート電極に結合 するとともに前記別の切替手段を介して前記第２ゲート電極に結合し、前記集積 回路は、前記第２状態から前記第１状態に切り替える前に前記別の切替手段を非 導通状態にする別の手段を具えることを特徴とする請求の範囲１又は２記載の集 積回路。 ６．前記入力部を、第３及び第４電流チャネルの第３及び第４ゲート電極に結合 し、前記第１電極を、前記第３電流チャネルと抵抗及び前記第４チャネルの直列 接続部とを介して前記第１及び第２電源端子にそれぞれ結合したことを特徴とす る請求の範囲１から５のうちのいずれかに記載の集積回路。 ７．前記出力部を前記集積回路の出力ピンに直接結合したことを特徴とする請求 の範囲１から６のうちのいずれかに記載の集積回路。