JPH09167948A - 入力信号のエッジに応答してパルスを発生する回路及び方法 - Google Patents

入力信号のエッジに応答してパルスを発生する回路及び方法

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JPH09167948A
JPH09167948A JP8129639A JP12963996A JPH09167948A JP H09167948 A JPH09167948 A JP H09167948A JP 8129639 A JP8129639 A JP 8129639A JP 12963996 A JP12963996 A JP 12963996A JP H09167948 A JPH09167948 A JP H09167948A
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CORIMME Consorzio per Ricerca Sulla Microelettronica nel Mezzogiorno
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KONSORUTSUIIO PERU LA RIC SUTSURA MIKUROERETSUTOROONIKA NERU METSUZOJIORUNO
CORIMME Consorzio per Ricerca Sulla Microelettronica nel Mezzogiorno
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/125—Discriminating pulses
    • H03K5/1252—Suppression or limitation of noise or interference

Abstract

(57)【要約】 【課題】 １個の入力端を具備し入力端における異なる
タイプのエッジに関連してそれぞれパルスを発生する２
個の出力端を具備するパルス発生器を提供する。 【解決手段】 本パルス発生器は、順序型の２個の別個
の論理回路ブロック（ＦＦ１，ＦＦ２）を有しており、
従って二つの出力端（ＯＲ，ＯＳ）におけるパルスの発
生において相互に独立的である。この様に、パルスの特
性を容易に制御することが可能である。更に、これら二
つのブロックが適宜の且つ簡単な論理回路網（Ｇ３，Ｇ
４）で接続される場合には、パルスを発生する場合に、
二つの出力端におけるパルスの間に簡単な態様で且つあ
る自由度をもって条件を付加することが可能である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、大略、電子装置に
関するものであって、更に詳細には、入力信号を受取り
且つ第一出力端において入力信号の第一エッジに応答し
て第一パルスを発生し且つ第二出力端子上において入力
信号の第二エッジに応答して第二パルスを発生するパル
ス発生器に関するものである。
【０００２】
【従来の技術】電子装置の場合、特に、高電圧で動作す
べく設計されているタイプの電子装置の場合には、それ
らの駆動回路の研究に多くの注意が払われるべきであ
る。なぜならば、これらの回路は一方においては非常に
低い電圧、例えば論理回路からやってくる５Ｖを受取
り、且つ他方においては非常に高い電圧、例えば５００
Ｖを受取ることがあるからである。この問題は、論理回
路、駆動回路、高電圧電子装置が同一のチップに集積化
される場合には更に重要なものとなる。
【０００３】従来のアーキテクチャを図１に示してあ
る。この駆動回路は制御入力端ＩＮ及び駆動出力端ＯＵ
Ｔを有しており、且つ入力端ＩＮへ接続している入力端
ＩＤ及び第一出力端ＯＲ及び入力端ＩＤにおける異なる
タイプのエッジに関連してパルス発生器ＧＥＮがそれぞ
れパルスを発生する第二出力端ＯＳを具備するパルス発
生器ＧＥＮを有している。この駆動回路は、更に、第一
トランジスタＭＲ及び及び第二トランジスタＭＳを有し
ており、これらは両方共ＮチャンネルＭＯＳ型のトラン
ジスタであり且つ出力端ＯＲ及び出力端ＯＳへそれぞれ
接続した制御端子を具備すると共に接地ＧＮＤへ接続し
たソース端子を具備している。この駆動回路は、更に、
レベルシフト回路ＬＳを有しており、それはトランジス
タＭＲ及びＭＳのドレイン端子へそれぞれ接続した二つ
の入力端を具備すると共に二つの対応する出力端を具備
している。この駆動回路は、更に、その入力端における
パルスに感応するフリップフロップＦＦＤを有してお
り、そのリセット入力端ＩＲはトランジスタＭＲに対応
してレベルシフト回路ＬＳの出力端へ接続しており且つ
そのセット入力端ＩＳはトランジスタＭＳに対応してレ
ベルシフト回路ＬＳの出力端へ接続しており且つその状
態出力端ＯＱは出力端ＯＵＴへ接続している。出力端Ｏ
Ｑと出力端ＯＵＴとの間に出力増幅器又はバッファがし
ばしば配置されるが、図１においては図面の簡単化のた
めに省略してある。注意すべきことであるが、図１にお
いては、トランジスタＭＲ及びＭＳのそれぞれの内在す
るダイオードＤＲ及びＤＳが示されている。レベルシフ
ト回路ＬＳは、しばしば、単にＭＯＳトランジスタのド
レイン端子と基準電圧との間に接続した適宜の値の等し
い一対の抵抗から構成され、且つ入力端ＩＲ及びＩＳ
は、それぞれ且つ直接的に、トランジスタＭＲ及びＭＳ
のドレイン端子へ接続されている。
【０００４】パルス発生器ＧＥＮに対する可能な簡単且
つ一般的な電気的構成を図２に示してある。パルス発生
器ＧＥＮは、入力端ＩＤへ接続した第一端子を具備する
抵抗ＲＥＳ、接地ＧＮＤへ接続した第一端子及び抵抗Ｒ
ＥＳの第二端子へ接続した第二端子を具備するコンデン
サＣＡＰ、抵抗ＲＥＳの第二端子及びコンデンサＣＡＰ
の第二端子へ接続した入力端を具備するインバータＩＮ
Ｖを有している。ＮＡＮＤ型の論理ゲートＧ２は、イン
バータＩＮＶの出力端へ接続している第一入力端、入力
端ＩＤへ接続している第二入力端、出力端ＯＳへ接続し
ている出力端を具備している。ＯＲ型の論理ゲートＧ１
は、入力端ＩＤへ接続している第一入力端、インバータ
ＩＮＶの出力端へ接続している第二入力端、出力端ＯＲ
へ接続している出力端を具備している。
【０００５】パルス発生器ＧＥＮはレベルに感応し、且
つ出力パルスの期間に対応する遅延を発生するために抵
抗ＲＥＳ及びコンデンサＣＡＰの組立体に対応する単一
の要素を有している。それは、入力端ＩＤにおける信号
周波数の増加及び／又は入力端ＩＤにおいて延長された
期間の偶発的なパルスが発生すると、出力端ＯＲ及びＯ
Ｓにおけるパルスは、例えば下流側の回路を正確に駆動
するために、期間及び時間における相互の位置に関し特
性を有することがなくなる。最悪の場合には、入力端Ｉ
Ｄにおいてコマンドを認識することが不可能となる場合
があり、駆動される電子装置をターンオフさせるコマン
ドの場合には深刻な結果が発生する場合がある。
【０００６】
【発明が解決しようとする課題】本発明は、上述した如
き従来技術の欠点を解消することを目的とする。
【０００７】
【課題を解決するための手段】本発明の１側面によれ
ば、入力端子及び第一及び第二出力端子を具備するパル
ス発生器が提供される。第一バイステーブル回路は、入
力端子へ結合されているクロック入力端、第一出力端子
へ結合している出力端、リセット入力端を有している。
第一遅延回路が第一バイステーブル回路の出力端とリセ
ット入力端との間に結合されている。第二バイステーブ
ル回路は、入力端子へ結合されているクロック入力端、
第二出力端子へ結合している出力端、リセット入力端を
具備している。第二遅延回路が、第二バイステーブル回
路の出力端とリセット入力端との間に結合されている。
【０００８】本発明の関連する側面によれば、第一及び
第二バイステーブル回路と入力端子との間にイネーブル
回路が介在されている。このイネーブル回路は、第一バ
イステーブル回路の出力端へ結合される第一入力端、入
力端子へ結合されている第二入力端、第一及び第二バイ
ステーブル回路の両方のクロック入力端へ結合されてい
る出力端を具備している。
【０００９】本発明の別の関連した側面によれば、第二
遅延回路と第二バイステーブル回路のリセット入力端と
の間にイネーブル回路が介在されている。このイネーブ
ル回路は、第一バイステーブル回路の出力端へ結合して
いる第一入力端、第二遅延回路へ結合している第二入力
端、第二バイステーブル回路のリセット入力端へ結合し
ている出力端を具備している。
【００１０】本発明は、更に、電子モータ制御システム
及びスイッチングフィーダを有する集積回路に関するも
のであって、その場合に、本発明に基づく駆動回路を効
果的に適用することが可能である。
【００１１】二つの出力端ＯＲ及びＯＳにおけるパルス
を発生させるために、二つの別個の順序論理回路ブロッ
ク従って相互に独立的なものを使用する場合には、パル
スの特性を容易に制御することが可能である。
【００１２】更に、これら二つのブロックが適宜の且つ
簡単な論理回路網によって接続されている場合には、簡
単な態様で且つ自由度を持ってこれら二つの出力端にお
けるパルスの間において発生相において条件を付加する
ことが可能である。
【００１３】
【発明の実施の形態】図３の発生器は、デジタル信号を
受取るべく構成された入力端ＩＤ及び入力端ＩＤにおけ
るデジタル信号においてのエッジに関連してそれぞれパ
ルスを発生させる第一出力端ＯＲ及び第二出力端ＯＳを
有している。例えば、図３において、出力端ＯＲ及びＯ
Ｓは通常高論理状態にあり、且つ入力端ＩＤにおける信
号が高論理状態から低論理状態へ変化すると出力端ＯＲ
において負のパルスが発生され、且つ入力端ＩＤにおけ
る信号が低論理状態から高論理状態へ変化すると出力端
ＯＳにおいて負のパルスが発生される。この挙動は、図
４のタイミングチャートに図示してあり、それは入力端
ＩＤ及び出力端ＯＳ及びＯＲにおける信号の時間におけ
る同時的挙動を示している。
【００１４】図３の発生器は、各々がそれ自身の入力端
と出力端とを具備する二つの別個の順次論理回路ブロッ
クを有している。入力端は両方共ＡＮＤ論理ゲートＧ３
を介して入力端ＩＤへ接続しており、出力端はそれぞれ
出力端ＯＲ及びＯＳへ接続している。これら二つのブロ
ックは互いに独立的であるので、発生されるパルスの特
性を制御することは容易である。
【００１５】これら二つのブロックは基本的に同一であ
る。第一ブロックは第一Ｄ型フリップフロップＦＦ１を
有しており、それは入力信号のエッジに応答する。フリ
ップフロップＦＦ１は、所定の論理値、本実施例におい
ては高即ち「１」を受取るデータ入力端Ｄ１、ブロック
入力端へ接続しているクロック入力端ＣＫ１、本実施例
においてはアクティブ「高」である非同期リセット入力
端Ｒ１、通常形態における第一状態出力端Ｑ１、該ブロ
ックの出力端へ接続している負の形態の第二状態出力端
ＱＮ１、第一出力端Ｑ１へ接続している入力端を具備し
且つリセット入力端Ｒ１へ接続している出力端を具備す
る二つのタイプのエッジに対する第一非対称的遅延回路
網ＤＴ１を有している。同様に、第二ブロックは第二Ｄ
型フリップフロップＦＦ２を有しており、それは入力信
号のエッジに応答し、且つ所定の論理値、本実施例にお
いては高即ち「１」を受取るデータ入力端Ｄ２、ブロッ
ク入力端へ接続しているクロック入力端ＣＫ２、本実施
例においてはアクティブ「高」である非同期リセット入
力端Ｒ２、通常形態における第一状態出力端Ｑ２、ブロ
ック出力端へ接続されている負の形態の第二状態出力端
ＱＮ２、第一出力端Ｑ２へ接続している入力端及びリセ
ット入力端Ｒ２と結合している出力端を具備する二つの
タイプのエッジに対する第二非対称的遅延回路網ＤＴ２
を有している。
【００１６】これら二つのフリップフロップがエッジ反
応型タイプであるという事実は、回路網ＤＴ１及びＤＴ
２の特性遅延によってのみ第一近似において入力端ＩＤ
における信号を周波数制限されたものとすることを可能
としている。
【００１７】図３から理解されるように、フリップフロ
ップＦＦ１及びフリップフロップＦＦ２は異なるもので
ある。なぜならば、フリップフロップＦＦ１は下降エッ
ジに応答するクロック入力端ＣＫ１を有しており、且つ
フリップフロップＦＦ２は上昇エッジに応答する入力端
ＣＫ２を有しているからである。更に、第二ブロックに
おいては、回路網ＤＴ２の出力端はＯＲ型の論理ゲート
Ｇ４を介して入力端Ｒ２へ接続している。一方、二つの
同一のブロックを使用し且つフリップフロップＦＦ１の
端子ＣＫ１とゲートＧ３の出力端との間にインバータを
接続させることも可能である。
【００１８】図３の実施例においては、遅延回路網ＤＴ
１及びＤＴ２の各々は、その入力端における上昇エッジ
が所定の遅延でもってその出力端において発生され、一
方その入力端における下降エッジは回路網における信号
の伝搬遅延を除いて、実際的に瞬間的にその出力におい
て発生される。このことは、パルスが出力端において発
生されるや否や本発生器が入力端における新たなエッジ
を処理する準備がなされるために重要なことである。
【００１９】これら二つのブロックが適宜の且つ簡単な
論理回路網によって接続される場合には、簡単に且つあ
る自由度を持って二つの出力端ＯＲ及びＯＳにおけるパ
ルスの間に位相条件を課すことが可能である。
【００２０】多くの電子装置駆動回路の場合には、第一
条件は、出力端ＯＲにパルスが既に存在する場合には、
出力端ＯＲにおいてパルスを発生させないということで
ある。このことは、第一入力端が入力端ＩＤへ接続して
おり第二入力端が出力端ＯＲへ接続しており出力端がこ
れら二つのブロックの入力端の両方に接続している第一
論理回路網Ｇ３によって達成される。図３の実施例にお
いては、回路網Ｇ３は、単に、出力端ＯＲが低論理状態
にある場合にはこれら二つのブロックの入力端において
エッジが到達することを防止するＡＮＤ論理ゲートから
構成されている。
【００２１】駆動回路の多くの場合には、出力端ＯＲに
おいてパルスが発生される場合には出力端ＯＳにおいて
パルスが存在しないという第二条件が存在している。こ
のことは、入力端が出力端Ｑ１及び回路網ＤＴ２の出力
端へそれぞれ接続しており且つ出力端が入力端Ｒ２へ接
続している第二論理回路網Ｇ４によって達成されてい
る。図３の実施例においては、第二論理回路網Ｇ４は、
単に、出力端ＯＲが低論理状態にある場合にフリップフ
ロップＦＦ２をリセット状態に維持するＯＲ型論理ゲー
トから構成されている。
【００２２】遅延回路網ＤＴ１及びＤＴ２の実施例を図
５Ａに示してある。この遅延回路網は入力端Ａ及び出力
端Ｂを有しており、且つ出力端Ｂへ間接的に結合された
第一端子及び接地ＧＮＤへ接続した第二端子を具備する
コンデンサＣを有している。従来のＣＭＯＳインバータ
Ｉｎｖ1は入力端Ａへ結合している入力端及び出力端Ｏ1
を有している。ＰチャンネルＭＯＳトランジスタＰ１
は、その制御端子を出力端Ｏ1へ接続しており、且つそ
のドレイン端子をコンデンサＣの第一端子へ接続してい
る。ＮチャンネルＭＯＳトランジスタＮ１は、その制御
端子を出力端Ｏ1へ接続しており、そのソース端子を接
地ＧＮＤへ接続しており、且つそのドレイン端子をコン
デンサＣの第一端子へ接続している。電流発生器Ｉ
1は、その入力端を基準電圧、本実施例においては電源
電圧ＶＤＤへ接続しており、且つその出力端をトランジ
スタＰ１のソース端子へ接続している。この様に、入力
端Ａが高論理状態にある場合には、コンデンサＣはアク
ティブトランジスタＰ１を介して発生器Ｉ1によって定
電流で充電され、且つ入力端Ａが低論理状態にある場合
には、コンデンサＣはアクティブトランジスタＮ１によ
って接地ＧＮＤへ放電される。この充電相はコンデンサ
Ｃの容量に対する発生器Ｉ1の電流の比によって決定さ
れる有限の時間継続するが、放電相はほとんど瞬間的で
ある。
【００２３】図５Ａを再度参照すると、コンデンサＣの
第一端子は従来のＣＭＯＳインバータＩｎｖ2を介して
出力端子Ｂへ接続しており、インバータＩｎｖ2はバッ
ファ及び論理反転の機能を達成する第二ＣＭＯＳインバ
ータへ結合されている。この第二ＣＭＯＳインバータ
は、従来の態様で電源電圧ＶＤＤと接地ＧＮＤとの間に
接続されている別のＰチャンネルＭＯＳトランジスタＰ
２及び別のＮチャンネルＭＯＳトランジスタＮ２を有し
ている。
【００２４】図５Ｂは図３の遅延回路網ＤＴ１及びＤＴ
２の別の実施例を示した概略回路図である。図５Ｂの回
路は、それが従来のインバータＩｎｖ1及びＩｎｖ2を欠
如しており且つ電流発生器Ｉ1がトランジスタＮ１のソ
ースと接地との間に結合されているという点を除いて、
図５Ａの回路と類似している。従って、入力端Ａにおけ
る信号が高論理レベルへ遷移すると、トランジスタＮ１
はターンオンし且つ電流源Ｉ１が定電流でコンデンサＣ
を放電することを可能とする。コンデンサＣが所定のス
レッシュホールド電圧レベルへ放電すると、Ｐチャンネ
ルトランジスタＰ２がターンオンし、且つＮチャンネル
トランジスタＮ２がターンオフする。従って、トランジ
スタＰ２は出力端Ｂにおける信号を低論理レベルから高
論理レベルへ遷移させ、且つ入力端Ａにおける信号の上
昇エッジは、それが出力端Ｂを介して伝搬する前に所定
時間遅延される。入力端Ａにおける信号が論理高から論
理低へ遷移する場合には、コンデンサＣはアクティブト
ランジスタＰ１を介して電源電圧ＶＤＤから直接充電さ
れる。コンデンサＣが所定のスレッシュホールド電圧へ
充電すると、トランジスタＰ２はターンオフし且つトラ
ンジスタＮ２がターンオンし、従って端子Ｂにおける信
号を論理高から論理低へ遷移させる。コンデンサＣを充
電する電流は電流発生器又はその他の手段によって制限
されるものではないので、コンデンサＣは比較的迅速に
充電し、従って入力端Ａにおける信号の下降エッジは、
上昇エッジの遅延と比較してほとんど遅延されることは
ない。特定の条件の場合における回路網ＤＴ１及びＤＴ
２の特性遅延は、ターンオフパルスのものとは異なる期
間の電子装置に対するターンオンパルスを得るために異
なるものとすることが可能である。
【００２５】遅延回路網を寸法決定する場合に、駆動さ
れるべく電子装置の動的特性、相次ぐ段の正しいスイッ
チングのためのパルスの最小期間、及び入力端における
偶発的パルスのタイプ及び期間を考慮することが必要で
ある。
【００２６】本発明に基づく発生器、例えば上述したよ
うな発生器は、図１に示した従来技術のような電子装置
用駆動回路に効果的に組込むことが可能なものであり、
それにより上述したような効果を発揮することが可能で
ある。
【００２７】図１の従来技術の回路と比較して、トラン
ジスタＭＲ及びＭＳの駆動は以下の如く異なった態様で
行われる。駆動パルスは決して時間的に重なり合うこと
がなく、且つ固定且つ予め定めた期間のものであり、ト
ランジスタＭＲへのパルスは何れの場合にも中断するこ
とは不可能であり、且つ該パルスは全て厳格に予め定め
た期間のものであり、トランジスタＭＳへのパルスは、
トランジスタＭＲへパルスを送る必要がある場合には、
中断可能なものである。フリップフロップＦＦＤがＪＫ
型のものであったとしても、出力端ＯＲ及びＯＳにおい
て同時に二つのパルスが存在することは何ら利点を与え
るものではなくむしろ動作に不安定性を与える。
【００２８】図４において、入力端ＩＤ上の下降エッジ
に続く偶発的なパルスが出力端ＯＲ及びＯＳに何ら影響
を与えるものでないことを理解することが可能である。
更に、孤立した偶発的なパルスは損傷を発生することが
ないような態様で電子装置をオフ状態とさせる効果を有
するものであることを理解することが可能である。最後
に、二つの迅速に相次ぐエッジは本発生器によって正確
に読取られ且つ出力端ＯＲにおけるパルス及び出力端Ｏ
Ｓにおけるパルスを発生させることを理解することが可
能である。
【００２９】レベルシフタへのパワーの散逸を制限する
ために、図１に示したように、電圧の代わりに電流でト
ランジスタＭＲ及びＭＳを駆動することが有用な場合が
ある。勿論、電圧駆動の場合には、トランジスタＭＲ又
はＭＳの制御端子上に作用する電圧パルスが高電流ピー
クを発生させる場合があり、それは、散逸を増加させる
のみならず、このタイプの制御システムにおいて通常使
用されるブートストラップコンデンサのより高い放電を
起こさせる。
【００３０】この目的のために、出力端ＯＲ及びＯＳの
下流側は、図６に示したように、駆動段のように接続さ
せることが可能である。図６は、出力端ＯＲ又はＯＳへ
接続させることの可能な入力端Ｅ及びフリップフロップ
ＦＦＤの入力端ＩＲ又はＩＳへ結合させることの可能な
出力端Ｆを示している。注意すべきことであるが、Ｎチ
ャンネルＭＯＳトランジスタＮ３は図１のトランジスタ
ＭＲ又はＭＳに機能的に対応している。
【００３１】図６の段は概念的に電流発生器及びカレン
トミラーを有している。入力端Ｅは二つのＭＯＳトラン
ジスタを介して図６の例における段の活性化又は脱活性
化を行うことを可能としている。
【００３２】より詳細に説明すると、この段は、制御端
子を入力端Ｅへ接続しており且つソース端子を基準電圧
Ｖ１へ接続しているＰチャンネルＭＯＳトランジスタＭ
１、及び第一端子をトランジスタＭ１のドレイン端子へ
接続しており且つ第二端子をカレントミラーの入力端子
へ接続している抵抗Ｒを有している。このカレントミラ
ーの出力端子はトランジスタＭ３のソース端子へ接続し
ている。トランジスタＭ３の制御端子は基準電圧Ｖ２へ
接続している。
【００３３】基準電圧Ｖ１及びＶ２は駆動回路の残部と
関連して適宜選択されねばならない。特に、入力端Ｅへ
デジタル信号が供給される場合には、基準電圧Ｖ１の値
は、入力信号が高電圧を有する場合にはトランジスタＭ
１がオフであり、一方入力信号が低電圧を有する場合に
は、トランジスタＭ１がターンオンされるように選択さ
れねばならない。
【００３４】このカレントミラーは簡単な態様で実現さ
れており、例えば、図６においては、コレクタ端子をカ
レントミラー入力端へ接続しており、エミッタ端子を接
地ＧＮＤへ接続しており且つベース端子をコレクタ端子
へ接続しているＮＰＮ接合トランジスタＴ１によって構
成されている。ＮＰＮ接合トランジスタＴ２は、そのエ
ミッタ端子を接地ＧＮＤへ接続しており、そのベース端
子をトランジスタＴ１のベース端子へ接続しており、且
つそのコレクタ端子をカレントミラー出力端へ接続して
いる。
【００３５】最後に、図６の段は、トランジスタＴ２の
コレクタと基準電圧Ｖ２との間に直列接続されている２
個のダイオードＤ１及びＤ２から構成される保護回路網
を有している。これらのダイオードの機能は、ターンオ
フ遷移期間中にトランジスタＴ２を保護することであ
る。トランジスタＴ２がオフされる場合には、そのコレ
クタの電圧は非常に高い値に到達する場合があり、且つ
電圧ＶＣＥはブレークダウンスレッシュホールドを超え
る場合がある。これら二つのダイオードが存在するため
に、コレクタ電圧はＶ２より僅かに高い程度に制限され
る。
【００３６】トランジスタＴ２がオフであり、従ってト
ランジスタＭ１がオフである場合にカレントミラーの出
力端へ電流を供給することがないことを確保するため
に、トランジスタＴ２のベース端子と接地ＧＮＤとの間
にＮチャンネルＭＯＳトランジスタＭ２を挿入し且つそ
の制御端子を入力端Ｅへ接続することが好適である。こ
の様に、入力信号が低電圧を有する場合には、トランジ
スタＭ１が付勢され且つトランジスタＭ２がオフであ
り、従って、トランジスタＴ２に対しても又カレントミ
ラーに対してもそれはあたかもそこに存在しないかのよ
うである。入力信号が高電圧を有する場合には、トラン
ジスタＭ１がオフであり且つトランジスタＭ２がターン
オンされ、従ってトランジスタＴ２のベースとエミッタ
とを短絡させ、トランジスタＴ２はオフ状態に維持され
る。
【００３７】上述した駆動回路は、適宜の絶縁を確保す
る製造プロセスを使用することによってチップ内に効果
的に集積化させることが可能である。又、制御端子を駆
動回路の出力端へ結合させた少なくとも１個の高電圧電
子装置をチップ内に組込むことも可能である。この様
に、低電圧論理信号による問題なしに駆動することの可
能な新規な高電圧電子装置を得ることが可能である。更
に、駆動回路を駆動する付加的な論理回路をチップ内に
組込むことも可能である。
【００３８】本発明の典型的な適用例は、電気モータ及
びスイッチング電圧調整器用の制御システムである。最
大で５００ｋＨｚまでの非常に高い周波数の入力信号に
対して動作し且つ限界値間でデューティサイクルを変化
させる能力は両方の適用例において非常に高い効率を達
成することを可能としている。
【００３９】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 従来技術に基づく駆動回路を示した概略図。
【図２】 従来技術に基づくパルス発生器を示した概略
図。
【図３】 本発明に基づくパルス発生器の１実施形態を
示した概略図。
【図４】 図３のパルス発生器の入力信号及び出力信号
を示したタイミングチャート。
【図５】 （Ａ）及び（Ｂ）は図３のパルス発生器にお
いて使用可能な遅延回路の具体例を示した各回路図。
【図６】 本発明に基づく駆動回路において使用可能な
駆動段を示した概略回路図。
【符号の説明】
ＩＤ 入力端 ＯＲ第一出力端 ＯＳ 第二出力端 Ｇ３ＡＮＤ論理ゲート ＦＦ１ 第一Ｄ型フリップフロップ Ｄ１ データ入力端 ＣＫ１ クロック入力端 Ｒ１ 非同期リセット入力端 Ｑ１ 第一状態出力端 ＱＮ１ 第二状態出力端 ＤＴ１ 第一非同期遅延回路網 ＦＦ２ 第二Ｄ型フリップフロップ Ｄ２ データ入力端 ＣＫ２ クロック入力端 Ｒ２ 非同期リセット入力端 Ｑ２ 第一状態出力端 ＱＮ２ 第二状態出力端 ＤＴ２ 第二非同期遅延回路網 Ｇ４ 第二論理回路網
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596078290 コンソルツィーオ ペル ラ リセルカ スッラ ミクロエレットローニカ ネル メッゾジオルノ ＣＯＮＳＯＲＺＩＯ ＰＥＲ ＬＡ ＲＩ ＣＥＲＣＡ ＳＵＬＬＡ ＭＩＣＲＯＥＬ ＥＴＴＲＯＮＩＣＡ ＮＥＬ ＭＥＺＺＯ ＧＩＯＲＮＯ イタリア国， カターニャ， アイ− 95121， ストラダーレ プリモソーレ 50 (72)発明者 ジウセッペ カントーネ イタリア国， シラクーサ， アイ− 96100， ヴィア フィリスティーノ 123 (72)発明者 アルド ノベッリ イタリア国， ミラノ， サン ロレンツ ォ ディ パラビアーゴ， アイ−20015, コルソ センピオーネ 29

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 パルス発生器において、 入力端子、 第一及び第二出力端子、 前記入力端子へ結合したクロック入力端と、前記第一出
    力端子へ結合した出力端と、リセット入力端とを具備す
    る第一バイステーブル回路、 前記第一バイステーブル回路の前記出力端と前記リセッ
    ト入力端との間に結合した第一遅延回路、 前記入力端子へ結合したクロック入力端と、前記第二出
    力端子へ結合した出力端と、リセット入力端とを具備す
    る第二バイステーブル回路、 前記第二バイステーブル回路の前記出力端と前記リセッ
    ト入力端との間に結合した第二遅延回路、を有すること
    を特徴とするパルス発生器。
  2. 【請求項２】 請求項１において、前記入力端子と前記
    第一及び第二バイステーブル回路との間に介在してイネ
    ーブル回路が設けられており、前記イネーブル回路は、
    前記第一バイステーブル回路の前記出力端へ結合した第
    一入力端と、前記入力端子へ結合した第二入力端と、前
    記第一及び第二バイステーブル回路の前記クロック入力
    端へ結合した出力端とを具備することを特徴とするパル
    ス発生器。
  3. 【請求項３】 請求項１において、前記第二遅延回路と
    前記第二バイステーブル回路の前記リセット入力端との
    間に介在してイネーブル回路が設けられており、前記イ
    ネーブル回路は、前記第一バイステーブル回路の前記出
    力端へ結合した第一入力端と、前記第二遅延回路へ結合
    した第二入力端と、前記第二バイステーブル回路の前記
    リセット入力端へ結合した出力端とを具備することを特
    徴とするパルス発生器。
  4. 【請求項４】 デジタル信号を受取るべく構成された入
    力端を具備すると共に、その入力端における異なるタイ
    プのエッジに応答してそれぞれパルスを発生する第一出
    力端及び第二出力端を具備するパルス発生器において、 （ａ）各々が少なくともそれ自身の入力端及び少なくと
    も出力端を具備しており且つ両方共入力端において前記
    入力端及び出力端においてそれぞれ前記第一及び前記第
    二出力端へ結合している第一及び第二順序論理回路ブロ
    ック、を有することを特徴とする発生器。
  5. 【請求項５】 請求項４において、更に、 （ｂ）前記第一出力端において既にパルスが存在する場
    合には前記出力端においてパルスを発生しないような態
    様で、入力端において少なくとも前記入力端及び前記第
    一出力端へ結合しており且つ出力端において前記ブロッ
    クの入力端の両方へ結合している第一論理回路網、を有
    することを特徴とする発生器。
  6. 【請求項６】 請求項４において、前記第二ブロックが
    その論理状態を所定の値へ復帰させるべく構成されたリ
    セット入力端を有しており、且つ、更に、 （ｃ）前記第一出力端においてパルスが発生される場合
    には前記第二出力端においてパルスが存在しないような
    態様で、入力端において少なくとも前記第一ブロックの
    出力端へ結合しており且つ出力端において前記リセット
    入力端へ結合している第二論理回路網、を有することを
    特徴とする発生器。
  7. 【請求項７】 請求項４において、前記ブロックが基本
    的に同一であるが、それらの入力端が相互に反転されて
    いることを特徴とする発生器。
  8. 【請求項８】 請求項４において、前記ブロックのうち
    の少なくとも１個が、 （ａ）エッジに感応し且つ入力端において所定の論理値
    を受取るデータ入力端及び前記ブロック入力端へ結合し
    たクロック入力端及び非同期リセット入力端及び前記ブ
    ロック出力端へ結合した少なくとも１個の状態出力端を
    具備するＤ型フリップフロップ、 （ｂ）二つのタイプのエッジに対するものであって且つ
    前記フリップフロップの出力端へ結合している入力端及
    び前記リセット入力端へ結合している出力端を具備する
    非対称的遅延回路網、を有することを特徴とする発生
    器。
  9. 【請求項９】 請求項８において、前記遅延回路網が、 （ａ）前記回路網の出力端へ結合しているコンデンサ、 （ｂ）前記回路網入力端へ結合している制御端子を具備
    すると共に前記コンデンサへ結合している第一導通端子
    を具備する第一スイッチ、 （ｃ）前記回路網入力端へ結合している制御端子を具備
    すると共に前記コンデンサへ結合している第一導通端子
    及び基準電圧へ結合している第二導通端子を具備する第
    二スイッチ、 （ｄ）前記コンデンサが前記第一スイッチを介して前記
    発生器によって充電且つ放電され且つ前記第二スイッチ
    を介して前記基準電圧から放電され且つ充電されるよう
    に前記第一スイッチの第二導通端子へ結合している電流
    発生器、を有することを特徴とする発生器。
  10. 【請求項１０】 制御入力端及び駆動出力端を具備する
    電子装置駆動回路において、 （ａ）前記制御入力端へ結合している入力端を具備する
    と共に、その入力端における異なるタイプのエッジに関
    連してそれぞれパルスを発生する第一出力端及び第二出
    力端を具備するパルス発生器、 （ｂ）前記第一出力端及び第二出力端において存在する
    信号によってそれぞれ駆動される第一トランジスタ及び
    第二トランジスタ、 （ｃ）前記第一トランジスタの主導通端子のうちの一つ
    へ結合しているリセット入力端及び前記第二トランジス
    タの主導通端子のうちの一つへ結合しているリセット入
    力端及び前記駆動出力端へ結合している状態出力端を具
    備するタイプのフリップフロップ、を有しており、前記
    発生器が先行する請求項のうちの一つに基づくタイプで
    あることを特徴とする電子装置。
  11. 【請求項１１】 請求項１０において、更に、動作を制
    御するために入力端において前記第一出力端及び第二出
    力端へそれぞれ接続しており且つ出力端において前記第
    一トランジスタ及び第二トランジスタへ接続されてそれ
    らを駆動する第一及び第二駆動段を有しており、前記各
    駆動段が、 （ａ）出力端を具備する電流発生器、 （ｂ）入力端を前記電流発生器の出力端へ結合しており
    且つ少なくとも１個の出力端を前記二つのトランジスタ
    の対応するトランジスタのうちの対応するトランジスタ
    の主導通端子へ結合しているカレントミラー、を有する
    ことを特徴とする回路。
  12. 【請求項１２】 請求項１０に記載した駆動回路を有す
    ると共に、制御端子を前記駆動回路の出力端へ結合した
    少なくとも１個の高電圧電子装置を有することを特徴と
    する集積回路。
  13. 【請求項１３】 請求項１０に記載した少なくとも１個
    の駆動回路及び制御端子を前記駆動回路の出力端へ結合
    しており且つ電気モータの少なくとも一つの巻線にパワ
    ーを与えるべく構成された少なくとも１個の電子装置を
    有することを特徴とする電気モータ制御システム。
  14. 【請求項１４】 請求項１０に記載した駆動回路及び少
    なくとも１個の電子装置を有しており且つその制御端子
    を前記駆動回路の出力端へ結合しており且つ調整要素と
    して動作すべく構成されているスイッチング型の電源。
  15. 【請求項１５】 制御入力端と駆動出力端とを具備する
    電子装置駆動回路において、 （ａ）前記制御入力端へ結合した入力端を具備すると共
    にその入力端における異なるタイプのエッジに関連して
    パルスをそれぞれ発生する第一及び第二出力端を具備す
    るパルス発生器、 （ｂ）前記第一出力端及び第二出力端に存在する信号に
    よってそれぞれ駆動される第一トランジスタ及び第二ト
    ランジスタ、 （ｃ）前記第一トランジスタの主導通端子のうちの一つ
    へ結合されているリセット入力端及び前記第二トランジ
    スタの主導通端子のうちの一つへ結合しているセット入
    力端及び前記駆動出力端へ結合している状態出力端を具
    備するタイプのフリップフロップ、を有しており、前記
    発生器が前記パルスが時間的に重なり合うことなしに所
    定期間のパルスを発生すべく構成されており、且つ前記
    第二出力端におけるパルスは前記第一出力端のパルスに
    よって中断可能であり且つ前記第一出力端におけるパル
    スは中断可能ではないことを特徴とする電子装置駆動回
    路。
  16. 【請求項１６】 第一トランジスタ及び第二トランジス
    タを使用すると共に、前記第一トランジスタの主導通端
    子のうちの一つへ結合したリセット入力端及び前記第二
    トランジスタの主導通端子のうちの一つへ結合したセッ
    ト入力端及び電子装置を駆動するための状態出力端を具
    備するタイプのフリップフロップを使用することにより
    少なくとも１個の電子回路を駆動する方法において、前
    記トランジスタを所定期間のパルスによって駆動し、前
    記パルスが時間的に重なり合うものではなく、前記第二
    トランジスタのパルスは前記第一トランジスタへのパル
    スにより中断可能であり且つ前記第一トランジスタのパ
    ルスは中断可能ではないことを特徴とする方法。
  17. 【請求項１７】 請求項１６において、前記トランジス
    タの駆動が電流で行われることを特徴とする方法。
  18. 【請求項１８】 パルス発生器において、 入力端子、 第一及び第二出力端子、 前記入力端子へ結合しているクロック入力端、前記第一
    出力端子へ結合している第一出力端、第二出力端、第一
    基準信号へ結合される信号入力端、非同期リセット入力
    端を具備する第一Ｄ型フリップフロップ、 前記第一フリップフロップの前記第二出力端と前記リセ
    ット入力端との間に結合している第一遅延回路、 前記入力端子へ結合しているクロック入力端、前記第二
    出力端子へ結合している第一出力端、第二出力端、第二
    基準信号へ結合される信号入力端、非同期リセット入力
    端を具備する第二Ｄ型フリップフロップ、 前記第二フリップフロップの前記第二出力端と前記リセ
    ット入力端との間に結合している第二遅延回路、を有す
    ることを特徴とするパルス発生器。
  19. 【請求項１９】 請求項１８において、更に、前記入力
    端子と前記第一及び第二フリップフロップとの間に介在
    して論理ゲートが設けられており、前記論理ゲートは、
    前記第一フリップフロップの前記第一出力端へ結合して
    いる第一入力端、前記入力端子へ結合している第二入力
    端、前記第一及び第二フリップフロップの前記クロック
    入力端へ結合している出力端を具備することを特徴とす
    るパルス発生器。
  20. 【請求項２０】 請求項１８において、前記第二遅延回
    路と前記第二フリップフロップの前記リセット入力端と
    の間に介在して論理ゲートが設けられており、前記論理
    ゲートは、前記第一フリップフロップの前記第二出力端
    へ結合している第一入力端、前記第二遅延回路へ結合し
    ている第二入力端、前記第二フリップフロップの前記リ
    セット入力端へ結合している出力端を具備することを特
    徴とするパルス発生器。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011061405A (ja) * 2009-09-09 2011-03-24 Fuji Electric Systems Co Ltd パルス生成回路及びレベルシフト回路
JP2013527551A (ja) * 2010-04-30 2013-06-27 フリースケール セミコンダクター インコーポレイテッド ワン・タイム・プログラマブル・メモリの書き込みイネーブルを検証するための回路

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8303511B2 (en) * 2002-09-26 2012-11-06 Pacesetter, Inc. Implantable pressure transducer system optimized for reduced thrombosis effect
US9496873B2 (en) 2014-08-04 2016-11-15 Qualcomm Incorporated Fast low power level shifters

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4484142A (en) * 1982-05-07 1984-11-20 Digital Equipment Corp. Phase detector circuit
DE3303904C1 (de) * 1983-02-05 1984-09-20 Danfoss A/S, Nordborg Schaltung zum Übertragen eines Schaltsignals
JPS6010913A (ja) * 1983-06-30 1985-01-21 Fujitsu Ltd パルス信号のノイズ除去回路
JPS60100820A (ja) * 1983-11-08 1985-06-04 Fujitsu Ltd 単安定マルチバイブレ−タ
JPS6180914A (ja) * 1984-09-28 1986-04-24 Hitachi Ltd ゲ−ト駆動回路の制御方法
IT1221251B (it) * 1988-02-25 1990-06-27 Sgs Thomson Microelectronics Circuito mos per il pilotaggio di un carico dal lato alto della alimentazione
US5059818A (en) * 1990-06-01 1991-10-22 Advanced Micro Devices, Inc. Self-regulating clock generator
JP2570471B2 (ja) * 1990-06-25 1997-01-08 日本電気株式会社 クロックドライバー回路
US5233232A (en) * 1991-04-01 1993-08-03 Tektronix, Inc. Glitch trigger circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011061405A (ja) * 2009-09-09 2011-03-24 Fuji Electric Systems Co Ltd パルス生成回路及びレベルシフト回路
JP2013527551A (ja) * 2010-04-30 2013-06-27 フリースケール セミコンダクター インコーポレイテッド ワン・タイム・プログラマブル・メモリの書き込みイネーブルを検証するための回路

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