JPH0974345A - 絶縁ゲート半導体素子の駆動回路 - Google Patents

Abstract

(57)【要約】 【目的】絶縁ゲート半導体素子のターンオンやターンオ
フ時に発生しやすい電圧や電流の過渡振動を抑制しなが
らスイッチング速度を高める。 【構成】半導体素子１にオンオフを指定する入力信号Si
の論理状態の変化を短い遅延時間τだけ遅らせた遅延信
号Sdを発する遅延手段10と, 半導体素子１のゲート駆動
用電源電圧Vdを所定比に分圧する分圧回路20と, トラン
ジスタ30ｐと30ｎを直列に接続して相互接続点である出
力点の論理状態をフロート状態を含む３状態に切り換え
るトライステート回路30と, 入力信号Siと遅延信号Sdを
受けてトライステート回路30のトランジスタ30ｐと30ｎ
にオンオフ状態を指定する制御手段40とを用い、分圧回
路20の分圧点とトライステート回路30の出力点を共通に
接続して出力信号Soを導出し、入力信号Siの論理状態の
変化時にトライステート回路30を遅延時間τ内だけフロ
ート状態に入れて出力信号Soを分圧回路20による分圧値
の中間電圧Viにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は絶縁ゲートバイポーラト
ランジスタ (以下IGBTという) 等の電力用の絶縁ゲート
半導体素子をオンオフないしはスイッチング動作させる
際の過渡的な過電圧や過電流の発生を防止するに適する
駆動回路に関する。

【０００２】

【従来の技術】上述のIGBT等の絶縁ゲート半導体素子は
バイポーラ素子と比べてゲートの入力インピーダンスが
ずっと高いので比較的小さな電力で駆動でき、かつ負荷
を高い周波数でスイッチングできる利点があるため、種
々な用途の電力装置の制御用に益々広く採用される傾向
にある。この絶縁ゲート半導体素子は簡単な駆動回路を
用いて駆動できるが、高速スイッチング動作に伴って過
渡的な過電圧や過電流が発生しやすいので、絶縁ゲート
と駆動回路との間にゲート抵抗を挿入した状態で駆動さ
れるのが通例である。図３は絶縁ゲート半導体素子をか
かるゲート抵抗を介して駆動する従来の回路例と動作を
示すものである。

【０００３】図３(a) の右側部に示す絶縁ゲート半導体
素子１はIGBTであり、エミッタ側を接地してコレクタ側
に電源電圧Ｖを受ける負荷２を接続した状態で使用され
る。負荷２は図示の例では誘導性なので半導体素子１の
オフ動作時に大きな過電圧が発生するのを防止するため
にダイオード３がそれに逆並列接続されている。駆動回
路４は半導体素子１のオンオフ状態を指定する論理信号
である5V程度の低圧の入力信号Siを受けて, この従来例
ではそれと同じ論理状態の出力信号Soを例えば15Ｖの駆
動電源電圧Vdと同じ値で出力する。

【０００４】この出力信号Soは抵抗Rgを介して半導体素
子１の絶縁ゲートに与えられるが、このゲートにはエミ
ッタとの間に静電容量Ｃgeがあり、コレクタとの間にも
静電容量Ｃgcがあり、これらはそれぞれ数百〜数千pFの
かなり大きな値なので、駆動回路４にはこれらを合成し
た半導体素子１のゲート容量Cgを充放電するに充分な駆
動能力を賦与しておく必要がある。なお、図３(b) と図
３(c) に駆動回路４の入力信号Siと出力信号Soの波形を
それぞれ示す。

【０００５】

【発明が解決しようとする課題】しかし上述のような従
来からの駆動回路４では、半導体素子１のスイッチング
速度を高めるため駆動回路４の駆動力を高め, ないしは
ゲート抵抗Rgの抵抗値を下げてターンオンやターンオフ
の時間を短縮して行くと、半導体素子１に掛かる電圧や
それに流れる電流に過渡的な振動が発生しやすくなって
くる問題がある。以下、この様子を図３(d) 〜図３(f)
を参照して説明する。

【０００６】図３(d) に半導体素子１が駆動回路４から
図３(c) に示す波形の出力信号Soを受けた際のゲート電
圧Vgの波形を示す。前述のゲート容量Cgに関連するゲー
ト・エミッタ間容量Ｃgeやゲート・コレクタ間容量Ｃgc
がターンオン動作中やターンオフ動作中の半導体素子１
が受ける電圧値や電流値により変化するので、ゲート電
圧Vgの波形は図のように単純な充放電波形とかなり異な
ってくる。

【０００７】図３(e) と図３(f) に半導体素子１に掛か
るコレクタ・エミッタ間電圧Ｖceとそれに流れる電流Ｉ
の波形をそれぞれ示す。図３(e) のように電圧Ｖceのタ
ーンオン時の波形には振動がないが、ターンオフ時の波
形に大きな振動が現れて鋭いピーク電圧が発生してい
る。図３(f) のように電流Ｉの波形にはターンオフ時に
若干の振動が現れるが、ターンオン時には大きな振動が
現れて非常に鋭いピーク電流が発生している。

【０００８】これからわかるように半導体素子１のター
ンオン時にはその電流Ｉに, ターンオフ時には電圧Ｖce
にそれぞれ過渡的な振動がとくに生じやすく、振動の振
幅は駆動回路４の駆動力が大きいほど，ゲート抵抗Rgの
抵抗値が低いほど, 負荷２が誘導性でそのインダクタン
ス値が大きいほど急増する傾向がある。このように、半
導体素子１のスイッチング速度を高めて行く上でそのオ
ンオフ動作に付随して発生する過渡的な振動が隘路にな
っているのが実情である。

【０００９】かかる現状に鑑みて、本発明の目的は絶縁
ゲート半導体素子のターンオン時やターンオフ時に生じ
やすい過渡振動を抑制しながらスイッチング速度を従来
より高めることができる駆動回路を提供することにあ
る。

【００１０】

【課題を解決するための手段】上記の目的は本発明の駆
動回路によれば、絶縁ゲート半導体素子のオンオフを指
定する入力信号を受けてその論理状態の変化を短時間だ
け遅らせた遅延信号を発する遅延手段と, 半導体素子の
ゲート駆動用電源電圧を分圧する分圧回路と,駆動電源
電圧を受ける１対のトランジスタの直列接続回路として
なり両者の相互接続点を出力点としてその論理状態をフ
ロート状態を含めた３状態に切り換えが可能なトライス
テート回路と, 入力信号とその遅延信号を受けてトライ
ステート回路の各トランジスタのオンオフ状態を指定す
る制御手段とを用い、分圧回路の分圧点とトライステー
ト回路の出力点を共通接続して半導体素子をスイッチン
グ動作させる出力信号を取り出し、入力信号の論理状態
の変化に応じて制御回路によりトライステート回路を遅
延手段による遅延時間内だけフロート状態に入れて分圧
回路による分圧を出力信号値とすることにより達成され
る。

【００１１】なお、上記構成中の遅延手段は入力信号の
論理状態の一方から他方への変化と他方から一方への変
化のいずれか, あるいは双方に応じて入力信号を遅延さ
せるよう構成することができ、同様にこれら変化のいず
れか, あるいは双方に応じてトライステート回路を遅延
時間内だけフロート状態にして分圧回路による分圧を出
力信号値として取り出すようにすることができる。

【００１２】また、分圧回路は通例のように１対の抵抗
等の分圧要素を直列接続して両者の相互接続点から分圧
を取り出すように構成することでよく、原理上はこれに
駆動電源電圧を直接与えることでよいが、各分圧要素に
対しそれぞれトランジスタを直列に接続しておいてトラ
イステート回路のトランジスタをオン動作させる際に分
圧回路内のそれに直列に入るトランジスタをオフ状態に
し，並列に入るトランジスタをオン状態にする方がよ
い。入力信号の論理状態の双方向の変化に応じてトライ
ステート回路をフロート状態にする場合は、分圧回路を
半導体素子のオン動作時用とオフ動作時用とに分離して
設け, それらの分圧比を互いに独立に設定できるように
するのが非常に有利である。

【００１３】上述のように１対の分圧回路を用いる場合
でも原理上はトライステート回路をそれらに共通に設け
ることでよいが、各分圧回路に対してトライステート回
路を設けて, 入力信号の論理状態の一方から他方への変
化, および他方から一方への変化に応じてそれらを交互
にフロート状態に入れるようにするが実際的である。さ
らに、この場合に分圧回路と対応するトライステート回
路の組み合わせごとに両回路から出力信号を受ける駆動
トランジスタを設け、オン動作とオフ動作用の駆動トラ
ンジスタを駆動電源電圧に対し直列に接続して、両者の
相互接続点から導出した駆動信号を半導体素子に与える
ようにするのがよい。

【００１４】なお、トライステート回路内のトランジス
タや前述のように分圧回路内に組み込まれるトランジス
タのオンオフ状態を制御する制御手段は、論理ゲートな
いしそれを適宜に組み合わせた回路として構成すること
でよい。

【００１５】

【作用】本発明は半導体素子のオンオフ動作に伴う前述
のような電流や電圧の過渡的な振動がターンオン時間や
ターンオフ時間のごく初期の半導体素子のゲート電圧の
急変に誘発されて発生する点に着目して、前項の構成に
いう遅延手段による遅延時間内は絶縁ゲートの充放電が
分圧回路による分圧値までしか進行しないようにするこ
とにより，ゲート電圧の変化速度を過渡振動を誘発しな
い程度に制限し、遅延時間の経過後はトライステート回
路によるゲート駆動に切り換えて充放電を短時間内に終
わらせることにより，ターンオンやターンオフに要する
全体時間を短縮して半導体素子のスイッチング速度を高
めるものである。

【００１６】

【実施例】以下、図を参照しながら本発明の実施例を説
明する。図１に本発明による駆動回路の基本的な実施例
の回路構成と関連する主な信号の波形を絶縁ゲート半導
体素子とともに示し、図２に駆動回路のより実用的な実
施例の回路構成と関連する主な信号の波形を示す。な
お、これら実施例では駆動回路はＣＭＯＳ回路として構
成されているが、必要に応じてバイポーラ回路として構
成することもできる。また、実施例では半導体素子のタ
ーンオンとターンオフの双方に対しそのゲート電圧の変
化が初期に制限されるものとするが、負荷の種類や特性
に応じて一方に対してのみ制限を掛けるようにしてもよ
い。

【００１７】図１(a) の右側部に示すIGBTである絶縁ゲ
ート半導体素子１と負荷２とそれに並列なダイオード３
とは前に説明した図３と同じであり、図の中央部に示す
駆動回路は図１(b) に示す波形の入力信号Siに基づいて
図１(f) に示すような波形をもつ出力信号Soによって半
導体素子１のゲートを駆動するものである。この駆動回
路を構成する遅延手段10は図示の例ではインバータ4aに
よる入力信号Siの反転信号を受ける論理反転形であり、
例えば簡単なCR時定数回路とインバータを組み合わせて
なり、図１(c) に示す遅延信号Sdをこの実施例では図１
(a) に示す入力信号Siの立ち上がり波形と立ち下がり波
形の双方をそれぞれ短い遅延時間τだけ遅らせた波形で
発する。もちろん、必要に応じてこの遅延信号Sdの立ち
上がりと立ち下がりの波形の一方だけを遅らせるように
してもよい。

【００１８】分圧回路20は半導体素子１のゲート用のふ
つうは15Ｖ程度の駆動電源電圧Vdを図の例では抵抗であ
る１対の分圧要素20ａと20ｂにより所定比に分圧するも
のであり、この実施例では電源点Vdと接地点Ｅの間に直
接に接続される。その右側に示すトライステート回路30
は駆動電源電圧Vdを受ける１対のトランジスタ30ｐと30
ｎの直列回路としてなり、これらのトランジスタの相互
接続点である出力点の論理状態をハイとローとフロート
の３通りに切り換えるものである。このトライステート
回路30の上述の分圧回路20の分圧点と共通接続された出
力点から半導体素子１のゲートを駆動するための出力信
号Soが導出される。

【００１９】制御手段40はこのトライステート回路30に
出力点の論理状態を切り換えさせるために制御信号S4ｐ
とS4ｎをそのトランジスタ30ｐと30ｎに対しこの実施例
ではそれぞれ図１(d) と図１(e) に示す波形で発するも
のであり、２個の直列接続のインバータ4aと4bを介して
受ける入力信号Siおよび遅延手段10による前述の遅延信
号Sdに基づいてそれぞれ制御信号S4ｐとS4ｎを作る論理
ゲートを組み合わせて構成される。図１(d) の波形の制
御信号S4ｐは入力信号Siと遅延信号Sdを受けるナンドゲ
ートにより、図１(e) の波形の制御信号S4ｎはノアゲー
トにより容易に作ることができる。制御信号S4ｐとS4ｎ
の波形からわかるように遅延時間τ内はトランジスタ30
ｐと30ｎがともにオフするのでトライステート回路30の
出力点はフロート状態になり、それ以外の場合は両トラ
ンジスタ30ｐと30ｎが交互にオンオフするので出力点は
入力信号Siと同じ論理状態になる。

【００２０】図１(f) に分圧回路20とトライステート回
路30の上述の動作によって作られる出力信号Soの波形を
示す。遅延時間τで指定される短時間内だけトライステ
ート回路30の出力点がフロート状態になるので出力信号
Soは分圧回路20による分圧に相当する中間電圧Viになる
が、それ以外では出力信号Soは入力信号Siと同じ論理状
態に対応する０か駆動電源電圧Vdの値をとる。図１(g)
と図１(h) にこの出力信号Soをゲートに受ける半導体素
子１のコレクタ・エミッタ間電圧Ｖceとそれに流れる電
流Ｉの波形をそれぞれ示す。本発明では、ターンオン動
作の開始直後は半導体素子１のゲートに中間電圧Viしか
掛からず, 遅延時間τの経過後に始めて全電圧Vdが掛か
るから電流Ｉの波形に小ピークは出るが図３(f) のよう
な大きな振動は発生せず、ターンオフ動作の開始直後も
ゲート電圧は中間電圧Viまでしか下がらず, 遅延時間τ
の後に０に下がるから電圧Ｖceの波形に小ピークは出る
が図３(e) のような大きな振動は発生しない。

【００２１】このように電圧Ｖceと電流Ｉの振動を有効
に抑制するには、遅延回路10による遅延時間τを負荷１
の特性等に応じてふつうは 0.1〜0.5 μＳの範囲に設定
するのがよく、半導体素子１のターンオン動作やターン
オフ動作の完了までに要する全時間は 0.5〜１μＳ程度
になる。なお、この図１の実施例ではトライステート回
路30のトランジスタ30ｐや30ｎのオン時に分圧回路20の
抵抗20ｂや20ａがそれぞれそれに直列に入るが、トラン
ジスタ30ｐや30ｎのオン抵抗を充分低くすればなんら問
題はない。分圧回路20の分圧要素として抵抗のかわりに
半導体素子１のゲート容量Cgより静電容量が大きなキャ
パシタを用いてもよく、あるいは抵抗とキャパシタを並
列に用いてもよい。

【００２２】以上説明した図１の実施例は回路構成が簡
単な利点を有するが、分圧回路20に常に電流が流れてい
るので、トライステート回路30のトランジスタ30ｐや30
ｎのオン抵抗を低くしておかないと半導体素子１のゲー
トに対する駆動力が不充分になる場合がある。この点を
改善するには、分圧回路20の各分圧要素20ａや20ｂにそ
れぞれ直列接続されたトランジスタを追加し、トライス
テート回路30のトランジスタ30ｐまたは30ｎをオン動作
させる際に駆動電源電圧Vdに対しそれに直列に入る分圧
回路20内のトランジスタをオフ状態におくのがよく、さ
らにはこの際に並列に入る方のトランジスタをオン状態
におくのが有利である。

【００２３】また、図１の実施例では半導体素子１のオ
ンまたはオフ動作の開始直後にそのゲートに掛かる出力
信号Soの前述の中間電圧Viの値はオン動作時もオフ動作
時も同じであるが、負荷２の種類や過渡特性によっては
その値をオン時とオフ時とで互いに異ならせるのが望ま
しい。このため、次の図２の実施例ではオン動作用とオ
フ動作用に分圧回路を別個に設けてそれらの分圧比によ
り中間電圧値を独立に設定できるようにする。

【００２４】図２(a) はかかる実施例の回路図であり、
図には半導体素子を省いたその駆動回路のみが示されて
いて右半分の上側がオン時用, 下側がオフ時用である。
入力信号Siおよび遅延手段10によるその遅延信号Sdが制
御手段40に与えられる要領は図１(a) の回路と同じであ
り、これら入力信号Siと遅延信号Sdの波形がそれぞれ図
２(b) と図２(c) に示されている。図示のようにオン時
用の分圧回路21とオフ時用の分圧回路22が別個に設けら
れ、かつ前述のようにそれらの一方の分圧抵抗21ａと22
ａに対しトランジスタ21ｐと22ｐが, 他方の分圧抵抗21
ｂと22ｂに対しトランジスタ21ｎと22ｎがそれぞれ直列
に接続されている。

【００２５】トライステート回路30はこれらの分圧回路
21と22に対して共通に設けることもできるが、図示の実
施例では各分圧回路に対しこれを設け、分圧回路21用は
オン動作時だけ, 分圧回路22用はオフ動作時だけそれぞ
れフロート状態におくようにする。さらに、この図２の
実施例では分圧回路21や22と対応するトライステート回
路30の組み合わせごとにその出力信号SoｐとSoｎをそれ
ぞれ受ける駆動トランジスタ31ｐと31ｎを設け、これら
を駆動電源電圧Vdに対して直列に接続して相互接続点か
ら導出した駆動信号DSにより半導体素子１を駆動する。

【００２６】この実施例における制御手段40は分圧回路
21と22とトライステート回路30内のトランジスタのオン
オフ状態を入力信号Siと遅延信号Sdの論理状態に応じて
制御するもので、両信号を受けるオン動作用のアンドゲ
ート41による図２(d) に示す波形の制御信号Ｓ41と, オ
フ動作用のオアゲート42による図２(e) に示す波形の制
御信号Ｓ42のほかに入力信号Siを出力する。制御信号Ｓ
41はオン動作側の分圧回路21内のトランジスタ21ｐとト
ライステート回路30内のトランジスタ30ｎに,制御信号
Ｓ42はオフ動作側の分圧回路22内のトランジスタ22ｎと
トライステート回路30内のトランジスタ30ｐにそれぞれ
与えられる。

【００２７】さらに、入力信号Siは分圧回路21のトラン
ジスタ21ｎと, 分圧回路22のトランジスタ22ｐと, オン
動作側のトライステート回路30のトランジスタ30ｐと,
オフ動作側のトライステート回路30のトランジスタ30ｎ
とに与えられる。以上のように構成された図２(a) の駆
動回路の動作をまずオン動作側について説明すると、入
力信号Siがローからハイに立ち上がった直後の遅延時間
τの間は図２(d) に示すよう制御信号Ｓ41はまだローな
ので、トライステート回路30内の入力信号Siのハイを受
けるｐ形のトランジスタ30ｐおよび制御信号Ｓ41のロー
を受けるｎ形のトランジスタ30ｎがともにオフし、従っ
てトライステート回路30はフロートの状態になる。これ
に対し、分圧回路21の制御信号Ｓ41のローを受けるｐ形
のトランジスタ21ｐと入力信号Siのハイを受けるｎ形の
トランジスタ21ｎがいずれもオンするので、図１(f) に
波形を示す出力信号Soｐとして分圧回路21により駆動電
源電圧Vdを分圧したオン時用の中間電圧Viｎが出力され
る。この出力信号Soｐを受けるｐ形の駆動トランジスタ
31ｐはゲート電圧がそれまではハイであった駆動電源電
圧Vdよりも下がるのでオン動作を開始する。

【００２８】遅延時間τの経過後は制御信号Ｓ41がハイ
に立ち上がり、これに応じてトライステート回路30のｎ
形のトランジスタ30ｎがオンし, 同時に分圧回路21内の
駆動電源電圧Vdに対してそれと直列に入るｐ形のトラン
ジスタ21ｐがオフするので、出力信号Soｐがローに変わ
って駆動トランジスタ31ｐは完全なオン状態になり、こ
れにより図２(h) に波形を示す駆動信号DSはハイの状態
になる。

【００２９】次に入力信号Siがハイからローに立ち下が
ると、制御信号Ｓ41も同時にローに変化する。これによ
り、トライステート回路30のｐ形のトランジスタ30ｐは
入力信号Siのローを受けてオンし、ｎ形のトランジスタ
30ｎは制御信号Ｓ41のローによりオフし、同時に分圧回
路21の電源電圧Vdに対してトランジスタ30ｐと直列に入
るｎ形のトランジスタ21ｎが入力信号Siのローによりオ
フする。これにより、図２(f) の出力信号Soｐは入力信
号Siがローに変わると同時にハイの状態に切り換わり、
駆動トランジスタ31ｐをオフ動作させて当初の状態に戻
す。このように図２の実施例では、オン動作用の出力信
号Soｐは入力信号Siの立ち上がり直後の遅延時間τの間
に限ってオン動作用の中間電圧Viｎにおかれ、それ以外
の場合は入力信号Siの論理状態の反転論理状態におかれ
る。

【００３０】次に図２(a) の駆動回路の動作をオフ動作
側について説明する。入力信号Siがローからハイに立ち
上がると同時に図２(e) に波形を示す制御信号Ｓ42もハ
イに立ち上がる。これによりトライステート回路30のｐ
形のトランジスタ30ｐは入力信号Siのハイを受けてオフ
し、ｎ形のトランジスタ30ｎは制御信号Ｓ42のハイによ
りオンし、同時に分圧回路22内の電源電圧Vdに対しトラ
ンジスタ30ｎと直列に入るｐ形のトランジスタ22ｐが入
力信号Siのハイによりオフする。従って、入力信号Siの
立ち上がりと同時に図２(g) に波形を示す出力信号Soｎ
がローの状態になって駆動トランジスタ31ｎをオフ状態
にする。

【００３１】次に入力信号Siがハイからローに変わった
直後の遅延時間τの間は図２(e) のように制御信号Ｓ42
がまだハイなので、トライステート回路30の制御信号Ｓ
42のハイを受けるｐ形のトランジスタ30ｐと入力信号Si
のローを受けるｎ形のトランジスタ30ｎがともにオフし
てトライステート回路30がフロート状態になり、分圧回
路22内の入力信号Siのローを受けるｐ形のトランジスタ
22ｐと制御信号Ｓ42のハイを受けるｎ形のトランジスタ
22ｎがいずれもオンするので、図１(g) の出力信号Soｎ
として分圧回路22で電圧Vdを分圧したオフ動作用の中間
電圧Viｆが出力され、これによりｎ形の駆動トランジス
タ31ｎがオン動作を開始する。

【００３２】遅延時間τの経過後は制御信号Ｓ42がロー
に変わり、トライステート回路30のｐ形のトランジスタ
30ｐがオンし, かつ分圧回路22の電圧Vdに対しそれと直
列に入るｎ形のトランジスタ22ｎがオフするので、出力
信号Soｎがハイの電圧Vdまで上昇して駆動トランジスタ
31ｎが完全にオンし、図２(h) の駆動信号DSはローにな
って当初の状態に戻る。このようにオフ動作用の出力信
号Soｎは入力信号Siの立ち下がり直後の遅延時間τの間
だけオフ動作用の中間電圧Viｆにおかれ、それ以外の場
合は入力信号Siを反転した論理状態になる。

【００３３】以上の動作の結果、図２(h) の駆動信号DS
は入力信号Siよりずっとなだらかに変化する波形にな
る。図２(i) に波形を示す半導体素子１のコレクタ・エ
ミッタ間電圧Ｖceにはターンオフ動作中に僅かなピーク
は出現するが従来の図３(e) のような大きな過渡振動は
生じない。また、図２(j) に波形を示す半導体素子１の
電流Ｉにもターンオン動作中に僅かにピークが現れるだ
けで、従来の図３(f) のような大きな過渡振動は発生し
ない。

【００３４】この図２の実施例では分圧回路21と22によ
りオン動作用の中間電圧Viｎとオフ動作用の中間電圧Vi
ｆを独立に設定できるので、これらのコレクタ・エミッ
タ間電圧Ｖceや電流Ｉに過渡振動が発生しない限度内で
ターンオン時間やターンオフ時間を短縮できる利点があ
る。駆動電源電圧Vdが15Ｖで半導体素子１のゲートの動
作しきい値が2V程度のとき、オン動作用の中間電圧Viｎ
は８〜11Ｖ, オフ動作用の中間電圧Viｆは４〜７Ｖの範
囲内になるよう分圧回路21と22の分圧比を設定するのが
よい。また、この実施例ではオン動作用の出力信号Soｎ
とオフ動作用の出力信号Soｆをそれぞれ受ける駆動トラ
ンジスタ31ｐと31ｎにより駆動信号DSを作るので、遅延
時間τ内に駆動トランジスタ31ｐや31ｎを飽和領域で動
作させて半導体素子１のゲートをほぼ一定電流で部分的
に充放電させて過渡振動の発生に対する抑制効果を確実
にできる利点がある。

【００３５】

【発明の効果】以上のとおり本発明では、半導体素子の
オンオフ動作に伴って発生する電圧や電流の過渡振動が
オンないしはオフ動作の開始時のそのゲート電圧の急変
により誘発される点に着目して、遅延手段により半導体
素子のオンオフを指定する入力信号の論理状態の変化を
短時間だけ遅らせた遅延信号を作り、ゲート駆動用電源
電圧を分圧する分圧回路と，１対のトランジスタを電源
電圧に対し直列接続してそれらの相互接続点を出力点と
してその状態をフロート状態を含む３状態に切り換える
トライステート回路を設けて，分圧回路の分圧点とトラ
イステート回路の出力点を共通に接続してゲート駆動用
の出力信号を導出し、制御手段により入力信号と遅延信
号の論理状態に応じてトライステート回路の各トランジ
スタのオンオフ状態を指定しながら、入力信号の論理状
態の変化時にトライステート回路を遅延時間内だけフロ
ート状態に置いて分圧回路による分圧値を出力信号値と
して取り出すことにより、次の効果を挙げることができ
る。

【００３６】(a) 遅延手段により設定した遅延時間内は
半導体素子のゲートの充放電を分圧回路により設定した
電源電圧の分圧値までしか進行させないので、半導体素
子のオン動作やオフ動作の開始当初のゲート電圧の変化
速度を電圧振動や電流振動が誘発されない程度に分圧値
と遅延時間により正確に設定して従来のような大きな過
渡振動の発生を確実に抑制することができる。

【００３７】(b) 遅延時間が経過した後はトライステー
ト回路のトランジスタによる強力なゲート駆動に切り換
えて充放電を短時間内に終了させることにより，過渡振
動を発生させない条件下でターンオン時間やターンオフ
時間を短縮して半導体素子のスイッチング周波数を従来
より高周波領域にまで広げることができる。本発明を実
施した実験結果では、半導体素子のターンオン時間やタ
ーンオフ時間を従来の１〜２μＳの約半分の 0.5〜１μ
Ｓ程度に短縮できる。

【００３８】かかる特長をもつ本発明回路は半導体素子
が大容量で絶縁ゲートの静電容量が非常に大きい場合も
確実に動作し、上記のほかに電圧の振動による半導体素
子の誤動作を防止し、電圧や電流の定格値や許容値を超
えるピークの発生を抑制して半導体素子の損傷や破壊を
未然に防止する効果を有する。なお、遅延手段により入
力信号の論理状態の一方から他方への変化と他方から一
方への変化とに応じて入力信号を遅延させる本発明の実
施態様は、単一の分圧回路を用いて半導体素子のオン動
作時とオフ動作時の双方に対して遅延時間内に出力信号
を中間電圧にする場合に有利である。分圧回路の１対の
分圧要素のそれぞれにトランジスタを直列に接続し、ト
ライステート回路のトランジスタをオン動作させる際に
分圧回路のそれに直列に入るトランジスタをオフ状態に
おく実施態様は、遅延時間内に半導体素子のゲートを部
分的に充放電させる際の駆動力を高めて過渡振動の発生
防止を確実にする効果がある。

【００３９】また、分圧回路を半導体素子のオン動作用
とオフ動作用に分離して設ける実施態様は、両分圧回路
の分圧比を独立に設定して遅延時間内の出力信号にオン
時とオフ時にそれぞれ最適な中間電圧を与えて過渡振動
の発生を合理的に抑制できる効果を有する。これらの分
圧回路にそれぞれにトライステート回路を設けて入力信
号の論理状態の各変化に応じて交互にフロート状態にす
る実施態様、さらには各分圧回路と対応するトライステ
ート回路の各組み合わせごとに両回路から出力信号を受
ける駆動トランジスタを設けて，オン動作用とオフ動作
用の駆動トランジスタを駆動電源電圧に対し直列接続し
て両者の相互接続点から駆動信号を導出して半導体素子
に与える実施態様は、半導体素子に対するゲート駆動力
を強めて過渡振動の発生防止効果を確実にするととも
に、半導体素子のターンオン時間やターンオフ時間を短
縮できる利点がある。

【図面の簡単な説明】

【図１】本発明による絶縁ゲート半導体素子の駆動回路
の基本的な実施例の回路構成と関連する主な信号の波形
を示し、同図(a) は駆動回路の回路図、同図(b) は入力
信号の波形図、同図(c) は遅延信号の波形図、同図(d)
はトライステート回路に対する一方の制御信号の波形
図、同図(e) はトライステート回路に対する他方の制御
信号の波形図、同図(f) は駆動回路の出力信号の波形
図、同図(g) は半導体素子に掛かる両端電圧としてのコ
レクタ・エミッタ間電圧の波形図、同図(h) は半導体素
子に流れる電流の波形図である。

【図２】分圧回路をオン動作側とオフ動作側に分けて設
ける本発明回路の実施例の回路構成と関連する信号の波
形とを示し、同図(a) は駆動回路の回路図、同図(b) は
入力信号の波形図、同図(c) は遅延信号の波形図、同図
(d) はオン動作側の制御信号の波形図、同図(e) はオフ
動作側の制御信号の波形図、同図(f) はオン動作側の出
力信号の波形図、同図(g) はオフ動作側の出力信号の波
形図、同図(h) は駆動信号の波形図、同図(i) は半導体
素子に掛かるコレクタ・エミッタ間電圧の波形図、同図
(j) は半導体素子に流れる電流の波形図である。

【図３】従来の簡単な駆動回路の例と関連する主な信号
の波形を示し、同図(a) は駆動回路を半導体素子とその
ゲート抵抗とともに示す回路図、同図(b) は駆動回路の
入力信号の波形図、同図(c) は駆動回路の出力信号の波
形図、同図(d) は半導体素子のゲート電圧の波形図、同
図(e) は半導体素子に掛かるコレクタ・エミッタ間電圧
の波形図、同図(f) は半導体素子に流れる電流の波形図
である。

【符号の説明】

１ 絶縁ゲート半導体素子としてのIGBT ２ 半導体素子の負荷 ３ 過電圧防止用のダイオード 4a,4b 入力信号の増幅, 整形用のインバータ 10 遅延手段 20 分圧回路 21 オン動作用の分圧回路 22 オフ動作用の分圧回路 30 トライステート回路 31p,31n 駆動トランジスタ 40 制御手段 41 制御手段用のアンドゲート 42 制御手段用のオアゲート Cg 半導体素子のゲートの静電容量 DS 駆動トランジスタによる駆動信号 Ｉ 半導体素子に流れる電流 Si 駆動回路の入力信号 Sd 遅延信号 So 駆動回路の出力信号 Soｐ オン動作用の出力信号 Soｎ オフ動作用の出力信号 S4p,S4n 制御信号 Ｓ41 オン動作用の制御信号 Ｓ42 オフ動作用の制御信号 τ 遅延時間 Ｖ 負荷用の電源電圧 Vce 半導体素子のコレクタ・エミッタ間電圧 Vd 駆動電源電圧 Vi 中間電圧 Viｎ オン動作用の中間電圧 Viｆ オフ動作用の中間電圧

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/013 Ｈ０３Ｋ 19/00 １０１Ｆ 19/0948 19/094 Ｂ

Claims (7)

【特許請求の範囲】
1. 【請求項１】オンオフを指定する入力信号を受けて絶縁
   ゲート半導体素子をスイッチング動作させる出力信号を
   発する駆動回路であって、入力信号を受けてその論理状
   態の変化を所定の短時間だけ遅らせた遅延信号を発する
   遅延手段と、半導体素子の絶縁ゲートに対する駆動電源
   電圧を所定比に分圧する分圧回路と、駆動電源電圧を受
   ける１対のトランジスタの直列接続回路としてなり両者
   の相互接続点を出力点としてその論理状態をフロート状
   態を含む３状態に切り換え得るトライステート回路と、
   入力信号とその遅延信号を受けてトライステート回路の
   各トランジスタのオンオフ状態を指定する制御手段とを
   備えてなり、分圧回路の分圧点とトライステート回路の
   出力点を共通に接続して出力信号を導出し、入力信号の
   論理状態の変化に応じて制御手段によりトライステート
   回路を遅延手段による遅延時間内だけフロート状態に置
   いて出力信号として分圧回路による分圧を出力するよう
   にしたことを特徴とする絶縁ゲート半導体素子の駆動回
   路。
2. 【請求項２】請求項１に記載の回路において、遅延手段
   によって入力信号の論理状態の一方から他方への変化と
   他方から一方への変化とに応じて入力信号を遅延させる
   ことを特徴とする絶縁ゲート半導体素子の駆動回路。
3. 【請求項３】請求項１に記載の回路において、分圧回路
   を１対の分圧要素により構成してそれぞれに対しトラン
   ジスタを直列接続し、トライステート回路のトランジス
   タをオン動作させる際に分圧回路のそれに直列に入るト
   ランジスタをオフ状態，並列に入るトランジスタをオン
   状態にそれぞれおくようにしたことを特徴とする絶縁ゲ
   ート半導体素子の駆動回路。
4. 【請求項４】請求項１に記載の回路において、分圧回路
   を絶縁ゲート半導体素子のオン動作用とオフ動作用に分
   離して設け、それらの分圧比を独立に設定し得るように
   したことを特徴とする絶縁ゲート半導体素子の駆動回
   路。
5. 【請求項５】請求項４に記載の回路において、トライス
   テート回路を各分圧回路に対して設け、入力信号の論理
   状態の各変化に応じて交互にフロート状態にするように
   したことを特徴とする絶縁ゲート半導体素子の駆動回
   路。
6. 【請求項６】請求項５に記載の回路において、各分圧回
   路とそれに対応するトライステート回路の組み合わせご
   とに両回路から出力信号を受ける駆動トランジスタを設
   け、オン動作とオフ動作用の駆動トランジスタを駆動電
   源電圧に対し直列に接続して、両者の相互接続点から導
   出した駆動信号を半導体素子に与えるようにしたことを
   特徴とする絶縁ゲート半導体素子の駆動回路。
7. 【請求項７】請求項１に記載の回路において、制御手段
   が論理ゲートないしその組み合わせ回路として構成され
   ることを特徴とする絶縁ゲート半導体素子の駆動回路。