JP2015204661A - 半導体素子駆動回路 - Google Patents

Abstract

【課題】ターンオン時の電圧変化率と、スイッチング遅れ時間との調整を適切に行うことができる半導体素子駆動回路を提供する。【解決手段】高電圧側スイッチング素子２又は低電圧側スイッチング素子３を介して、ハイレベル駆動電圧又はローレベル駆動電圧が排他的に出力される電圧出力端子と、電圧駆動型半導体素子４の導通制御端子との間に第１抵抗素子Ｒｇ１を接続し、第１抵抗素子に並列に、カソードが電圧出力端子側となるように接続されるツェナーダイオードＺＤ１、第２抵抗素子Ｒｇ２及びカソードが導通制御端子側となるように接続されるダイオードＤ１からなる直列回路を接続する。【選択図】図１

Description

本発明は、電圧駆動型半導体素子を駆動する半導体素子駆動回路に関する。

近年、産業用インバータ等の電力変換装置における主回路部を構成するスイッチング素子に、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの電圧駆動型半導体素子が広く用いられている。ＩＧＢＴのスイッチング動作は、ゲート電圧と、一般的にゲートに接続される抵抗により制御されるゲート容量の充放電時間により決定される。このスイッチング動作は、放射ノイズ、伝導ノイズの発生やスイッチング損失、スイッチングサージやスイッチング遅れ時間等、ＩＧＢＴの重要な性能を左右する。

国際公開第２０１０／１３４２７６号パンフレット 特開平７−２２６６６３号公報

一般に、上記スイッチング動作では、放射ノイズ、伝導ノイズ、スイッチングサージや漏れ電流を考慮してＩＧＢＴのスイッチング動作時のコレクタ−エミッタ間の電圧変化率を小さくするためゲート抵抗値を大きくするが、それに伴い、ゲート電圧が閾値電圧に達する前の充電時間も長くなり、スイッチング遅れ時間が長くなってしまう。

ＩＧＢＴのスイッチング遅れ時間は、一般的にターンオフ時よりターンオン時の方が大きい。そこで、ターンオン時の電圧駆動型半導体素子の導通端子間の電圧変化率とスイッチング遅れ時間との調整を適切に行うことができる半導体素子駆動回路を提供する。

請求項１記載の半導体素子駆動回路によれば、高電圧側スイッチング素子又は低電圧側スイッチング素子を介して、ハイレベル駆動電圧又はローレベル駆動電圧が排他的に出力される電圧出力端子と、電圧駆動型半導体素子の導通制御端子との間に第１抵抗素子を接続し、第１抵抗素子に並列に、カソードが電圧出力端子側となるように接続されるツェナーダイオード、第２抵抗素子及びカソードが導通制御端子側となるように接続されるダイオードからなる直列回路を接続する。

請求項２記載の半導体素子駆動回路によれば、請求項１と同様に、電圧出力端子と電圧駆動型半導体素子の導通制御端子との間に第１抵抗素子を接続し、第１抵抗素子に並列に第２抵抗素子及びＮＰＮトランジスタからなる第１直列回路を接続する。また、ＮＰＮトランジスタのベースと電圧出力端子との間に、カソードが電圧出力端子側となるツェナーダイオード及び第３抵抗素子からなる第２直列回路を接続し、第２直列回路は、電圧駆動型半導体素子をターンオンさせる際に、最初はＮＰＮトランジスタをオンさせ、前記ターンオンの途中でＮＰＮトランジスタをオフさせるように構成されている。

請求項３記載の半導体素子駆動回路によれば、請求項２と同様に接続される第１抵抗素に並列に第２抵抗素子及びＰＮＰトランジスタからなる第１直列回路を接続する。また、ＰＮＰトランジスタのベースと導通制御端子側端子との間に、カソードがベース側となるツェナーダイオード及び第３抵抗素子からなる第２直列回路を接続し、第２直列回路は、電圧駆動型半導体素子をターンオンさせる際に、最初はＰＮＰトランジスタをオンさせ、前記ターンオンの途中でＰＮＰトランジスタをオフさせるように構成されている。

請求項４記載の半導体素子駆動回路によれば、高電圧側スイッチング素子を介してハイレベル駆動電圧が出力される高電圧出力端子と、電圧駆動型半導体素子の導通制御端子との間に第１抵抗素子を接続し、前記導通制御端子と低電圧側スイッチング素子を介してローレベル駆動電圧が出力される低電圧出力端子との間に第２抵抗素子を接続する。そして、第１抵抗素子に並列にカソードが高電圧出力端子側となるように接続されるツェナーダイオード、第３抵抗素子からなる直列回路を接続する。

請求項５記載の半導体素子駆動回路によれば、第１及び第２抵抗素子の接続は請求項４と同様であり、第１抵抗素子に並列に、第３抵抗素子及びＮＰＮトランジスタからなる第１直列回路を接続し、ＮＰＮトランジスタのベースと高電圧出力端子との間に、カソードが高電圧出力端子側となるツェナーダイオード及び第４抵抗素子からなる第２直列回路を接続する。そして、第２直列回路は、電圧駆動型半導体素子をターンオンさせる際に、最初はＮＰＮトランジスタをオンさせ、前記ターンオンの途中でＮＰＮトランジスタをオフさせるように構成されている。

請求項６記載の半導体素子駆動回路によれば、第１及び第２抵抗素子の接続は請求項５と同様であり、第１抵抗素子に並列に、第３抵抗素子及びＰＮＰトランジスタからなる第１直列回路を接続し、ＰＮＰトランジスタのベースと導通制御端子との間に、カソードが前記ベース側となるツェナーダイオード及び第４抵抗素子からなる第２直列回路を接続する。そして、第２直列回路は、電圧駆動型半導体素子をターンオンさせる際に、最初はＰＮＰトランジスタをオンさせ、前記ターンオンの途中でＰＮＰトランジスタをオフさせるように構成されている。

第１実施形態であり、ゲート駆動回路を示す図 本実施形態及び従来の回路について、各電圧の変化をシミュレーションした結果を示す図 第２実施形態を示す図１相当図 第３実施形態を示す図１相当図 第４実施形態を示す図１相当図 第５実施形態を示す図１相当図 第６実施形態を示す図１相当図

（第１実施形態）
以下、第１実施形態について図１及び図２を参照して説明する。図１に示すように、ゲート駆動回路１（半導体素子駆動回路）は、ＮＰＮトランジスタ２（高電圧側スイッチング素子）及びＰＮＰトランジスタ３（低電圧側スイッチング素子）の直列回路を備えている。ＮＰＮトランジスタ２のコレクタには電源Ｖ１（ハイレベル駆動電圧）の正側端子が接続されており、ＰＮＰトランジスタ３のコレクタには電源Ｖ２（ローレベル駆動電圧）の負側端子が接続されている。電源Ｖ２の正側端子はグランドに接続されており、前記コレクタに印加される電圧Ｖ２は負電圧となっている。

ＮＰＮトランジスタ２及びＰＮＰトランジスタ３のベースには、それぞれ抵抗Ｒｓ１、Ｒｓ２を介してゲート信号（GATE SIGNAL）が与えられる。そして、ＮＰＮトランジスタ２及び３のエミッタ（電圧出力端子）は、ゲート抵抗Ｒｇ１（第１抵抗素子）を介してＩＧＢＴ４（電圧駆動型半導体素子）のゲート（導通制御端子）に接続されている。また、ゲート抵抗Ｒｇ１には、ツェナーダイオードＺＤ１、抵抗Ｒｇ２（第２抵抗素子）及びダイオードＤ１からなる直列回路５が並列に接続されている。尚、図中のＣｇｃはＩＧＢＴ４のコレクタ−ゲート間寄生容量であり、Ｃｇｅはゲート−エミッタ間寄生容量である。

次に、本実施形態の作用について説明する。従来の一般的なゲート駆動回路であれば、ゲート抵抗Ｒｇ１だけが設けられている。したがって、ターンオン／オフ時には、何れもゲート抵抗Ｒｇ１を介してゲート−エミッタ間寄生容量Ｃｇｅを充放電することでＩＧＢＴ４のスイッチングを行う。

また、通常のゲート駆動回路は誤動作を防止するため、ローレベル駆動電圧Ｖ２は例えば−８〜−１５Ｖのように負側のバイアスを大きくする場合が多く、ＩＧＢＴ４のターンオン時に寄生容量Ｃｇｃのミラー効果による閾値電圧（以降、ミラー電圧：８〜１０Ｖ）まで寄生容量Ｃｇｅを充電する時間は長くなる。一方、ターンオフ時は、ハイレベル駆動電圧Ｖ１が１５Ｖ程度であることが多く、ゲート電圧Ｖｇがミラー電圧まで到達する放電時間はターンオン時よりも短いため、ターンオフ遅れ時間による影響は、ターンオン遅れ時間と比較して小さく、それ程問題にならない。

これに対して、本実施形態のゲート駆動回路１は、ターンオン時の等価ゲート抵抗値を、ツェナーダイオードＺＤ１により、ハイレベル駆動電圧Ｖ１とゲート電圧Ｖｇとの電位差に応じて切り替える機能を備えている。すなわち、ターンオン／オフ時の双方に有効であるゲート抵抗Ｒｇ１に対し、ターンオン時に寄生容量Ｃｇｅを急速に充電するための抵抗Ｒｇ２と、ターンオン時の抵抗切り替えの閾値電圧を設けるツェナーダイオードＺＤ１及びターンオフ時に回路を切り離すためのダイオードＤ１からなる直列回路５が、並列に接続されている。

ここで、ＩＧＢＴ４のミラー電圧をＶgth、ＮＰＮトランジスタ２のコレクタ−エミッタ間（導通端子間）飽和電圧をＶce2、ダイオードＤ１の順方向電圧をＶｆとした場合、ツェナーダイオードＺＤ１のツェナー電圧Ｖzd1を、
Ｖzd1＝Ｖ１−Ｖce2−Ｖgth−Ｖｆ …（１）
に選定する。例えばＶ１＝１５Ｖ、Ｖce2＝０．２Ｖ、Ｖgth＝８Ｖ、Ｖｆ＝０．７Ｖであれば、
Ｖzd1＝１５−０．２−８−０．７＝６．１［Ｖ］
となる。これにより、ターンオン時に、ゲート電圧Ｖｇがローレベル駆動電圧Ｖ２からＩＧＢＴ４のミラー電圧Ｖgthへ遷移するまでの範囲では、並列抵抗Ｒｇ１//Ｒｇ２による低い抵抗値で寄生容量Ｃｇｅを高速に充電して、ターンオン時とターンオフ時のスイッチング遅れ時間の差を小さくする。

ゲート電圧ＶｇがＶgthを超えると、
Ｖzd1＞Ｖ１−Ｖce2−Ｖｆ−Ｖｇ …（２）
となることで、ツェナーダイオードＺＤ１により抵抗Ｒｇ２が切り離される。以後、ゲート電圧Ｖｇがミラー電圧の充電期間（以降ミラー期間）とハイレベル駆動電圧Ｖ１に達するまでは、従来のゲート駆動回路と同様に寄生容量Ｃｇｅを抵抗Ｒｇ１のみを介して充電することで、ターンオン時のＩＧＢＴ４のコレクタ−エミッタ間電圧Ｖｃｅの電圧変化率は従来回路相当の電圧変化率となる。

尚、ターンオン時に寄生容量Ｃｇｅを充電する電流は下式となる。
Ｖ１−Ｖce2−Ｖｇ＞＝Ｖzd1＋Ｖｆ
:（Ｖ１−Ｖce2−Ｖｇ）／Ｒｇ１
＋（Ｖ１−Ｖce2−Ｖzd1−Ｖｇ−Ｖｆ）／Ｒｇ２…（３）
Ｖ１−Ｖce2−Ｖｇ＜Ｖzd1＋Ｖｆ
:（Ｖ１−Ｖce2−Ｖｇ）／Ｒｇ１…（４）

図２は、従来のゲート駆動回路と、本実施形態のゲート駆動回路について、ＩＧＢＴのターンオン時の各電圧の変化をシミュレーションした結果である。従来構成はゲート抵抗Ｒｇ１のみを用いており、ゲート抵抗Ｒｇ１が大／小のそれぞれの場合の波形である。ゲート抵抗Ｒｇ１が大きい場合は、波形３のゲート信号の変化から波形１のコレクタ−エミッタ間電圧Ｖｃｅの応答までのスイッチング遅れ時間が長くなる。一方、ゲート抵抗Ｒｇ１が小さい場合はスイッチング遅れ時間は短いが、スイッチング時の波形２のＩＧＢＴ４のコレクタ電流Ｉｃｅのサージ電流や波形１のＶｃｅの電圧変化率は、Ｒｇ１が大きい場合に比べて大きくなってしまう。

これに対して本実施形態の構成では、波形３においてゲート電圧Ｖｇが、従来のゲート駆動回路でゲート抵抗Ｒｇ１が大きい場合より速くＩＧＢＴ４のミラー電圧に遷移するため、波形３のゲート信号（GATE SIGNAL）の変化から波形１のＶｃｅの応答までのスイッチング遅れ時間が短くなり、さらに波形３のミラー期間では、従来回路相当のゲート抵抗Ｒｇ１で寄生容量Ｃｇｅを緩やかに充電するため、ターンオン時の波形２のコレクタ電流Ｉｃｅのサージ電流や、波形３のＶｃｅの電圧変化率は従来回路のゲート抵抗Ｒｇ１が大きい場合と同等になっていることが判る。

以上のように本実施形態によれば、ＮＰＮトランジスタ２又はＰＮＰトランジスタ３
を介して、ハイレベル駆動電圧Ｖ１又はローレベル駆動電圧Ｖ２が排他的に出力される前記トランジスタ２及び３のエミッタとＩＧＢＴ４のゲートとの間にゲート抵抗Ｒｇ１を接続し、ゲート抵抗Ｒｇ１に並列に、ツェナーダイオードＺＤ１、抵抗Ｒｇ２及びダイオードＤ１からなる直列回路５を接続した。

これにより、ＩＧＢＴ４のターンオン時において、ゲート電圧Ｖｇがローレベル駆動電圧Ｖ２からＩＧＢＴ４のミラー電圧Ｖgthへ遷移するまでは、並列抵抗Ｒｇ１//Ｒｇ２による低い抵抗値でゲートを高速に充電してスイッチング遅れ時間の差を小さくする。そして、ゲート電圧Ｖｇが充電され、並列抵抗Ｒｇ１//Ｒｇ２の切り替えの閾値電圧（Ｖ１−Ｖzd1−Ｖce2−Ｖｆ）に達すると、ツェナーダイオードＺＤ１により抵抗Ｒｇ２を切り離し、以後、ミラー期間とゲート電圧Ｖｇがハイレベル駆動電圧Ｖ１に達するまではゲート抵抗Ｒｇ１のみを介して寄生容量Ｃｇｅを緩やかに充電し、従来回路の抵抗が大きい場合と同等のコレクタ電流Ｉｃｅのサージ電流とターンオン時のコレクタ−エミッタ間電圧Ｖｃｅの電圧変化率とを維持できる。

従来のゲート駆動回路で単にゲート抵抗Ｒｇ１の抵抗値を小さくすると、ターンオン時のコレクタ−エミッタ間電圧Ｖｃｅの電圧変化率が大きくなるため、放射ノイズ、伝導ノイズ、スイッチングサージや漏れ電流が増えてしまうが、本実施形態では、ターンオン中に抵抗Ｒｇ２の切り離し動作を行い、ミラー期間では寄生容量Ｃｇｅを緩やかに充電するため、従来のゲート駆動回路に簡単な構成を付加するだけで、ＩＧＢＴ４のターンオン時のコレクタ−エミッタ間電圧Ｖｃｅの電圧変化率を変化させずにＩＧＢＴ４のターンオン遅れ時間を短くできる。
また、ツェナーダイオードＺＤ１のツェナー電圧Ｖzd1を（１）式に基づき設定したので、ＩＧＢＴ４のターンオン時のスイッチング遅れ時間は、ツェナー電圧Ｖzd1で適切に調整できる。

（第２実施形態）
図３は第２実施形態であり、第１実施形態と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第２実施形態のゲート駆動回路１１は、ダイオードＤ１に替えてＮＰＮトランジスタ１２を配置し、抵抗Ｒｇ２を抵抗Ｒｇ３（第３抵抗素子）に置き換えている。ＮＰＮトランジスタ１２のベースは抵抗Ｒｇ３の一端に接続されており、エミッタはＩＧＢＴ４のゲートに接続されている。そして、抵抗Ｒｇ２は、ツェナーダイオードＺＤ１のカソードと、ＮＰＮトランジスタ１２のコレクタに接続されている。

次に、第２実施形態の作用について説明する。ＮＰＮトランジスタ１２のベース-エミッタ間電圧をＶbe12とする。ターンオン時において、エラー! リンクが正しくありません。ローレベル駆動電圧Ｖ２からＩＧＢＴ４のミラー電圧Ｖgthに遷移するまでの
Ｖ１−Ｖce2−Ｖｇ−Ｖbe12≧Ｖzd1 …（５）
の範囲では、ＮＰＮトランジスタ１２のベース電流が、ハイレベル駆動電圧Ｖ１から、
ツェナーダイオードＺＤ１→抵抗Ｒｇ３→ＮＰＮトランジスタ１２→ＩＧＢＴ４のゲート
の経路で流れる。したがって、抵抗Ｒｇ２を介してＮＰＮトランジスタ１２にコレクタ電流が流れ、寄生容量Ｃｇｅが並列抵抗Ｒｇ１//Ｒｇ２により高速に充電される。

そして、ゲート電圧Ｖｇが並列抵抗Ｒｇ１//Ｒｇ２の切り替えの閾値電圧（Ｖ１−Ｖzd1−Ｖce2−Ｖbe12）を超えると
Ｖ１−Ｖce2−Ｖｇ−Ｖbe12＜Ｖzd1 …（６）
となり、ＮＰＮトランジスタ１２が遮断されて抵抗Ｒｇ２が切り離される。以後のミラー期間とハイレベル駆動電圧Ｖ１までは、ゲート抵抗Ｒｇ１を介して寄生容量Ｃｇｅを緩やかに充電して、ターンオン時のコレクタ電流Ｉｃｅのサージ電流や、コレクタ−エミッタ間電圧Ｖｃｅの電圧変化率は従来回路の抵抗が大きい場合と同等にできる。

ゲート駆動回路１１では、ＮＰＮトランジスタ１２のみを介して抵抗Ｒｇ２が接続されるため、ツェナーダイオードＺＤ１のツェナー電圧Ｖzd1は充電電流にほとんど影響しない。したがって、ゲート電圧Ｖｇが並列抵抗Ｒｇ１//Ｒｇ２の切り替えの閾値電圧付近でも多くの電流を流すことができ、第１実施形態のゲート駆動回路１よりも自由にターンオン時のゲート電流を設定できる。尚、ターンオン時の寄生容量Ｃｇｅを充電する電流はＮＰＮトランジスタ１２のベース電流を無視して、ＮＰＮトランジスタ１２のコレクタ−エミッタ間電圧をＶce12とすると下式となる。
Ｖ１−Ｖce2−Ｖｇ≧Ｖzd1＋Ｖbe12
：（Ｖ１−Ｖce2−Ｖｇ）／Ｒｇ１＋（Ｖ１−Ｖce2−Ｖｇ−Ｖce12）／Ｒｇ２
…（７）
Ｖ１−Ｖce2−Ｖｇ＜Ｖzd1＋Ｖbe12
：（Ｖ１−Ｖce2−Ｖｇ）／Ｒｇ１ …（８）

以上のように第２実施形態によれば、ゲート抵抗Ｒｇ１に並列に、抵抗Ｒｇ２及びＮＰＮトランジスタ１２からなる第１直列回路を接続する。また、ＮＰＮトランジスタ１２のベースとトランジスタ２及び３のエミッタとの間に、カソードがエミッタ側となるツェナーダイオードＺＤ１及び抵抗Ｒｇ３からなる第２直列回路を接続し、第２直列回路は、ＩＧＢＴ４をターンオンさせる際に、最初はＮＰＮトランジスタ１２をオンさせ、前記ターンオンの途中でＮＰＮトランジスタ１２をオフさせる。したがって、第１実施形態と同様の作用効果が得られる。

（第３実施形態）
図４に示す第３実施形態のゲート駆動回路２１は、第１実施形態のゲート駆動回路１において、ＰＮＰトランジスタ３のエミッタをＮＰＮトランジスタ２のエミッタから切り離し、抵抗Ｒｇ４（第２抵抗素子）を介してＩＧＢＴ４のゲートに接続している。この場合、抵抗Ｒｇ２は第３抵抗素子となる。ターンオフ時は抵抗Ｒｇ４を介す経路となるため、第１実施形態に記載のダイオードＤ１は不要となる。このように構成することで、ＩＧＢＴ４のターンオン時は並列抵抗Ｒｇ１//Ｒｇ２又はゲート抵抗Ｒｇ１のみで寄生容量Ｃｇｅの充電を行い、ターンオフ時は抵抗Ｒｇ４で寄生容量Ｃｇｅの放電を行うように動作する。

以上のように第３実施形態によれば、ＮＰＮトランジスタ２のエミッタとＩＧＢＴ４のゲートとの間にゲート抵抗Ｒｇ１を接続し、前記ゲートとＰＮＰトランジスタ３のエミッタとの間に抵抗Ｒｇ４を接続する。そして、ゲート抵抗Ｒｇ１に並列に直列回路５を接続した。これにより、ＩＧＢＴ４のターンオン時と、ターンオフ時に作用するスイッチング抵抗を分けることができ、ターンオン時のスイッチング動作とターンオフ時のスイッチング動作とをそれぞれ独立に設定できる。

（第４実施形態）
図５に示す第４実施形態のゲート駆動回路３１は、第２実施形態のゲート駆動回路１１において、第３実施形態と同様に、ＰＮＰトランジスタ３のエミッタをＮＰＮトランジスタ２のエミッタから切り離し、抵抗Ｒｇ４を介してＩＧＢＴ４のゲートに接続している。すなわち、第３実施形態における直列回路５を、第２実施形態における第１及び第２直列回路に置き換えた構成となっている。この場合、抵抗Ｒｇ３は第４抵抗素子となる。このようにすれば、第２実施形態の構成についても、第３実施形態と同様の効果が得られる。

（第５実施形態）
図６に示す第５実施形態のゲート駆動回路４１は、第２実施形態のゲート駆動回路１１において、ＮＰＮトランジスタ１２に替えてＰＮＰトランジスタ４２を用いたものである。但し、各素子の接続関係は異なっており、ＰＮＰトランジスタ４２のエミッタはＮＰＮトランジスタ２のエミッタに接続されており、コレクタは、抵抗Ｒｇ２を介してＩＧＢＴ４のゲートに接続されている。また、前記ゲートは、抵抗Ｒｇ３及びツェナーダイオードＺＤ１を介してＰＮＰトランジスタ４２のベースに接続されている。このように構成した場合も、第２実施形態と同様の作用効果が得られる。

（第６実施形態）
図７に示す第６実施形態のゲート駆動回路５１は、第５実施形態のゲート駆動回路４１において、ＰＮＰトランジスタ３のエミッタをＮＰＮトランジスタ２のエミッタから切り離し、抵抗Ｒｇ４を介してＩＧＢＴ４のゲートに接続している。すなわち、第３実施形態の構成を適用している。このように構成した場合も、第４実施形態と同様の作用効果が得られる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
電圧駆動型半導体素子は、ＩＧＢＴに限ることなく、ＭＯＳＦＥＴなどでも良い。
また、高電圧側スイッチング素子及び低電圧側スイッチング素子に、ＭＯＳＦＥＴを用いても良い。

ツェナーダイオードＺＤ１のツェナー電圧Ｖzd1は、必ずしも（１）式に基づき設定する必要はなく、例えば、
Ｖzd1≧Ｖ１−Ｖce2−Ｖgth−Ｖｆ
に設定しても良い。
直列回路、第１及び第２直列回路における各素子の接続順序を入れ替えても良い。
ローレベル駆動電圧Ｖ２は正極性の電圧、又は０Ｖでも良い。また、ハイレベル駆動電圧Ｖ１やＩＧＢＴ４の閾値電圧（ミラー電圧）、閾値電圧の充電時間なども、個別の設計に応じて適宜変更すれば良い。

図面中、１はゲート駆動回路（半導体素子駆動回路）、２はＮＰＮトランジスタ（高電圧側スイッチング素子）、３はＰＮＰトランジスタ（低電圧側スイッチング素子）、４はＩＧＢＴ（電圧駆動型半導体素子）、５は直列回路、１１はゲート駆動回路（半導体素子駆動回路）、１２はＮＰＮトランジスタ、２１、３１、４１はゲート駆動回路（半導体素子駆動回路）、４２はＰＮＰトランジスタ、５１はゲート駆動回路（半導体素子駆動回路）、Ｒｇ１はゲート抵抗（第１抵抗素子）、Ｒｇ２は抵抗（第２又は第３抵抗素子）、Ｒｇ３は抵抗（第３又は第４抵抗素子）、Ｒｇ４は抵抗（第２抵抗素子）、ＺＤ１はツェナーダイオード、Ｄ１はダイオードを示す。

Claims (7)

1. 電圧駆動型半導体素子を駆動する半導体素子駆動回路であって、
   入力される駆動信号に応じて排他的に導通制御され、ハイレベル駆動電圧を電圧出力端子に出力する高電圧側スイッチング素子及びローレベル駆動電圧を前記電圧出力端子に出力する低電圧側スイッチング素子と、
   前記電圧出力端子と前記電圧駆動型半導体素子の導通制御端子との間に接続される第１抵抗素子と、
   この第１抵抗素子に並列に接続され、カソードが前記電圧出力端子側となるように接続されるツェナーダイオード、第２抵抗素子及びカソードが前記導通制御端子側となるように接続されるダイオードからなる直列回路とを備えることを特徴とする半導体素子駆動回路。
2. 電圧駆動型半導体素子を駆動する半導体素子駆動回路であって、
   入力される駆動信号に応じて排他的に導通制御され、ハイレベル駆動電圧を電圧出力端子に出力する高電圧側スイッチング素子及びローレベル駆動電圧を前記電圧出力端子に出力する低電圧側スイッチング素子と、
   前記電圧出力端子と前記電圧駆動型半導体素子の導通制御端子との間に接続される第１抵抗素子と、
   この第１抵抗素子に並列に接続される、第２抵抗素子及びＮＰＮトランジスタからなる第１直列回路と、
   前記ＮＰＮトランジスタのベースと前記電圧出力端子との間に接続され、カソードが前記電圧出力端子側となるツェナーダイオード及び第３抵抗素子からなる第２直列回路とを備え、
   前記第２直列回路は、前記電圧駆動型半導体素子をターンオンさせる際に、最初は前記ＮＰＮトランジスタをオンさせ、前記ターンオンの途中で前記ＮＰＮトランジスタをオフさせるように構成されていることを特徴とする半導体素子駆動回路。
3. 電圧駆動型半導体素子を駆動する半導体素子駆動回路であって、
   入力される駆動信号に応じて排他的に導通制御され、ハイレベル駆動電圧を電圧出力端子に出力する高電圧側スイッチング素子及びローレベル駆動電圧を前記電圧出力端子に出力する低電圧側スイッチング素子と、
   前記電圧出力端子と前記電圧駆動型半導体素子の導通制御端子との間に接続される第１抵抗素子と、
   この第１抵抗素子に並列に接続される、第２抵抗素子及びＰＮＰトランジスタからなる第１直列回路と、
   前記ＰＮＰトランジスタのベースと前記導通制御端子側端子との間に接続され、カソードが前記ベース側となるツェナーダイオード及び第３抵抗素子からなる第２直列回路とを備え、
   前記第２直列回路は、前記電圧駆動型半導体素子をターンオンさせる際に、最初は前記ＰＮＰトランジスタをオンさせ、前記ターンオンの途中で前記ＰＮＰトランジスタをオフさせるように構成されていることを特徴とする半導体素子駆動回路。
4. 電圧駆動型半導体素子を駆動する半導体素子駆動回路であって、
   入力される駆動信号に応じて導通制御され、ハイレベル駆動電圧を高電圧出力端子に出力する高電圧側スイッチング素子と、
   前記駆動信号に応じて前記高電圧側スイッチング素子と排他的に導通制御され、ローレベル駆動電圧を低電圧出力端子に出力する低電圧側スイッチング素子と、
   前記高電圧出力端子と前記電圧駆動型半導体素子の導通制御端子との間に接続される第１抵抗素子と、
   前記導通制御端子と前記低電圧出力端子との間に接続される第２抵抗素子と、
   前記第１抵抗素子に並列に接続され、カソードが前記高電圧出力端子側となるように接続されるツェナーダイオード、第３抵抗素子からなる直列回路とを備えることを特徴とする半導体素子駆動回路。
5. 電圧駆動型半導体素子を駆動する半導体素子駆動回路であって、
   入力される駆動信号に応じて導通制御され、ハイレベル駆動電圧を高電圧出力端子に出力する高電圧側スイッチング素子と、
   前記駆動信号に応じて前記高電圧側スイッチング素子と排他的に導通制御され、ローレベル駆動電圧を低電圧出力端子に出力する低電圧側スイッチング素子と、
   前記高電圧出力端子と前記電圧駆動型半導体素子の導通制御端子との間に接続される第１抵抗素子と、
   前記導通制御端子と前記低電圧出力端子との間に接続される第２抵抗素子と、
   前記第１抵抗素子に並列に接続される、第３抵抗素子及びＮＰＮトランジスタからなる第１直列回路と、
   前記ＮＰＮトランジスタのベースと前記高電圧出力端子との間に接続され、カソードが前記高電圧出力端子側となるツェナーダイオード及び第４抵抗素子からなる第２直列回路とを備え、
   前記第２直列回路は、前記電圧駆動型半導体素子をターンオンさせる際に、最初は前記ＮＰＮトランジスタをオンさせ、前記ターンオンの途中で前記ＮＰＮトランジスタをオフさせるように構成されていることを特徴とする半導体素子駆動回路。
6. 電圧駆動型半導体素子を駆動する半導体素子駆動回路であって、
   入力される駆動信号に応じて導通制御され、ハイレベル駆動電圧を高電圧出力端子に出力する高電圧側スイッチング素子と、
   前記駆動信号に応じて前記高電圧側スイッチング素子と排他的に導通制御され、ローレベル駆動電圧を低電圧出力端子に出力する低電圧側スイッチング素子と、
   前記高電圧出力端子と前記電圧駆動型半導体素子の導通制御端子との間に接続される第１抵抗素子と、
   前記導通制御端子と前記低電圧出力端子との間に接続される第２抵抗素子と、
   前記第１抵抗素子に並列に接続される、第３抵抗素子及びＰＮＰトランジスタからなる第１直列回路と、
   前記ＰＮＰトランジスタのベースと前記導通制御端子側端子との間に接続され、カソードが前記ベース側となるツェナーダイオード及び第４抵抗素子からなる第２直列回路とを備え、
   前記第２直列回路は、前記電圧駆動型半導体素子をターンオンさせる際に、最初は前記ＰＮＰトランジスタをオンさせ、前記ターンオンの途中で前記ＰＮＰトランジスタをオフさせるように構成されていることを特徴とする半導体素子駆動回路。
7. 前記ツェナーダイオードのツェナー電圧Ｖzd1を、前記ハイレベル駆動電圧をＶ１、前記電圧駆動型半導体素子のオン閾値電圧をＶgth、前記ダイオードの順方向電圧をＶｆ、前記高電圧側スイッチング素子の飽和電圧をＶce2とすると、
   Ｖzd1≧Ｖ１−Ｖce2−Ｖgth−Ｖｆ
   に設定することを特徴とする請求項１から６の何れか一項に記載の半導体素子駆動回路。

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